JP4705202B2 - 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置 - Google Patents
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Description
本発明の第1の実施形態における抵抗変化型不揮発性記憶装置は、抵抗変化素子とMOSトランジスタとを直列に接続してなる1T1R型の不揮発性記憶装置であって、抵抗変化素子の高抵抗値レベルを制御可能とするフォーミング方法と、抵抗変化素子に対して最適な高抵抗化パルス電圧印加を可能とし、これにより、高抵抗状態と低抵抗状態の広い動作ウィンドウを提供するものである。
説明の準備として、本発明の抵抗変化型不揮発性記憶装置に用いられる抵抗変化素子に関する基礎的なデータを説明する。
図4に示すように、最初にパルス電圧VPを開始電圧Vsn(図3A(a1)では、約−0.07V)に設定し(S1:第1ステップ)、パルス電圧VPが0Vより小さく、かつ最小負電圧Vnm(図3A(a1)では、−1.85V)以上かどうかを判定(S2:第2ステップ)し、判定結果が真(Yes)の場合には、設定したパルス電圧VPを用いて、図2に示す評価回路に対して、LR化負パルス電圧(約−0.07V、パルス幅100ns)を印加(S3:第3ステップ)する。その後、上部電極端子Aと下部電極側端子D間に+0.4Vを印加し、抵抗値を測定(S4:第4ステップ)する。次に、パルス電圧VPを−Vstep1(図3A(a1)では、Vstep1=約0.07V)ディクリメントし、約−0.14Vに設定(S5:第5ステップ)する。その後、第2ステップ(S2)から第5ステップ(S5)までを、パルス電圧VPが最小負電圧Vnmより小さくなるまで、繰り返す。第2ステップ(S2)でパルス電圧VPが最小負電圧Vnmより小さくなる場合(VP<Vnm)には、第6ステップ(S6)に移行する。
第6ステップ(S6)に移行後、パルス電圧VPを、直前に設定されたパルス電圧VP(図3A(a1)では、約−1.89V)+2Vstep1(図3A(a1)では、新しく設定されたVP=約−1.75V)に設定する。次に、パルス電圧VPが0Vより小さく、かつ最小負電圧Vnm以上かどうかを判定(S7:第7ステップ)し、判定結果が真(Yes)の場合には、設定したパルス電圧VPを用いて、図2に示す評価回路に対して、LR化負パルス電圧(約−1.75V、パルス幅100ns)を印加(S8:第8ステップ)する。その後、上部電極端子Aと下部電極側端子D間に+0.4Vを印加し、抵抗値を測定(S9:第9ステップ)する。次に、パルス電圧VPを+Vstep1だけインクリメントし、約−1.68Vに設定(S10:第10ステップ)する。その後、第7ステップ(S7)から第10ステップ(S10)までを、パルス電圧VPが0V以上になるまで、繰り返す。第7ステップ(S7)でパルス電圧VPが0V以上になる場合(VP≧0V)には、第11ステップ(S11)に移行する。
第11ステップ(S11)に移行後、パルス電圧VPを、開始電圧Vsp(図3A(a1)では、約0.1V)に設定(S11:第11ステップ)する。次に、パルス電圧VPが0Vより大きく、かつ最大正電圧Vpm(図3A(a1)では、6V)以下かどうかを判定(S12:第12ステップ)し、判定結果が真(Yes)の場合には、設定したパルス電圧VPを用いて、図2に示す評価回路に対して、HR化正パルス電圧(約0.1V、パルス幅100ns)を印加(S13:第13ステップ)する。その後、上部電極端子Aと下部電極側端子D間に+0.4Vを印加し、抵抗値を測定(S14:第14ステップ)する。次に、パルス電圧VPを+Vstep2(図3A(a1)では、Vstep2=約0.2V)だけインクリメントし、約0.3Vに設定(S15:第15ステップ)する。その後、第12ステップ(S12)から第15ステップ(S15)までを、パルス電圧VPが最大正電圧Vpmより大きくなるまで、繰り返す。第12ステップ(S12)でパルス電圧VPが最大正電圧Vpmより大きくなる場合(VP>Vpm)には、第16ステップ(S16)に移行する。
第16ステップ(S16)に移行後、パルス電圧VPを、直前に設定されたパルス電圧VP(図3A(a1)では、約6.1V)−2Vstep2(図3A(a1)では、新しく設定されたVP=約5.7V)に設定する。次に、パルス電圧VPが0Vより大きく、かつ最大正電圧Vpm以下かどうかを判定(S17:第17ステップ)し、判定結果が真(Yes)の場合には、設定したパルス電圧VPを用いて、図2に示す評価回路に対して、HR化正パルス電圧(約5.7V、パルス幅100ns)を印加(S18:第18ステップ)する。その後、上部電極端子Aと下部電極側端子D間に+0.4Vを印加し、抵抗値を測定(S19:第19ステップ)する。次に、パルス電圧VPを−Vstep2だけディクリメントし、約5.5Vに設定(S20:第20ステップ)する。その後、第17ステップ(S17)から第20ステップ(S20)までを、パルス電圧VPが0V以下になるまで、繰り返す。第17ステップ(S17)でパルス電圧VPが0V以下になる場合(VP≦0V)には、パルスRV測定(1ループ)を終了する。以降では、パルスRV特性は、全て図4で説明した測定フローに基づいて測定している。
基礎データ1では、1T1R型メモリセルのMOSトランジスタのオン抵抗を想定し、抵抗変化素子100に外部抵抗(1kΩ)を接続した評価回路を用いて、抵抗変化素子100の基本特性を2端子法で評価したが、次に、本発明の抵抗変化型不揮発性記憶装置に用いられる1T1R型メモリセルに関する基礎的なデータを説明する。
まず、フォーミングについてはソフトフォーミングを実施し、かつ、高抵抗化時についてはユニポーラ領域に属する高い電圧を印加した場合(つまり、上述した2つの制御ルールのうち第1の制御ルールだけを実施した場合)について説明する。図7(a)〜図7(c)は、そのような印加パターンでの、図5及び表1に示す1T1R型メモリセルにおける初期状態からのパルスRV特性図であり、横軸は、図5のメモリセルにおける上部電極端子Aと下部電極側端子C間に印加されるパルス電圧V(パルス幅50ns)である。ここでは、下部電極側端子Cを基準として、上部電極端子Aに下部電極側端子Cよりも高い電圧を印加する方向を正パルス電圧印加と表示し、逆に下部電極側端子Cに上部電極端子Aよりも高い電圧を印加する方向を負パルス電圧印加と表示している。また、縦軸は、各パルス電圧印加(この時、ゲート電圧Vg=3.3V)後における上部電極端子Aと下部電極側端子C間の抵抗値を表し、抵抗測定電圧は、+0.4V(この時、ゲート電圧Vg=1.8V)で実施している。
次に、フォーミングについてはソフトフォーミングを超える大きな電圧を印加し、かつ、高抵抗化時については抵抗変化素子の抵抗値が最大になる電圧以下の電圧(ユニポーラ領域には入らない電圧)を印加した場合(つまり、上述した2つの制御ルールのうち第2の制御ルールだけを実施した場合)について説明する。図8(a)〜図8(c)は、そのような印加パターンでの、図5及び表1に示す1T1R型メモリセルにおける初期状態からのパルスRV特性図であり、横軸及び縦軸は、図7(a)〜図7(c)と同様のため、ここでは詳しい説明は省略する。
次に、フォーミングについてはソフトフォーミングを実施し、かつ、高抵抗化時については抵抗変化素子の抵抗値が最大になる電圧以下の電圧(ユニポーラ領域には入らない電圧)を印加した場合(つまり、上述した上述した2つの制御ルールを実施した場合)について説明する。図10(a)〜図10(c)は、そのような印加パターンでの、1T1R型メモリセルにおける初期状態からのパルスRV特性図であり、横軸及び縦軸は、図8と同様のため、ここでは詳しい説明は省略する。
ルールを実施するだけでも、そうでない場合に比べ、より大きな動作ウィンドウが確保される。
以下では、ここまでの本願発明のソフトフォーミングをまとめる。
図12(a)、図12(b)は、本願発明のソフトフォーミングを説明するための、抵抗変化素子を含むメモリセルの模式図である。図12(a)における抵抗変化素子600は、下部電極600a、抵抗変化層600b、上部電極600cがサンドイッチ状に形成され、下部電極600aから下部電極端子Eが引き出され、上部電極600cから上部電極端子Fが引き出されている。また、抵抗変化層600bは、下部電極600aに接する第1の酸素不足型の遷移金属酸化物層600b−1、および上部電極600cに接する第2の酸素不足型の遷移金属酸化物層600b−2を有している。
次に、ソフトフォーミングに必要な各抵抗状態の関係を説明する。
図14は、図5及び表1に示す酸素不足型のタンタル酸化物で構成される抵抗変化素子100を有するメモリセルアレイ(8kビット)において、メモリセル毎に徐々に電圧(電圧の絶対値)を大きくしながらソフトフォーミングを実施した場合のフォーミング電圧Vbの累積確率分布図を示す。横軸は、各メモリセルにおけるソフトフォーミング実施時のフォーミング電圧Vbを表し、縦軸は、そのフォーミング電圧Vbにおいて抵抗変化素子のソフトフォーミングが完了している確率(ここでは、全ての抵抗変化素子のうち、ソフトフォーミングが完了した抵抗変化素子の比率、つまり、累積確率)を表す。図14に示されるように、フォーミング電圧Vbは、1.1V〜2.6Vとメモリセル毎に大きく異なる。よって、個別に抵抗変化素子の抵抗値をベリファイしながら、ソフトフォーミングする必要がある。
図15(a)〜図15(i)は、ソフトフォーミングの推定メカニズムを説明するための図である。図15において、図1と同じ構成要素については同じ符号を用い、説明を省略する。
次に、本発明に係る抵抗変化素子の書き込み方法について、図16を参照しながら、説明する。
次に、本発明の第1の実施形態として、上記で説明した抵抗変化素子を用いた1T1R型の不揮発性記憶装置について説明する。
以上の様に構成された抵抗変化型不揮発性記憶装置について、先ず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
次に、本発明の第2の実施形態として、上記で説明したI型セルを用いた1T1R型の不揮発性記憶装置について説明する。
以上の様に構成された抵抗変化型不揮発性記憶装置について、先ず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
次に、本発明の第3の実施形態として、I型セルを用いてビット線側からステップアップパルスを印加してソフトフォーミングを実施する場合における1T1R型の不揮発性記憶装置について説明する。
以上の様に構成された抵抗変化型不揮発性記憶装置について、先ず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
ルールを順守することにより)、遷移可能な高抵抗値レベルをより高く制御可能となり、かつ、ユニポーラ領域に入らない極大点付近の高抵抗化電圧を用いて、高抵抗化させることにより(つまり、上述の第2の制御ルールを順守することにより)、高抵抗値レベルを可能な限り高く設定することが可能(図10、図11参照)となり、低抵抗状態と高抵抗状態との動作ウィンドウを拡大でき、高速読み出し、及びデータ信頼性が向上可能となり、誤読み出し発生の恐れを大幅に低減可能となる。
次に、本発明の第4の実施形態として、ウエハー検査時に外部から直接低抵抗化フォーミングパルスを入力可能とするII型セルを用いた1T1R型の不揮発性記憶装置について説明する。
不揮発性記憶装置237におけるソフトフォーミングフロー図については、図23に示すフロー図と同一のため、ここでは、説明は省略する。但し、第1の実施形態では、ソフトフォーミング実施時に、“1”書き込み負パルス印加(第6ステップ)を可変電圧パルス発生回路701により内部発生させていたが、本実施形態では、外部装置(例えば、不図示のメモリテスター)により外部からフォーミング用の負パルスを印加する。つまり、不揮発性記憶装置237自身が上述した第1の制御ルールを順守したフォーミング用電圧パルスの発生回路を有するのではなく、外部印加端子を介して、そのようなフォーミング用電圧パルスを受け取り、メモリセルに印加する構成を備える。
次に、本発明の第5の実施形態として、上記で説明したベリファイソフトフォーミング法以外のソフトフォーミング手法として、電流制限した電圧パルスによる1パルス印加ソフトフォーミング回路を用いた1T1R型の不揮発性記憶装置について説明する。
図43(a)、図43(b)は、図42(a)、図42(b)におけるトランジスタと抵抗変化素子の負荷特性を用いて、抵抗遷移時における動作点解析を行うためのI−V特性の模式図であり、縦軸は、電流I(任意単位)であり、横軸は、印加電圧Vである。
次に、本発明の第6の実施形態として、自動フォーミング制御回路を設けた1T1R型の不揮発性記憶装置について説明する。
この自動フォーミング制御回路247は、フォーミングサイクルにおいて、行アドレス信号及び列アドレス信号を自動発生し、行選択回路208、及び列選択回路203にそれぞれアドレス信号を出力し、メモリセルM11、M21、M31、・・・、M12、M22、M32、・・・と、ビット線BL及びワード線WLを切り換えながら、全メモリセルM11、M21、・・・を連続的に選択し、さらに、この時、フォーミング(初期化としてのLR化)用電圧の印加を指示するフォーミング信号をフォーミング回路244へ出力し、全メモリセルM11、M21、・・・をそれぞれ、フォーミング回路244により1回のパルス印加でソフトフォーミングして行く。
2 下部電極
3 イオン源層
4 記憶層
5 絶縁層
6 上部電極
100、300、600 抵抗変化素子
100a、300a、600a 下部電極
100b、300b、600b 抵抗変化層
100b−1 第1の酸素不足型のタンタル酸化物層
100b−2 第2の酸素不足型のタンタル酸化物層
100c、300c、600c、238、242 上部電極
200、227、237、241、270、290 不揮発性記憶装置
201、228、272 メモリ本体
202、229 メモリアレイ
203 列選択回路
204、240 センスアンプ
205 データ入出力回路
206、230、271、280 書き込み回路
207、231、273 行ドライバ
208 行選択回路
209 アドレス入力回路
210 制御回路
211、232 書き込み用電源
212 低抵抗(LR)化用電源
213 高抵抗(HR)化用電源
214、234 書き込みドライバ回路
215 ボルテージフォロワ回路
216、233 分圧回路
235 ライトバッファ
218 カレントミラー回路
219、220 クランプトランジスタ
221 基準回路
222、223 選択トランジスタ
224 インバータ
225、226 トランジスタ
236 スイッチ
239 外部印加端子接続用スイッチ
242 メモリ本体
244 フォーミング回路
247 自動フォーミング制御回路
249 PMOSトランジスタ
250、251 NMOSトランジスタ
301 半導体基板
302a 第1のN型拡散層領域
302b 第2のN型拡散層領域
303a ゲート絶縁膜
303b ゲート電極
304 第1ビア
305 第1配線層
306 第2ビア
307 第2配線層
308 第3ビア
310 第4ビア
311 第3配線層
317 トランジスタ
401 スイッチ素子
500 1T1R型メモリセル
510 抵抗膜用第1ビア
511 抵抗膜用第2ビア
600b−1 第1の酸素不足型の遷移金属酸化物層
600b−2 第2の酸素不足型の遷移金属酸化物層
700、705 通常パルス発生回路
701、706 可変電圧パルス発生回路
702 通常判定基準回路
703 フォーミング判定基準回路
704 可変電圧発生回路
Claims (14)
- 抵抗変化型不揮発性記憶素子に対して、製造後の第1の状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る第2の状態に変化させる初期化であるフォーミングを施す方法であって、
前記抵抗変化型不揮発性記憶素子は、前記第1の状態では、前記高抵抗状態のときよりも大きい抵抗値をもち、
前記方法は、
前記抵抗変化型不揮発性記憶素子の抵抗値が前記高抵抗状態における抵抗値よりも小さいか否かを判断する判断ステップと、
前記判断ステップで前記抵抗変化型不揮発性記憶素子の抵抗値が前記高抵抗状態における抵抗値よりも小さくないと判断された場合に、前記抵抗変化型不揮発性記憶素子を前記第1の状態から前記第2の状態に変化させるのに要する絶対値が最低の電圧であるフォーミング開始電圧に予め定められた電圧を加えて得られる電圧を絶対値最大電圧とし、絶対値が前記絶対値最大電圧を超えない電圧の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する印加ステップとを含み、
前記抵抗変化型不揮発性記憶素子は、第1の酸素不足型の遷移金属酸化物層と、前記遷移金属酸化物層よりも高い酸素含有率をもつ第2の酸素不足型の遷移金属酸化物層とを有し、
前記印加ステップでは、前記第2の酸素不足型の遷移金属酸化物層の電位を基準として前記第1の酸素不足型の遷移金属酸化物層に対して正の電圧をもつ電圧パルスを印加し、
前記予め定められた電圧は、前記第1及び第2の酸素不足型の遷移金属酸化物層に依存して定まる値であり、
前記第1の酸素不足型の遷移金属酸化物層は、TaO x で表される組成を有する層であり、
前記第2の酸素不足型の遷移金属酸化物層は、TaO y (ただし、x<y)で表される組成を有する層であり、
前記予め定められた電圧は、0.7Vである
抵抗変化型不揮発性記憶素子のフォーミング方法。 - 前記判断ステップと前記印加ステップとは繰り返され、
前記印加ステップでは、直前に印加した電圧パルスよりも絶対値が大きな電圧の電圧パルスを印加する
請求項1記載の抵抗変化型不揮発性記憶素子のフォーミング方法。 - 前記印加ステップでは、直前に印加した電圧パルスの電圧に前記予め定められた電圧を超えない電圧を加えて得られる電圧をもつ電圧パルスを印加する
請求項2記載の抵抗変化型不揮発性記憶素子のフォーミング方法。 - 前記抵抗変化型不揮発性記憶素子は、複数のメモリセルごとに配置され、
前記印加ステップでは、前記複数のメモリセルに配置された前記抵抗変化型不揮発性記憶素子に対して、順に、同一電圧の電圧パルスを印加し終えた後に、直前に印加した電圧パルスよりも絶対値が大きな電圧の電圧パルスを印加する
請求項2記載の抵抗変化型不揮発性記憶素子のフォーミング方法。 - 前記印加ステップでは、供給可能な電流の最大値が制限された電圧源を用いて、前記電圧パルスを印加する
請求項1記載の抵抗変化型不揮発性記憶素子のフォーミング方法。 - 抵抗変化型不揮発性記憶素子を用いた抵抗変化型不揮発性記憶装置であって、
印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、
前記メモリセルアレイの中から、少なくとも1つメモリセルを選択する選択部と、
前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を、製造後における、前記高抵抗状態のときよりも大きい抵抗値をもつ第1の状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る第2の状態に変化させるためのフォーミング用電圧パルスを発生するフォーミング用電圧パルス発生部と、
前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に、又は、低抵抗状態から高抵抗状態に遷移させるための書き込み用電圧パルスを発生する書き込み用電圧パルス発生部と、
前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記高抵抗状態のときよりも低い抵抗値をもつ状態にあるか否かを判定するフォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有する読み出し部とを備え、
前記フォーミング用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子を前記第1の状態から前記第2の状態に変化させるのに要する絶対値が最低の電圧であるフォーミング開始電圧に、予め定められた電圧を加えて得られる絶対値が最大となる電圧を絶対値最大電圧として、絶対値が前記絶対値最大電圧を超えない電圧の前記フォーミング用電圧パルスを前記抵抗変化型不揮発性記憶素子に印加し、
前記抵抗変化型不揮発性記憶素子は、第1の酸素不足型の遷移金属酸化物層と、前記遷移金属酸化物層よりも高い酸素含有率をもつ第2の酸素不足型の遷移金属酸化物層とを有し、
前記フォーミング用電圧パルス発生部は、前記第2の酸素不足型の遷移金属酸化物層の電位を基準として前記第1の酸素不足型の遷移金属酸化物層に対して正の電圧をもつ電圧パルスを印加し、
前記予め定められた電圧は、前記第1及び第2の酸素不足型の遷移金属酸化物層に依存して定まる値であり、
前記第1の酸素不足型の遷移金属酸化物層は、TaOxで表される組成を有する層であり、
前記第2の酸素不足型の遷移金属酸化物層は、TaOy(ただし、x<y)で表される
組成を有する層であり、
前記予め定められた電圧は、0.7Vである
抵抗変化型不揮発性記憶装置。 - 前記フォーミング用電圧パルス発生部は、絶対値が小さい電圧から段階的に絶対値が大きい電圧の電圧パルスを発生する可変電圧パルス発生回路を含む
請求項6記載の抵抗変化型不揮発性記憶装置。 - 前記可変電圧パルス発生回路は、直前に発生した電圧パルスの電圧に前記予め定められた電圧を超えない電圧を加えて得られる電圧をもつ電圧パルスを次に発生する
請求項7記載の抵抗変化型不揮発性記憶装置。 - 前記フォーミング用電圧パルス発生部は、供給可能な電流の最大値が制限された電圧源を用いて、前記電圧パルスを発生する
請求項6記載の抵抗変化型不揮発性記憶装置。 - さらに、複数のビット線と複数のソース線とを有し、
前記複数のメモリセルのそれぞれは、前記複数のビット線の一つと前記複数のソース線の一つとの間に接続され、
前記選択部は、前記複数のソース線の少なくとも一つを選択する行選択部と、前記ビット線の少なくとも一つを選択する列選択部とを有し、
前記読み出し回路は、前記列選択部を介して、前記抵抗変化型不揮発性記憶素子と接続され、
前記フォーミング用電圧パルス発生部は、前記列選択部で選択されたビット線の電位を基準として前記行選択部で選択されたソース線に対して前記フォーミング用電圧パルスを印加する、又は、前記行選択部で選択されたソース線の電位を基準として前記列選択部で選択されたビット線に対して前記フォーミング用電圧パルスを印加する
請求項6記載の抵抗変化型不揮発性記憶装置。 - さらに、前記行選択部、前記列選択部及び前記フォーミング用電圧パルス発生部を制御することによって前記複数のメモリセルを順に選択し、選択したメモリセルに含まれる抵抗変化型不揮発性記憶素子に対して前記フォーミング用電圧パルスを印加させる自動フォーミング制御回路を備える
請求項10記載の抵抗変化型不揮発性記憶装置。 - 前記フォーミング用電圧パルス発生部は、絶対値が最大である前記絶対値最大電圧を絶対値が超えない電圧パルスを外部から入力するための端子を有し、前記端子を介して入力された電圧パルスを、前記フォーミング用電圧パルスとして発生する
請求項6記載の抵抗変化型不揮発性記憶装置。 - 前記読み出し部は、前記フォーミング判定部及び前記通常判定部として、
前記抵抗変化型不揮発性記憶素子が前記高抵抗状態のときよりも低い抵抗値をもつか否かを判定するためのフォーミング用基準抵抗と、
前記抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するための読み出し用基準抵抗と、
前記フォーミング用基準抵抗及び前記読み出し用基準抵抗のいずれかを選択する選択回路と、
前記選択回路で選択された前記フォーミング用基準抵抗又は前記読み出し用基準抵抗に対して一定の電圧を印加して流れる基準電流と、前記一定の電圧を前記抵抗変化型不揮発性記憶素子に印加して流れるメモリセル電流とを比較する比較回路とを有する
請求項6記載の抵抗変化型不揮発性記憶装置。 - 前記フォーミング用基準抵抗の抵抗値は、前記読み出し用基準抵抗の抵抗値よりも大きい
請求項13記載の抵抗変化型不揮発性記憶装置。
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