JP2007525778A - 不揮発性メモリにおける基準トランジスタ用可変ゲート・バイアス - Google Patents
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Abstract
Description
通常サイズのダミー・セルを直列または並列に組み合わせて接続するという別の技法がある。セルの1つに「0」状態を読み出すようにプログラムし、他のセルに「1」論理状態を読み出すようにプログラムすることによって、必要な基準電圧を生成する。しかしながら、この技法は、電圧に対する抵抗の非線形性のためにエラーを生ずる虞れがある。
ナノクリスタル・メモリ(nanocrystal memory)は、酸化物のような絶縁体に埋め込まれたナノクリスタルを電荷蓄積媒体として用いる。プログラミングにホット・キャリア注入を用い、消去にチャネル消去を採用するナノクリスタル・メモリでは、ナノクリスタル同士の間の領域において、電子が上位酸化物と下位トンネル酸化物との間の界面内に捕獲され易いことがわかっている。これらの電子は、消去時間の延長および/または非常に高い消去電圧によっても、除去することができない。この電子捕獲の結果、消去閾値電圧およびプログラム閾値電圧は、双方とも、プログラム/消去動作が回を重ねるに連れて、上昇する傾向がある。このために、読み出し動作に基準電圧を選択するときに問題が生ずる。基準電圧が高過ぎる場合、ゲート酸化物が損傷を受ける可能性があり、読み出し速度が低下する。しかしながら、基準電圧を余りに低く選択すると、読み出しマージンが影響を受ける。
概略的には、本発明は、不揮発性メモリ・セルが、ナノクラスタまたはナノクリスタルを有するトランジスタを備えている、不揮発性メモリを提供する。メモリ・セル・トランジスタのプログラムおよび消去閾値電圧は、電子捕獲によって、プログラム/消去動作の回数の関数として上昇する。選択されたメモリ・セルに記憶されているデータ値を判定するために、セルの電流が基準電流と比較される。基準電流を供給するために、基準トランジスタが用いられる。基準トランジスタはナノクラスタを用いないことを除いて、メモリ・セル・トランジスタを製造するために用いられるのと同様のプロセスによって製造される。同様のプロセスを用いて基準トランジスタおよびメモリ・セル・トランジスタ双方を製造することにより、基準トランジスタの閾値電圧は、メモリ・セル・トランジスタの閾値電圧の上昇に追従することになる。基準トランジスタのゲートにバイアスをかけるために、読み出し制御回路が設けられる。読み出し制御回路は、基準トランジスタのドレイン電流を検知し、ゲート・バイアス、即ち、基準トランジスタの電圧を調節することにより、基準電流をセル電流に対して実質的に一定値に維持する。
図6において、半導体基板64の所定の領域に、メモリ・アレイ・ウェル66および基準セル・ウェル68が打ち込まれる。メモリ・アレイ・ウェル66は、第1の所定のドーピング濃度を有するように形成され、基準セル・ウェル68は、第2の所定のドーピング濃度を有するように形成される。第1および第2ドーピング濃度は、同一でも、異なってもよい。第2の所定のドーピング濃度の選択は、基準セルに望ましい固有閾値電圧(natural threshold voltage )値によって決定される。典型的な回路では、メモリ・アレイ・ウェル66および基準セル・ウェル68は双方とも同時に形成され、基準セルおよびメモリ・アレイ・セル双方が同じ固有閾値電圧を有するようにしている。ドーピング濃度の典型的な値は、5〜10×1017cm−3であり、本明細書において記載する酸化物スタックでは、2ないし3ボルトの範囲の固有閾値電圧が得られる。
図11は、第2誘電体層74および第4誘電体層82上に導電性ゲート材料86を堆積することを示すために提示する。ゲート材料86は、ポリシリコン、又は、アルミニウムや銅のような金属とすることができる。マスキング処理を用いて、ゲート材料86、誘電体層74、記憶材料層76および第1誘電体層72が選択的に除去されることによって、アレイのメモリ・セル50、51、および53のトランジスタのゲート・スタックが規定され、更には基準トランジスタ46のゲート・スタックが規定される。次いで、ソース/ドレイン領域88が基板64内に拡散される。尚、基準トランジスタ46のゲート・スタックの厚さは、メモリ・セルのゲート・スタックの厚さと異なっていてもよい。また、簡潔性および明確性のために、他の通常の処理工程は示されていない。例えば、通常は、サイドウォール・スペーサがゲート・スタックの側面に形成されるが、示されていない。
Claims (10)
- メモリであって、
行および列に形成されているメモリ・セルのアレイと、
前記メモリ・セルのアレイに接続されているセンス・アンプであって、前記メモリ・セルの1つからのデータ値に対応する電流を受ける第1の入力と、所定の基準電流を受ける第2の入力と、メモリから読み出されるときに出力データ値を与える出力とを有するセンス・アンプと、
前記センス・アンプの第2の入力に接続されている読み出し制御回路であって、基準電圧に応答して前記所定の基準電流を供給する基準トランジスタを有し、前記所定の基準電流を実質的に一定値に維持するように、前記基準電圧を変化させる、読み出し制御回路と、
を備えた、メモリ。 - 請求項1記載のメモリにおいて、
前記メモリ・セルのアレイは、ナノクラスタを有するトランジスタからなり、前記基準トランジスタは、ナノクラスタを有していないトランジスタからなる、メモリ。 - 請求項2記載のメモリにおいて、
前記ナノクラスタはさらに、シリコン・ナノクラスタを含む、メモリ。 - 請求項3記載のメモリにおいて、
前記読み出し制御回路は、前記センス・アンプの第2の入力に接続された入力であって、多数のプログラムおよび消去サイクルによって生じる前記基準電流の変動に応答して、前記基準トランジスタにバイアスをかける入力を有する、メモリ。 - 請求項1記載のメモリにおいて、
前記メモリ・セルのアレイが供給するデータ値に対応する電流は、前記メモリのプログラムおよび消去サイクルの回数の関数として変動し、前記基準トランジスタは、前記メモリ・セルのアレイと同じ回数だけプログラムおよび消去される、メモリ。 - 請求項5記載のメモリにおいて、
前記読み出し制御回路はさらに、リード・イネーブル信号を受けたことに応答して、前記基準トランジスタおよび前記メモリ・セルのアレイのアドレス指定されたメモリ・セルに、実質的に同じゲート電圧をそれぞれ印加する値として、第1制御信号および第2制御信号を供給する、メモリ。 - メモリの動作寿命を延長する方法であって、
行および列に形成されているメモリ・セルのアレイを用意すること、
前記メモリ・セルのアレイにセンス・アンプを接続することであって、前記センス・アンプが、前記メモリ・セルの1つからのデータ値に対応する電流を受ける第1の入力と、所定の基準電流を受ける第2の入力と、メモリから読み出されるときに出力データ値を与える出力とを有する、前記メモリ・セルのアレイにセンス・アンプを接続すること、
前記センス・アンプの第2の入力に読み出し制御回路を接続することであって、前記読み出し制御回路が、基準電圧に応答して前記基準電流を供給する基準トランジスタを有し、前記所定の基準電流を実質的に一定値に維持するように、前記基準電圧を変化させる、前記センス・アンプの第2の入力に読み出し制御回路を接続すること、
を備えた、方法。 - 請求項7記載の方法はさらに、
ナノクラスタを有するトランジスタを用いて前記メモリ・セルのアレイを実装し、ナノクラスタを有さないトランジスタを用いて前記基準トランジスタを実装することを備える、方法。 - 請求項7記載の方法はさらに、
前記メモリのプログラムおよび消去サイクルの回数の関数として、前記メモリ・セルのアレイによって供給されるデータ値に対応する電流を変化させること、
前記メモリ・セルのアレイと同じ回数だけ、前記基準トランジスタをプログラムし、前記基準トランジスタを消去することを備える、方法。 - 請求項7記載の方法はさらに、
多数のプログラムおよび消去サイクルによって生ずる前記基準電流の変動に応答して、前記基準トランジスタにバイアスをかけることを備える、方法。
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