JPH09259592A - 半導体メモリ読み出し回路 - Google Patents

Abstract

(57)【要約】 【課題】不揮発性メモリの高速読み出し回路としては差
動対型センスアンプ１０５が用いられている。この場
合、読み出し速度を向上するにはデータの信号レベルと
検出用基準電圧とのレベル差が小さいことが望ましい。
従来、メモリセル出力のビット線１０２上でのデータの
０と１とのレベル差、すなわちデータ振幅の中心値が基
準電圧として用いられてきた。しかし、使用されている
メモリセル１０１には特性のバラツキがあり、データ振
幅はこのバラツキで決定される値以下に下げることは出
来ず、これが読み出し速度の限界を与えていた。 【解決手段】本発明においては、データの信号レベルを
抵抗１１０、１１１で分圧して基準電圧側ビット線１０
４にフィードバックし、基準電圧をデータの信号レベル
に極力近づけることにより基準電圧と信号レベルとの電
位差を小さくし、データ検出の高速化を図っている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には集積回路に
関するものであり、更に詳細には読み出し専用の半導体
メモリにおける読み出し回路に関するものであり、特に
読み出し時間を短縮し、高速化を図ったものである。

【０００２】

【従来の技術】本発明に係る読み出し専用メモリとして
は、ＥＰＲＯＭ、Ｍ−ＲＯＭ等がある。これら不揮発性
メモリにおける高速読み出しには、差動対型センスアン
プが使われ、読み出しデータ側の電圧と基準電圧との差
を検出する方法が採用されて来た。

【０００３】

【発明の解決しようとしている課題】メモリの読み出し
動作においては、読み出し時間の短縮が重要な課題であ
り、アドレスデータがメモリに入力されてから、記憶さ
れているデータが出力されるまでの時間、いわゆるアク
セスタイムは、読み出し回路の構成により大きく左右さ
れる。

【０００４】前記のように、記憶されているデータの高
速読み出しには差動対型センスアンプが用いられ、この
差動対型センスアンプの構成としては図４に示すような
ものがある。差動対型センスアンプ１００１の一方の入
力１００２には、メモリーセル１００３が接続されたビ
ット線１００４の電位が入力され、もう一方の入力１０
０５には、メモリーセル１００３と同様な構造のダミー
セル１００６が接続されたビット線１００７の電位が入
力される。メモリセル側、ダミーセル側のビット線はと
もにプルアップトランジスタと各セルのインピーダンス
のバランスにより電位が決められている。ここで、ダミ
ーセル側をプルアップするトランジスタ１００８はメモ
リーセル側をプルアップするトランジスタ１００９より
も若干低インピーダンスとなるように設計しておく。こ
のようにして、図５に示すようにメモリセル側のビット
線１００４の出力電位変化を示す曲線１１０１の振幅の
中心に、ダミーセル側のビット線１００７の出力電位１
１０２を基準電圧として設定する。メモリ全体の動作と
して、アドレスデータをデコードした結果、あるメモリ
セルが選択される。この選択されたメモリセルに書き込
まれている情報によリ、ビット線１００４に電流が流れ
るか否かが決まる。

【０００５】ＮＡＮＤ型Ｍ−ＲＯＭの場合には、一例と
して、製造工程中のイオンインプランテーションによ
り、任意のメモリセルをデプレション化して、情報”
１”を書き込む。メモリセル１００３が、デプレション
型トランジスタであれば、ビット線１００４に電流が流
れ、エンハンスメント型トランジスタであれば、ビット
線１００４に電流は流れない。そのため、メモリ側のビ
ット線に電流が流れるか否かを電圧降下によるビット線
１００４の電位変化として検出出来る。

【０００６】差動対型センスアンプでは、メモリセル側
のビット線１００４の振幅を、微小振幅に抑えるように
回路設計することで、読み出しの高速化が可能になると
いう特徴がある。具体的には図６に示すような構成のも
のがある。これは図４の基本回路にビット線振幅制限用
回路１２０１をメモリセル側とダミーセル側に付加した
構造となっている。ビット線振幅制限用回路１２０１を
構成するのはビット線にゲートを接続したトランジスタ
１２０２とビット線のプルアップ用トランジスタ１２０
３、そして差動対型センスアンプ１２０６への入力をプ
ルアップするトランジスタ１２０７からなる。この３つ
のトランジスタの働きにより、ビット線電位はトランジ
スタ１２０２のしきい値近傍に安定するような負帰還が
かかる。ビット線がプルアップされているため、ビット
線電位はトランジスタ１２０２のしきい値より少し高い
所で安定する。

【０００７】メモリセル１００３側と、ダミーセル１０
０６側とでビット線プルアップ用トランジスタ１２０
３、１２０５のトランジスタ・サイズを変えてあるた
め、メモリセル側のビツト線に電流が流れるモードとな
ったときには、ビット線の安定する電位がダミーセル側
と僅かに異なり、ダミーセル側の電位のほうが若干高く
なる。メモリセル側のビット線に電流が流れないモ−ド
になると、ビット線電位は上昇し、ダミーセル側を少し
超えた所で安定する。このようにしてビット線電位の振
幅を抑え、差動入力電圧の極性が反転するまでに必要な
時間を縮め、センスアンプの高速化を図ったものであ
る。

【０００８】このように従来の不揮発性メモリの構成で
はビット線の振幅を抑えることにより高速化を図ってい
たが、実際には大容量化のためビット線には多数のメモ
リセルが接続されており、しかも、これら個々のメモリ
セルの特性にバラツキがあるためビット線の振幅を押さ
えるにも限度がある。すなわち、ビット線に接続されて
いる全セルに対して動作可能な範囲にビット線の振幅を
設定しなければならず、単一セルに対して与えられるビ
ット線の振幅よりも大きな値としなければならない。

【０００９】以上のように従来の半導体メモリの読み出
し回路においては、ビット線の振幅をあるレベルより小
さく出来ず、読み出しの高速化が十分に出来ないという
問題点があった。本発明は上記のごとき従来技術の問題
点を解決するためになされたものであり、ビット線振幅
はある値に制限されながらも、読み出しに必要なビット
線電位の変化が所望の値まで縮められ、読み出し時間を
十分に低減できる半導体メモリ読み出し回路を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、請求項１記載のように、ダミー
セル側の基準電圧を可変とし、差動対型センスアンプに
よるメモリデ−タの検出結果により、ダミーセル側のビ
ット線電位を制御して、振幅の中心からメモリセル側の
ビット線電位に近づけるように制御することにより読み
出し動作の高速化を図っている。

【００１１】請求項２においては、上記請求項１記載の
半導体メモリ読み出し回路において差動対型センスアン
プの出力バッフアの出力をダミーセル側のプルアップト
ランジスタのゲートにフィードバックすることにより、
ダミーセル側のビット線電位を制御して、振幅の中心か
らメモリセル側のビット線電位に近づけることにより読
み出し動作の高速化を図っている。

【００１２】請求項３においては、上記請求項１記載の
半導体メモリ読み出し回路において差動対型センスアン
プの出力バッフアの出力をダミーセル側の電流制限トラ
ンジスタのゲートにフィードバックすることにより、ダ
ミーセル側のビット線電位を制御して、振幅の中心から
メモリセル側のビット線電位に近づけることにより読み
出し動作の高速化を図っている。

【００１３】請求項４においては、上記請求項１記載の
半導体メモリ読み出し回路において差動対型センスアン
プの出力バッフアの出力をダミーセルのゲート電圧制御
回路にフィードバックすることにより、ダミーセル側の
ビット線電位を制御して、振幅の中心からメモリセル側
のビット線電位に近づけることにより読み出し動作の高
速化を図っている。

【００１４】

【発明の効果】本発明によれば、以下の効果が実現出来
る。すなわち、請求項１記載の発明によれば、ダミーセ
ル側の基準電圧を可変とし、差動対型センスアンプによ
るメモリデータの検出結果により、ダミーセル側のビッ
ト線電位を制御して、基準電位をメモリセル側のビット
線電位の振幅の中心からその時点でのメモリセル側のビ
ット線電位に近づけることにより、メモリセル側のビッ
ト線電位の変化を高速に検出し、同時にメモリセル側の
ビット線振幅を任意に設定できるので読み出し時間を十
分に短縮出来る。

【００１５】請求項２記載の発明によれば、差動対型セ
ンスアンプの出力側バッファの出力をダミーセル側のプ
ルアップトランジスタのゲートにフィードバックして、
ダミーセル側のビット線電位を制御して、基準電位をメ
モリセル側のビット線電位の振幅の中心からその時点で
のメモリセル側のビット線電位に近づけることにより、
メモリセル側のビット線電位の変化を高速に検出し、同
時にメモリセル側のビット線振幅を任意に設定できるの
で読み出し時間を十分に短縮出来る。

【００１６】請求項３記載の発明によれば、差動対型セ
ンスアンプの後段の出力バッファの出力をダミーセル側
の電流制限トランジスタのゲートにフィードバックし
て、ダミーセル側のビット線電位を制御して、基準電位
をメモリセル側のビット線電位の振幅の中心からその時
点でのメモリセル側のビット線電位に近づけることによ
り、メモリセル側のビット線電位の変化を高速に検出
し、同時にメモリ側のビット線振幅を任意に設定できる
ので読み出し時間を十分に短縮出来る。

【００１７】請求項４記載の発明によれば、差動対型セ
ンスアンプの出力バッファの出力をダミーセルのゲート
電圧制御回路にフィードバックして、ダミーセル側のビ
ット線電位を制御して、基準電位をメモリセル側のビッ
ト線電位の振幅の中心からその時点でのメモリセル側の
ビット線電位に近づけることにより、メモリセル側のビ
ット線電位の変化を高速に検出し、同時にメモリセル側
のビット線振幅を任意に設定できるので読み出し時間を
十分に短縮出来る。

【００１８】

【発明の実施の形態】

（第１の実施の形態）以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の第１の実施の形態
を示す図であり、請求項２に相当する構成である。な
お、後述の各実施の形態を示す図において、後記図１に
おける部材及び部位と同一ないし均等のものは、図１と
同一符号を以って示し、重複した説明を省略する。

【００１９】まず構成を説明すると、本第１の実施の形
態では、メモリセル１０１が連結されたビット線１０２
と、ダミーセル１０３が連結されたビット線１０４とを
入力とする差動対型センスアンプ１０５があり、前記２
つのビット線１０２、１０４をプルアップする２つのデ
プレション型のトランジスタで構成されたダミーセル側
プルアップトランジスタ１０６及びメモリセル側プルア
ップトランジスタ１０７があり、差動対型センスアンプ
１０５の出力を増幅する複数のバッフア１０８がある。
この複数のバッファ１０８の出力のいずれかを２つの直
列接続された抵抗１１０および１１１により分圧しレベ
ル変換し、ダミーセルが連結されたビット線をプルアッ
プするトランジスタ１０６のゲート１０９にフィ−ドバ
ツクする。尚、ビット線には通常切り換えスイッチ１１
２、１１３が直列接続されるが、本発明の動作には直接
関係するものではない。

【００２０】次いで、本実施の形態の動作を説明する。
両方のプルアップトランジスタ１０６、１０７はデプレ
ション型のトランジスタで形成する。このとき、バッフ
ァ１０８の出力は０（Ｖ）またはＶcc（Ｖ）の２値であ
るため、抵抗１１０および１１１で分圧され所定の電位
に変換され、プルアップトランジスタ１０６のゲート１
０９に入力される。既に述べた通り、図１におけるバッ
ファ１０８の二段目の出力はメモリセルの書き込まれて
いる状態に応じた２値として０（Ｖ）もしくはＶcc
（Ｖ）をとる。選択されたメモリセル１０１の書き込ま
れた情報が”０”のときは、メモリセル１０１がエンハ
ンスメント型トランジスタの場合であり、メモリセル側
ビット線１０２には電流が流れず、したがってビット線
１０２の電位は上昇し、ビット線振幅の上限に向かう。
基準電位であるダミーセル１０３側のビット線１０４の
電位を超えたところで差動対型センスアンプ１０５の両
入力端子間の電位差ΔＶinの極性が反転する。それに応
じて二段目のバッファ出力はＶccレベルとなる。ここで
二段目のバッファ出力はダミーセル１０３側のプルアッ
プトランジスタ１０６のゲート１０９へフィードバック
するため、抵抗１１０および１１１により所定の電位に
分圧され、プルアップトランジスタ１０６のゲート電位
１０９を上昇させる。

【００２１】これによりダミーセル１０３側をプルアッ
プする力が強まり、ダミーセル１０３側の基準電位とし
てのビット線１０４の電位は高くなり、メモリセル側の
ビット線１０２の電位に近くなる。このとき抵抗１１０
および１１１のより分圧された電位、すなわちプルアッ
プトランジスタ１０６のゲート１０９の電位を最適化す
れば、メモリセル１０１側のビット線１０２の電位の極
近傍で、かつそれより低い電位にダミーセル１０３側の
基準電位をもってくることは容易である。逆に選択した
メモリセル１０１がデプレション型であった場合も同様
で、メモーリセル１０１側のビット線１０２の電位の極
近傍で、かつそれより高い電位にダミーセル１０３側の
基準電位をもってくることは容易である。このようにす
ることにより、ビット線振幅の大小に関わらず、ビット
線電位を検出するために要する時間、すなわち読み出し
時間の短縮が可能となる。

【００２２】上述したように、本第１の実施の形態によ
れば、差動対型センスアンプ１０５の出力側に接続され
たバッファ１０８の出力をダミーセル１０３側のプルア
ップトランジスタ１０６のゲート１０９にフィードバッ
クすることにより、ダミーセル１０３側のビット線１０
２の電位を、振幅の中心からメモリセル１０１側のビッ
ト線１０２の電位に近づけることにより、メモリセル側
のビット線１０２の電位の変化を高速に検出し、読み出
し時間を短縮出来るという効果が得られる。

【００２３】（第２の実施の形態）また、本発明の他の
実施の形態については、上記の構成に加えて請求項３に
相当するものがある。この構成は、例えば図２の第２の
実施の形態に相当する。

【００２４】構成を説明すると、本実施例では、メモリ
セル１０１とデプレション型の電流制限トランジスタ２
０１が直列接続されたビット線１０２と、ダミーセル１
０３と電流制限トランジスタ２０２が直列接続されたビ
ット線１０４とを入力とする差動対型センスアンプ１０
５があり、前記２つのビット線１０２、１０４をプルア
ップする２つのトランジスタ１０６、１０７を有し、差
動対型センスアンプ１０５の出力を増幅する複数のバッ
ファ１０８がある。この複数のバッファ１０８の出力の
いずれかは、ダミーセル１０３が連結されたビット線１
０４の電流制限トランジスタ２０２のゲート２０３に、
２つの直列接続された抵抗１１０および１１１により分
圧されレベル変換されてフィードバックされる。

【００２５】次いで、本第２の実施の形態の動作を説明
する。二つのプルアップトランジスタ１０６、１０７は
デプレション型のトランジスタで形成する。このとき、
バッファ１０８の出力は０（Ｖ）またはＶcc（Ｖ）の２
値であるため、抵抗１１０および１１１で分圧され、所
定の信号レベルに変換され、プルアップトランジスタ１
０６のゲート１０９に入力される。前述の通り、三段目
のバッファ出力はメモリの書き込み状態に応じた２値と
して０（Ｖ）またはＶcc（Ｖ）をとる。

【００２６】選択されたメモリセル１０１の書き込まれ
ている情報が”０”のときは、メモリセル１０１がエン
ハンスメント型トランジスタの場合であり、メモリセル
側のビット線１０２には電流が流れず、ビット線１０２
の電位は上昇し、ビット線振幅の上限に向かう。基準電
位であるダミーセル１０３側のビット線１０４の電位を
超えたところで差動対型センスアンプ１０５の両入力端
子間の電位差ΔＶinの極性が反転する。それに応じて三
段目のバッファ出力は０Ｖとなる。ここで三段目のバッ
ファ出力は、抵抗１１０および１１１により所定の設定
値に分圧され、ダミーセル１０３側の電流制限トランジ
スタ２０２のゲート２０３へフィードバックされ、電流
制限トランジスタ２０２のゲート２０３の電位を下降さ
せる。

【００２７】これにより電流制限トランジスタ２０２の
オン抵抗が上昇し、ダミーセル１０３側の基準電位とし
てのビット線電位は高くなり、メモリセル１０１側のビ
ット線１０２の電位に近くなる。このとき抵抗分圧され
た電位、すなわち電流制限トランジスタ２０２のゲート
電位２０３を最適化すれば、メモリセル１０１側のビッ
ト線１０２の電位の極近傍で、かつそれより低い電位に
ダミーセル１０３側の基準電位をもってくることは容易
である。逆に選択したメモリセル１０１がデプレション
型の場合、すなわち書き込まれたデータが”１”の場合
も同様で、メモリセル１０１側のビット線１０２の電位
の極近傍で、かつそれよりも高い電位にダミーセル１０
３側の基準電位をもってくることは容易である。このよ
うにすることにより、ビット線振幅の大小に関わらず、
ビット線電位を検出するために要する時間、すなわち読
み出し時間の短縮が可能となる。

【００２８】上述したように、本実施の形態によれば、
差動対型センスアンプ１０５の出力側に接続されたバッ
ファ１０８の出力をダミーセル１０３側の電流制限トラ
ンジスタ２０２のゲート２０３にフィードバックするこ
とにより、ダミーセル１０３側のビット線１０４の電位
を、振幅の中心からメモリセル１０１側のビット線１０
２の電位に近づけることにより、メモリセル１０１側の
ビット線１０２の電位の変化を高速に検出し、読み出し
時間を短縮することが出来る。

【００２９】（第３の実施の形態）また、本発明の他の
実施の形態については、上記の２つの構成に加えて請求
項４に相当するものがある。この構成は、図３の第３の
実施の形態に相当する。

【００３０】構成を説明すると、本第３の実施の形態で
は、メモリセル１０１が接続されたビット線１０２と、
ダミーセル１０３が直列接続されたビット線１０４とを
入力とする差動対センスアンプ１０５があり、前記２つ
のビット線１０２、１０４をプルアップする２つのトラ
ンジスタ１０６、１０７を有し、差動対センスアンプ１
０５の出力を増幅する複数のバッファ１０８がある。こ
の複数のバッファ１０８の出力のいずれかは抵抗１１０
および１１１により抵抗分圧され、ダミーセル１０３の
ゲート３０１の電位を制御するゲート電圧制御回路３０
２に、フィードバックされる。ゲート電圧制御回路３０
２は抵抗３０３とデプレション型トランジスタ３０４の
直列接続により形成される。

【００３１】次いで、本実施の形態の動作を説明する。
二つのプルアップトランジスタ１０６、１０７はデプレ
ション型のトランジスタで形成する。このとき、バッフ
ァ１０８の出力は０（Ｖ）またはＶcc（Ｖ）の２値であ
るため、抵抗１１０および１１１で分圧され、所定の信
号レベルに変換され、ダミーセル１０３のゲート３０１
の電位を制御するゲート電圧制御トランジスタ３０２の
ゲート３０３に入力される。前述の通り、二段目のバッ
ファ出力はメモリの書き込まれている状態に応じた２値
として０（Ｖ）もしくはＶcc（Ｖ）のいずれかをとる。
選択されたメモリセル１０１の書き込まれている情報
が”０”のときは、メモリセル１０１がエンハンスメン
ト型トランジスタの場合であり、メモリ側ビット線１０
２には電流が流れず、ビット線１０２の電位は上昇し、
ビット線振幅の上限に向かう。基準電位であるダミーセ
ル１０３側のビット線１０４の電位を超えたところで差
動対型センスアンプ１０５の両入力端子間の電位差ΔＶ
inの極性が反転する。それに応じて二段目のバッファ出
力はＶccレベルとなる。ここで二段目のバッファ出力
は、ダミーセル１０３のゲート電圧制御回路３０２へフ
ィードバックされる。ゲート電圧制御回路３０２を構成
するデプレション型トランジスタ３０４のゲート３０６
の電位を上昇させる。

【００３２】これによりダミーセル１０３のゲート３０
１の電位が上昇し、ダミーセル１０３のオン抵抗が高く
なり、ダミーセル１０３側の基準電位としてのビット線
１０４の電位は高くなり、メモリセル側のビット線１０
２の電位に近くなる。このときダミーセル１０３のゲー
ト３０１の電位を最適化することにより、メモリセル１
０１側のビット線電位の極近傍で、かつそれより低い電
位にダミーセル１０３側の基準電位をもってくるこは容
易である。逆に選択したメモリセル１０１がデプレショ
ン型の場合も同様で、メモリセル側のビット線１０２の
電位の極近傍で、かつそれよりも高い電位にダミーセル
１０３側の基準電位をもってくることは容易である。こ
のようにすることでビット線振幅の大小に関わらず、ビ
ット線電位の変化を検出するのに必要な時間を最小に出
来、読み出し時間の短縮が十分行える。このようにする
ことにより、ビット線振幅の大小に関わらず、ビット線
電位を検出するために要する時間、すなわち読み出し時
間の短縮が可能となる。

【００３３】上述したように、本第３の実施の形態によ
れば、差動対型センスアンプ１０５の出力段のバッファ
１０８の出力のいずれかをダミーセル１０３のゲート３
０１を制御するゲート電圧制御回路３０２にフィードバ
ックして、ダミーセル１０３側のビット線１０４の電位
を、振幅の中心からメモリセル１０１側のビット線１０
２の電位に近づけることにより、メモリセル１０１側の
ビット線１０２電位を高速に検出し、読み出し時間の短
縮が可能となる。

【図面の簡単な説明】

【図１】本発明における半導体メモリ読み出し回路の第
１の実施の形態を示す回路図。

【図２】本発明における半導体メモリ読み出し回路の第
２の実施の形態を示す回路図。

【図３】本発明における半導体メモリ読み出し回路の第
３の実施の形態を示す回路図。

【図４】従来の半導体メモリ読み出し回路。

【図５】従来の半導体メモリ読み出し回路におけるビッ
ト線電位を示すレベル図。

【図６】従来の半導体メモリ読み出し回路。

【符号の説明】

１０１：メモリセル １０２：メモリセル側ビット線 １０３：ダミーセル １０４：ダミーセル側ビット線 １０５：差動対型センスアンプ １０６：ダミーセル側プルアップトランジスタ １０７：メモリセル側プルアップトランジスタ １０８：出力バッファ １０９：ダミーセル側プルアップトランジスタのゲート １１０：抵抗 １１１：抵抗 １１２：切り換えスイッチ １１３：切り換えスイッチ ２０１：メモリセル側電流制限トランジスタ ２０２：ダミーセル側電流制限トランジスタ ２０３：ダミーセル側電流制限トランジスタのゲート ３０１：ダミーセルのゲート ３０２：ゲート電圧制御回路 ３０３：抵抗 ３０４：デプレション型トランジスタ １００１：差動対型センスアンプ １００２：差動対型センスアンプのメモリセル側入力 １００３：メモリセル １００４：メモリセル側ビット線 １００５：差動対型センスアンプのダミーセル側入力 １００６：ダミーセル １００７：ダミーセル側ビット線 １００８：ダミーセル側プルアップトランジスタ １００９：メモリセル側プルアップトランジスタ １０１１：メモリセル側切り替えスイッチ １０１２：ダミーセル側切り替えスイッチ １１０１：メモリセル側ビット線電位 １１０２：ダミーセル側ビット線電位 １２０１：ビットセル線電位制限用回路 １２０２：トランジスタ １２０３：メモリセル側プルアップトランジスタ １２０５：ダミーセル側プルアップトランジスタ １２０６：差動対型センスアンプ １２０７：メモリセル側差動入力をプルアップするトラ
ンジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】基準電圧と、メモリセルに書き込まれた状
   態に応じた電圧とを比較して読み出しを行うメモリ読み
   出し回路において、読み出し結果を用いて、前記基準電
   圧を制御する回路を有していることを特徴とする半導体
   メモリ読み出し回路。
2. 【請求項２】メモリセルが連結されたビット線と、ダミ
   ーセルが連結されたビット線とを入力とする差動対型セ
   ンスアンプと、前記２つのビット線をプルアップする２
   つのトランジスタと、複数の出力バッファ段を有するメ
   モリ読み出し回路において、前記複数のバッファ段の出
   力のいずれかを、前記ダミーセルが連結されたビット線
   をプルアップするトランジスタのゲ一トにフィードバッ
   クする回路を有していることを特徴とする半導体メモリ
   読み出し回路。
3. 【請求項３】メモリセルと電流制限トランジスタが直列
   接続されたビット線と、ダミ一セルと電流制限トランジ
   スタが直列接続されたビット線とを入力とする差動対型
   センスアンプと、前記２つのビット線をプルアップする
   ２つのトランジスタと、複数の出力バッファ段を有する
   メモリ読み出し回路において、前記複数のバッファ段の
   出力のいずれかを、前記ダミーセルが連結されたビット
   線に接続されている電流制限トランジスタのゲートにフ
   ィードバックする回路を有することを特徴とする半導体
   メモリ読み出し回路。
4. 【請求項４】メモリセルが接続されたビット線と、ダミ
   ーセルが接続されたビット線とを入力とする差動対型セ
   ンスアンプと、前記２つのビット線をプルアップする２
   つのトランジスタとを有し、前記ダミーセルのゲートに
   接続されたゲート電圧調整回路を有し、複数の出力バッ
   ファ段を有するメモリ読み出し回路において、前記複数
   のバッファ段の出力のいずれかを、前記ゲート電圧調整
   回路にフィードバックする回路を有することを特徴とす
   る半導体メモリ読み出し回路。