KR20100097751A - 비휘발성 반도체 메모리 장치 - Google Patents

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Abstract

비휘발성 반도체 메모리 장치는, 행렬된 배열된 복수의 메모리 셀을 구비하는 셀 어레이 - 각 메모리 셀은 소정의 전압이나 전류 공급에 응답하여 가역적으로 변 저항을 갖는 가변 저항기를 포함하여 가변 저항기의 저항에 대응하는 데이터를 기억함 - 와, 셀 어레이로부터 메모리 셀을 선택하도록 동작하는 선택 회로와, 선택 회로에 의해 선택된 메모리 셀에 소정의 전압이나 전류의 공급을 실행하여 데이터를 소거 또는 기입하도록 동작하는 기입 회로를 포함한다. 기입 회로는, 선택된 메모리 셀에 흐르는 전류가 데이터 소거나 기입 후에 나타나는 소정의 레벨에 도달하면 그 선택된 메모리 셀의 가변 저항기의 저항 변화 상황에 따라 선택된 메모리로의 전압이나 전류의 공급을 종료한다.

Description

비휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 저항(resistances)이 데이터로서 기억되는 가변 저항기(variable resistors)를 포함하는 비휘발성 반도체 메모리 장치에 관한 것이다.
최근에는, 다양한 비휘발성 반도체 메모리 장치들이 개발되어 실제로 사용되어 왔다. 이러한 장치들 중 하나가 산화물의 저항 변화를 활용하는 ReRAM과 같은 가변 저항 메모리이다(예를 들어, 비특허문헌 1 참조).
가변 저항 메모리는 두 개의 금속 전극 사이에 협지된 산화물로 구성된 절연 박막의 구조를 갖는다. 이 가변 저항 메모리는 두 전극 사이에 전압이나 전류가 인가되면 고 저항 상태로부터 저 저항 상태로의 저항 변화 또는 저 저항 상태로부터 고 저항 상태로의 저항 변화를 나타낼 수 있는 소자이다. 이러한 가역 저항 변화는 데이터로서 기억된다. 본 명세서에서는, 고 저항 상태로부터 저 저항 상태로의 변화를 "세트"(set) 또는 "기입"(write)라 칭하며 저 저항 상태로부터 고 저항 상태로의 변화를 "리세트"(reset) 또는 "소거"(erase)라 칭한다.
이러한 가변 저항 메모리는 한 방향으로 세트와 리세트 모두를 위한 전류/전압 인가를 실행하는 유니폴라형 및 반대 방향들로 세트와 리세트를 위한 전류/전압 인가를 실행하는 바이폴라형을 포함한다. 전자는 전이 금속과 산소인 두 개의 원소로 구성된 2원계 전이 금속 산화물을 이용하는 것에서 자주 발견된다. 후자는 산소를 포함한 세 개 이상의 원소로 구성된 3원계 이상의 산화물을 이용하는 것에서 자주 발견된다(예를 들어, 비특허문헌 2 참조).
유니폴라형은 리세트시, 세트시보다 긴 시간 동안 세트보다 낮은 전압을 인가하여 가변 저항기를 고 저항 리세트 상태로 전이시킨다. 이 경우, 리세트 전류는 가변 저항 메모리의 드라이버, 전류/전압원 회로, 배선 상의 기생 저항 및 선택된 메모리 셀과 같은 부하 저항들에서 흐른다. 리세트 전의 세트 상태에서는, 저 저항 상태 때문에 큰 전류가 흐르며, 리세트시에는 고 저항 상태로 전이한다. 따라서, 다른 부하 저항들에 관련하여, 가변 저항기 양단 간의 전압은 순간적으로 상승한다. 이때 가변 저항기 양단 간의 전압이 세트 전압을 초과하면, 가변 저항기는 저 저항 상태로 다시 전이하며, 리세트될 수 없기 때문에 문제를 일으킬 수 있다.
[비특허문헌 1]
W. W. Zhuang et al., "Novel Colossal Magnetroresistive Thin Film Nonvolatile Resistance Random Access memory", Technical Digest of International Electron Device Meeting, 2002, p. 193
[비특허문헌 2]
SAWA Akihito, "Nonvolatile resistance-switching memory in transition-metal oxides (ReRAM)", OYOBUTURI, Vol.75, No.09, p.1109 (2006)
[비특허문헌 3]
Kwang-Jin Lee et al., "A 90nm 1.8V 512Mb Diode-Switch PRAM with 266MB/s Read Throughput", IEEE International Solid-State Circuits Conference, Digest of Technical Papers, 2007, p. 472
[비특허문헌 4]
P. Schrogmeier et al., "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM", Symposium on VLSI Circuits, Digest of Technical Papers, 2007, p. 186
본 발명의 목적은 데이터 소거나 기입시 결함 발생을 방지함으로써 신뢰성을 개선한 비휘발성 반도체 메모리 장치를 제공하는 것이다.
일 양태에서, 본 발명은 행렬로 배열된 복수의 메모리 셀을 구비하는 셀 어레이 - 복수의 메모리 셀의 각각은 소정의 전압이나 전류 공급에 응답하여 가역적으로 변하는 저항(resistance reversibly variable)을 갖는 가변 저항기를 포함하여 가변 저항기의 저항에 대응하는 데이터를 기억함 - 와, 셀 어레이 중에서 데이터가 소거되거나 기입될 메모리 셀을 선택하도록 동작하는 선택 회로와, 선택 회로에 의해 선택된 메모리 셀에 소정의 전압이나 전류의 공급을 실행하여 선택된 메모리 셀의 가변 저항기의 저항을 가변시켜 데이터를 소거하거나 기입하도록 동작하는 기입 회로를 포함하는 비휘발성 반도체 메모리 장치를 제공하며, 상기 기입 회로는 선택된 메모리 셀에 흐르는 전류가 데이터의 소거나 기입 후에 나타나는 소정의 레벨에 도달하면, 선택된 메모리 셀의 가변 저항기의 저항 변화 상황에 따라 그 선택된 메모리 셀로의 전압이나 전류의 공급을 종료한다.
다른 일 양태에서, 본 발명은 행렬로 배열된 복수의 메모리 셀을 구비하는 셀 어레이 - 복수의 메모리 셀의 각각은 소정의 전압이나 전류 공급에 응답하여 가역적으로 변하는 저항을 갖는 가변 저항기를 포함하여 가변 저항기의 저항에 대응하는 데이터를 기억함 - 와, 셀 어레이 중에서 데이터가 소거되거나 기입될 메모리 셀을 선택하도록 동작하는 선택 회로와, 선택 회로에 의해 선택된 메모리 셀로의 소정의 전압이나 전류 공급을 실행하여 선택된 메모리 셀의 가변 저항기의 저항을 가변시켜 데이터를 소거하거나 기입하도록 동작하는 기입 회로를 포함하는 비휘발성 반도체 메모리 장치를 제공하며, 상기 기입 회로는 메모리 셀에 인가되는 전압이 데이터의 소거나 기입 후 나타나는 소정의 레벨에 도달하면, 선택된 메모리 셀의 가변 저항기의 저항 변화 상황에 따라 그 선택된 메모리 셀로의 전압이나 전류 공급을 종료한다.
또 다른 일 양태에서, 본 발명은 행렬로 배열된 복수의 메모리 셀을 구비하는 셀 어레이 - 복수의 메모리 셀의 각각은 소정의 전압이나 전류 공급에 응답하여 가역적으로 변하는 저항을 갖는 가변 저항기를 포함하여 가변 저항기의 저항에 대응하는 데이터를 기억함 - 와, 셀 어레이 중에서 데이터가 소거되거나 기입될 메모리 셀을 선택하도록 동작하는 선택 회로와, 3치(ternary) 이상의 기입 데이터에 기초하여 선택 회로에 의해 선택된 메모리 셀로의 복수의 유형의 소정의 전압이나 전류 공급을 실행하여 선택된 메모리 셀의 가변 저항기의 저항을 세 단계 이상의 단계로 가변시켜 데이터를 소거하거나 기입하도록 동작하는 기입 회로를 포함하는 비휘발성 반도체 메모리 장치를 제공하며, 상기 기입 회로는 메모리 셀에 공급되는 전압이나 전류가 데이터 소거나 기입 후에 나타나는 소정의 레벨에 도달하면 그 선택된 메모리 셀의 가변 저항기의 저항 변화 상황에 따라 메모리 셀로의 전압이나 전류 공급을 종료한다.
본 발명에 의하면, 데이터 소거나 기입시 발생하는 오동작(failures)을 방지할 수 있고, 이에 따라 신뢰도가 개선된 비휘발성 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도이다.
도 2는 동 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부의 사시도이다.
도 3은 도 2에 도시한 화살표의 방향으로 볼 때 I-I' 선을 따라 절취한 하나의 메모리 셀의 단면도이다.
도 4는 동 실시예에서의 가변 저항기의 일례를 도시하는 개략적인 단면도이다.
도 5는 동 실시예에서의 가변 저항기의 다른 일례를 도시하는 개략적인 단면도이다.
도 6은 동 실시예에서의 비오믹 소자의 일례를 도시하는 개략적인 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리 셀 어레이의 일부의 사시도이다.
도 8은 도 7에 도시한 화살표의 방향으로 볼 때 II-II' 선을 따라 절취한 하나의 메모리 셀 어레이의 단면도이다.
도 9는 동 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이와 주변 회로들의 회로도이다.
도 10은 2치 데이터의 경우에 메모리 셀의 데이터와 저항 분포 사이의 관계를 도시하는 그래프이다.
도 11은 동 실시예에서의 R/W 회로를 도시한다.
도 12는 가변 저항 메모리의 리세트-기입 동작시 전류-전압 관계를 도시하는 그래프이다.
도 13a는 본 발명의 제1 실시예에 따른 리세트 전류/전압 바이어스 회로를 도시한다.
도 13b는 본 발명의 제1 실시예에 따른 리세트 전류/전압 바이어스 회로를 도시한다.
도 14는 동 실시예에 따른 리세트 전류/전압 바이어스 회로를 위한 리세트 기준 전압원 회로를 도시한다.
도 15는 도 14에 도시한 리세트 기준 전류원 회로를 도시한다.
도 16a는 동 실시예에 따른 세트 전류/전압 바이어스 회로를 도시한다.
도 16b는 동 실시예에 따른 세트 전류/전압 바이어스 회로를 도시한다.
도 17은 동 실시예에서 사용되는 가변 저항기의 세트 전압과 PMOS 트랜지스터의 전류-전압 특성 사이의 관계를 도시하는 그래프이다.
도 18은 도 16의 회로에서 사용되는 세트 기준 전압원 회로를 도시한다.
도 19는 동 실시예의 S/A 회로에서 사용되는 판독(READ) 기준 전압원 회로를 도시한다.
도 20a는 동 실시예의 S/A 회로에서 사용되는 다른 판독 기준 전압원 회로를 도시한다.
도 20b는 도 20a의 OP3을 위한 기준 전압원 회로를 도시한다.
도 21은 도 20b의 회로에서 사용되는 판독 기준 전압원 회로를 도시한다.
도 22는 다치 데이터를 기억하는 데 있어서 저항 상태와 셀 분포를 도시한다.
도 23은 본 발명의 제2 실시예에 따른 다치 R/W 회로를 도시하는 회로도이다.
도 24a는 동 실시예에 따른 다치 세트 전류/전압 바이어스 회로를 도시한다.
도 24b는 동 실시예에 따른 다른 다치 세트 전류/전압 바이어스 회로를 도시한다.
도 25는 도 24b의 회로에서 사용되는 세트 기준 전압원 회로를 도시한다.
도 26은 동 실시예에 따른 다치 S/A 회로에서 사용되는 S/A 기준 전압원 회로의 일례를 도시한다.
도 27a는 본 발명의 제3 실시예에 따른 리세트 전류/전압 바이어스 회로를 도시한다.
도 27b는 도 27a의 회로에서 사용되는 레플리카의 회로를 도시한다.
도 28은 본 발명의 제4 실시예에 따른 다치 레플리카의 회로를 도시한다.
도 29는 본 발명의 제5 실시예에 따른 리세트 전류/전압 바이어스 회로를 도시한다.
도 30은 본 발명의 제6 실시예에 따른 리세트 전류/전압 바이어스 회로에서 사용하기 위한 모델의 전류-전압 특성을 도시한다.
도 31은 동 실시예에 따른 리세트 전류/전압 바이어스 회로의 회로를 도시한다.
도 32는 본 발명의 제7 실시예에 따른 리세트 전류/전압 바이어스 회로에서 사용하기 위한 모델들의 전류-전압 특성을 도시한다.
도 33은 동 실시예에 따른 리세트 전류/전압 바이어스 회로를 도시한다.
도 34a는 본 발명의 제8 실시예에 따른 2치용 S/A 회로를 도시한다.
도 34b는 동 실시예의 다치용 S/A 회로를 도시한다.
도 35는 도 34b의 S/A 회로에서 사용되는 S/A 기준 전압원 회로를 도시한다.
도 36은 전술한 실시예들에서 사용하기 위한 기준 전위 생성 회로를 도시한다.
도 37은 본 발명의 제9 실시예에 따른 비휘발성 메모리의 블록도를 도시한다.
도 38은 본 발명의 제10 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이와 주변 회로들의 회로도이다.
도 39는 본 발명의 제11 실시예에 따른 프로브 메모리와 주변 회로들의 회로도이다.
이하 첨부 도면을 참조하여 본 발명의 실시예들을 설명한다.
[제1 실시예]
[전체 구성]
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리의 블록도이다.
비휘발성 메모리는 행렬로 배열된 복수의 메모리 셀 어레이(1)를 포함하고, 각 메모리 셀 어레이는 메모리 셀로서 사용되는 후술하는 ReRAM(가변 저항기)과 같은 가변 저항 소자들을 포함한다. 컬럼 제어 회로(2)가 비트선 BL 방향으로 메모리 셀 어레이(1)에 인접하는 위치에 배치된다. 컬럼 제어 회로는 메모리 셀 어레이(1)의 비트선 BL을 제어하여 메모리 셀로부터 데이터를 소거하고, 메모리 셀에 데이터를 기입하고, 메모리 셀로부터 데이터를 판독한다. 로우 제어 회로(3)가 워드선 WL 방향으로 메모리 셀 어레이(1)에 인접하는 위치에 배치된다. 로우 제어 회로는 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀로부터 데이터를 소거하고 메모리 셀에 데이터를 기입하고 메모리 셀로부터 데이터를 판독하는 데 필요한 전압을 인가한다.
데이터 I/O 버퍼(4)가 I/O 선을 통해 도시하지 않은 외부 호스트에 접속되어 기입 데이터를 수신하고, 소거 명령을 수신하고, 판독 데이터를 제공하고, 어드레스 데이터와 커맨드 데이터를 수신한다.
데이터 I/O 버퍼(4)는 판독/기입 회로(8)(이하 "R/W 회로"라 칭함)에 접속된다. 데이터 I/O 버퍼(4)는 수신된 기입 데이터를 R/W 회로(8)를 통해 컬럼 제어 회로(2)에 송신하고, R/W 회로(8)를 통해 컬럼 제어 회로(2)로부터 판독된 데이터를 수신하여 외부에 제공한다. 외부로부터 데이터 I/O 버퍼(4)에 공급되는 어드레스는 어드레스 레지스터(5)를 통해 컬럼 제어 회로(2)와 로우 제어 회로(3)에 송신된다. 호스트로부터 데이터 I/O 버퍼(4)에 공급되는 커맨드는 커맨드 인터페이스(6)에 송신된다. 커맨드 인터페이스(6)는 호스트로부터 외부 제어 신호를 수신하여 데이터 I/O 버퍼(4)에 공급되는 데이터가 기입 데이터, 커맨드 또는 어드레스인지를 판정한다. 그 데이터가 커맨드이면, 커맨드 인터페이스는 이를 수신된 커맨드 신호로서 컨트롤러(7)에 전달한다. 컨트롤러(7)는 전체 비휘발성 메모리를 관리하여 호스트로부터의 커맨드 수신, 판독, 기입, 소거, 데이터의 I/O 관리를 행한다. 외부 호스트는 또한 컨트롤러(7)에 의해 관리되는 상태 정보를 수신할 수 있고 동작 결과를 판정할 수 있다. 상태 정보는 또한 기입과 소거의 제어시 활용된다.
컨트롤러(7)는 R/W 회로(8)를 제어한다. 이러한 제어 하에서, R/W 회로(8)는 임의의 시점에서 임의의 전압/전류의 펄스를 제공할 수 있다. 여기서 형성된 펄스는 컬럼 제어 회로(2)와 로우 제어 회로(3)에 의해 선택되는 임의의 선들에 전달될 수 있다. R/W 회로(8)는 메모리 셀에 대한 데이터 소거나 기입시의 오동작 발생을 방지하는 기능을 갖는다.
메모리 셀 어레이(1)가 아닌 주변 회로 소자들은 배선층에 형성된 메모리 셀 어레이(1)의 바로 아래의 Si 기판에 형성될 수 있다. 따라서, 비휘발성 메모리의 칩 면적을 메모리 셀 어레이(1)의 면적과 거의 같게 할 수 있다.
[메모리 셀 어레이와 주변 회로]
도 2는 메모리 셀 어레이(1)의 일부의 사시도이고, 도 3은 도 2에 도시한 화살표의 방향으로 볼 때 I-I' 선을 따라 절취한 하나의 메모리 셀의 단면도이다.
평행하게 배치된 복수의 제1 선, 즉 워드선 WL0 내지 WL2와, 이러한 선들과 교차하는 평행하게 배치된 복수의 제2 선, 즉 비트선 BL0 내지 BL2가 존재한다. 메모리 셀 MC는 양측 선들 사이에 협지되는 바와 같이 양측 선들의 각 교차부에 배치된다. 바람직하게, 제1 선과 제2 선은 W, WSi, NiSi, CoSi와 같은 내열성 저 저항 물질로 구성된다.
메모리 셀 MC는 도 3에 도시한 바와 같이 가변 저항기 VR과 비오믹(non-ohmic) 소자 NO의 직렬 접속 회로를 포함한다.
가변 저항기 VR은 전압 인가시 전류, 열, 또는 화학 에너지를 통해 저항을 가변시킬 수 있다. 가변 저항기의 상면과 하면 상에는 배리어 금속층과 접착층으로서 각각 기능하는 전극 EL1과 전극 EL2가 배치되어 있다. 이 전극들의 물질은 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN을 포함해도 된다. 균일한 배향을 얻을 수 있는 금속막을 내삽해도 된다. 버퍼층, 배리어 금속층 및 접착층을 더 내삽해도 된다.
가변 저항기 VR은, 결정 상태와 비결정 상태 간의 상변화를 통해 저항을 가변시키는 칼코게나이드와 같은 것(예를 들어, PCRAM; 비특허문헌 3 참조), 금속 양이온의 석출을 통해 저항을 가변시켜 전극들 간에 브리지(접촉 브리지)를 형성하거나 석출된 금속을 이온화하여 브리지를 파괴하는 것(예를 들어, CBRAM; 비특허문헌 4 참조), 및 일치되는 이론은 없지만 전압이나 전류 인가를 통해 저항을 가변시키는 것(ReRAM)(저항 변화의 요인들은 대략 두 가지로 분리된다. 하나는 전극 계면에 존재하는 전하 트랩(trap)에 트랩된 전하의 존재/부재에 따라 일어나는 저항 변화에 연관된다. 다른 하나는 산소 손실로 인한 전도 경로의 존재/부재에 따라 일어나는 저항 변화에 연관된다. 예를 들어, 비특허문헌 2 참조)을 포함할 수 있다.
도 4와 도 5는 ReRAM의 일례를 도시한다. 도 4에 도시한 가변 저항기 VR은 전극층들(11, 13) 간에 배치된 기록층(12)을 포함한다. 기록층(12)은 적어도 두 종류의 양이온 원소들을 함유하는 복합 화합물로 구성된다. 양이온 원소들 중 적어도 하나는 전자들이 불완전하게 채워진 d-궤도를 갖는 전이 원소이며, 인접하는 양이온 원소들 간의 최단 거리는 0.32nm 이하이다. 구체적으로, 양이온 원소는 화학식 AxMyXz(A와 M은 서로 다른 원소들임)로 표현되며, 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 월프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2) 및 페로브스카이트 구조(AMO3)와 같은 결정 구조를 갖는 물질로 형성되어도 된다.
도 4의 예에서, A는 Zn을 포함하고, M은 Mn을 포함하고, X는 O를 포함한다. 기록층(12)에서, 작은 백색 원은 확산 이온(Zn)을 나타내고, 큰 백색 원은 음이온(O)을 나타내고, 작은 흑색 원은 전이 원소 이온(Mn)을 나타낸다. 기록층(12)의 초기 상태는 고 저항 상태이다. 전극층(11)이 고정 전위로 유지되고 음의 전압이 전극층(13)에 인가되면, 기록층(12)에서 확산 이온들 중 일부는 전극층(13)을 향하여 이동하여 양이온들에 비해 기록층(12)의 확산 이온들이 저감된다. 전극층(13)에 도달한 확산 이온들은 전극층(13)으로부터의 전자들을 수용하고 금속으로서 석출되어, 금속층(14)이 형성된다. 기록층(12) 내에서, 음이온들이 과잉되어 결국 기록층(12)의 전이 원소 이온의 원자가를 증가시킨다. 그 결과, 캐리어 주입에 의해 기록층(12)이 전자 전도성으로 되어 이에 따라 세트 동작이 완료된다. 재생시, 기록층(12)을 구성하는 물질이 저항 변화를 일으키지 않을 정도의 미소값의 전류가 흐를 수 있다. 프로그래밍 상태(저 저항 상태)는 충분한 시간 동안 큰 전류를 기록층(12)에 흘려 주울 열을 발생시킴에 의해 기록층(12)에서의 산화 환원 반응을 촉진시킴으로써 초기 상태(고 저항 상태)로 리세트될 수 있다. 세트시의 방향과 반대되는 방향으로 전계를 인가함으로써 리세트 동작이 가능하다.
도 5의 예에서, 전극층들(11, 13) 사이에 협지된 기록층(15)은 제1 화합물층(15a)과 제2 화합물층(15b)인 두 개의 층으로 구성된다. 제1 화합물층(15a)은 전극층(11)에 가까운 측 상에 배치되며 화학식 AxM1yX1z로 표현된다. 제2 화합물층(15b)은 전극층(13)에 가까운 측 상에 배치되며 제1 화합물층(15a)으로부터의 양이온 원소들을 수용할 수 있는 갭 사이트들(gap sites)을 갖는다.
도 5의 예에서, 제1 화합물층(15a)에서, A는 Mg를 포함하고, M1은 Mn을 포함하고, X1은 O를 포함한다. 제2 화합물층(15b)은 전이 환원 이온들로서 흑색 원들로 도시한 Ti를 함유한다. 제1 화합물층(15a)에서, 작은 백색 원은 확산 이온(Mg)을 나타내고, 큰 백색 원은 음이온(O)을 나타내고, 이중 원은 전이 원소 이온(Mn)을 나타낸다. 제1 화합물층(15a)과 제2 화합물층(15b)은 두 개 이상의 층과 같은 다수의 층으로 적층되어도 된다.
이러한 가변 저항기 VR에서, 제1 화합물층(15a)이 애노드로서 기능하고 제2 화합물층(15b)이 캐소드로서 기능하여 기록층(15)에 전위 구배를 발생시키도록 전극층들(11, 13)에 전위가 인가된다. 이 경우, 제1 화합물층(15a)의 확산 이온들 중 일부는 결정 내를 이동하여 캐소드 측의 제2 화합물층(15b)에 진입한다. 제2 화합물층(15b)의 결정은 확산 이온들을 수용할 수 있는 갭 사이트들을 포함한다. 이에 따라, 제1 화합물(15a)로부터 이동한 확산 이온들은 갭 사이트들에 트랩된다. 따라서, 제1 화합물층(15a)의 전이 원소 이온의 원자가는 증가하는 한편, 제2 화합물층(15b)의 전이 원소 이온의 원자가는 감소한다. 초기 상태에서, 제1 및 제2 화합물층들(15a, 15b)은 고 저항 상태에 있을 수 있다. 이러한 경우에, 제1 화합물층(15a)의 확산 이온들 중 일부가 제2 화합물층(15b) 내로 이동함으로써 제1 및 제2 화합물들의 결정들 중에 전도성 캐리어들이 발생하고, 이에 따라 양측 모두는 전기 전도성을 갖는다. 프로그래밍 상태(저 저항 상태)는 선행 예에서와 같이, 충분한 시간 동안 큰 전류를 기록층(15)에 흘려 주울 가열시킴에 의해 기록층(15)에서의 산화 환원 반응을 촉진시킴으로써 소거 상태(고 저항 상태)로 리세트될 수 있다. 세트시의 방향과 반대되는 방향으로 전계를 인가함으로써 리세트 동작이 가능하다.
비오믹 소자 NO는 (a) 쇼트키 다이오드, (b) PN 접합 다이오드, (c) PIN 다이오드와 같은 다양한 다이오드들을 포함할 수 있고, (d) MIM(금속-절연체-금속) 구조 및 (e) SIS(실리콘-절연체-실리콘) 구조를 가질 수 있다. 이 경우, 배리어 금속층과 접착층을 형성하는 전극들(EL2, EL3)을 내삽해도 된다. 다이오드가 사용되면, 이 다이오드의 특성에 의해, 다이오드는 유니폴라 동작을 수행할 수 있다. MIM 구조나 SIS 구조의 경우, 다이오드는 바이폴라 동작을 수행할 수 있다. 비오믹 소자 NO와 가변 저항기 VR은 도 3과 위/아래의 관계를 반대로 배치할 수 있다. 다른 방안으로, 비오믹 소자 NO의 위/아래의 극성을 반전시킬 수 있다.
전술한 이러한 복수의 메모리 구조를 적층하여 도 7에 도시한 바와 같은 3차원 구조를 형성할 수 있다. 도 8은 도 7의 II-II' 면을 도시하는 단면도이다. 도시한 예는 셀 어레이 층들 MA0 내지 MA3을 갖는 4층 구조의 메모리 셀 어레이에 관한 것이다. 워드선 WLOj는 상위 메모리 셀 MC0과 하위 메모리 셀 MC1에 의해 공유된다. 비트선 BL1i는 상위 메모리 셀 MC1과 하위 메모리 셀 MC2에 의해 공유된다. 워드선 WL1j는 상위 메모리 셀 MC2와 하위 메모리 셀 MC3에 의해 공유된다. 선/셀/선의 반복 대신에, 선/셀/선/층간 절연체/선/셀/선으로서 셀 어레이 층들 간에 층간 절연체를 내삽해도 된다.
도 9는 다이오드 SD를 비오믹 소자 NO로서 이용하는 메모리 셀 어레이(1) 및 주변 회로들의 회로도이다. 편의상, 메모리가 단층 구조를 갖는다는 가정 하에 설명을 계속한다.
도 9에서, 메모리 셀 MC에 포함된 다이오드 SD는 가변 저항기 VR을 통해 비트선 BL에 접속된 애노드 및 워드선 WL에 접속된 캐소드를 갖는다. 각 비트선 BL의 일단은 컬럼 제어 회로(2)의 일부인 선택 회로(2a)에 접속된다. 각 워드선 WL의 일단은 로우 제어 회로(3)의 일부인 선택 회로(3a)에 접속된다.
선택 회로(2a)는 각 비트선 BL에 배치되며 게이트들과 드레인들이 공통 접속된 선택 PMOS 트랜지스터(QP0) 및 선택 NMOS 트랜지스터(QN0)를 포함한다. 선택 NMOS 트랜지스터(QN0)는 저 전위원 Vss에 접속된 소스를 갖는다. 선택 PMOS 트랜지스터(QP0)는 기입 펄스를 인가하고 데이터 판독시 검출 전류를 공급하는 데 사용되는 구동 감지선 DQ에 접속된 소스를 갖는다. 트랜지스터들(QP0과 QN0)은 비트선 BL에 접속된 각 드레인들 및 각 비트선 BL을 선택하기 위한 컬럼 디코더(2b)로부터 인출된 컬럼 선택 신호선 CSL에 접속된 공통 게이트를 갖는다.
선택 회로(3a)는 각 워드선 WL에 배치되며 게이트들과 드레인들이 공통 접속된 선택 PMOS 트랜지스터(QP1) 및 선택 NMOS 트랜지스터(QN1)를 포함한다. 선택 NMOS 트랜지스터(QN1)는 저 전위원 Vss에 접속된 소스를 갖는다. 선택 PMOS 트랜지스터(QP1)는 고 전위원 VIH에 접속된 소스를 갖는다. 트랜지스터들(QP1과 QN1)은 워드선 WL에 접속된 공통 드레인 및 각 워드선 WL을 선택하기 위한 로우 디코더(3b)로부터 인출된 로우 선택 신호선 RSL에 접속된 공통 게이트를 갖는다.
[선택 회로의 선택 동작]
이하에서는 선택 회로들(2a, 3a)의 선택 동작을 설명한다.
전술한 회로들에서, 데이터는 각 메모리 셀 MC에 가변 저항기 VR의 저항으로서 기억된다. 도 9에 도시한 회로를 일례로 들면, 예를 들어 비선택(non-selected) 상태에서, 로우 선택 신호선 RSL은 "L" 레벨에 있고 컬럼 선택 신호선 CSL은 "H" 레벨에 있다. 이 경우, 모든 워드선들 WL은 "H" 레벨로 세트되고 모든 비트선들 BL은 "L" 레벨로 세트된다. 비선택 상태에서, 모든 메모리 셀들 MC의 다이오드들 SD는 역 바이어스되어 오프되므로, 가변 저항기 VR에 전류가 흐르지 않는다. 여기서는, 워드선 WL1과 비트선 BL1에 연결된 중간 메모리 셀 MC를 선택하는 것을 고려한다. 이 경우, 로우 디코더(3b)는 중간 로우 선택 신호선 RSL을 "H"레벨로 세트하고, 컬럼 디코더(2b)는 중간 컬럼 선택 신호선 CSL을 "L" 레벨로 세트한다. 그 결과, 워드선 WL1은 저 전위원 Vss에 접속되고 비트선 BL1은 구동 감지선 DQ에 접속된다. 이에 따라, 구동 감지선 DQ에 "H" 레벨을 인가함으로써 워드선 WL1이 "L" 레벨로 되고 비트선 BL1이 "H" 레벨로 된다. 따라서, 선택된 셀에서, 다이오드 SD는 전류가 화살표 방항으로 흐를 수 있도록 순방향 바이어스된다. 선택된 셀에서 흐르는 전류량은 가변 저항기 VR의 저항으로부터 결정될 수 있다. 이에 따라, 전류 값을 감지함으로써, 데이터를 판독할 수 있다. 즉, 도 10에 도시한 바와 같이, 소거된 고 저항 상태(RESET)를 "1"로 연관짓고 프로그래밍된 저 저항 상태(SET)를 "0"으로 연관지음으로써, 감지된 전류의 값이 작은 경우에는 "1"로서, 큰 경우에는 "0"으로서 검출할 수 있다.
선택된 워드선 WL1 및 비선택된 비트선들 BL은 "L" 레벨에 있고, 이에 따라 여기서는 전류가 흐르지 않는다. 비선택된 워드선 WL 및 선택된 비트선 BL1은 "H" 레벨에 있고, 이에 따라 여기서도 전류가 흐르지 않는다. 따라서, 선택된 메모리 셀이 아닌 나머지 메모리 셀들에서는 전류가 흐르지 않는다.
[R/W 회로(8)의 구성]
다음으로 도 11의 R/W 회로(8)를 상세히 설명한다.
도 11은 본 실시예의 R/W 회로(8)의 구성을 도시하는 도이다. R/W 회로(8)는 도 10에 도시한 바와 같이 메모리 셀 MC가 리세트 상태(1)와 세트 상태(0)의 2치 데이터를 기억하는 비휘발성 메모리에 적용되는 일례를 도시한다.
R/W 회로(8)는 구동 감지선 DQ에 접속된 세트/리세트 회로(20A) 및 감지 증폭 회로(이하 "S/A 회로"라 칭함; 30A)를 포함한다.
세트/리세트 회로(20A)는 선택된 메모리 셀 MC에 대하여 리세트 전류 IRES를 생성하도록 동작하는 리세트 전류/전압 바이어스 회로(21) 및 세트 전류 ISET를 생성하도록 동작하는 세트 전류/전압 바이어스 회로(22)를 포함한다. 세트/리세트 회로는, bRESET 신호와 bSET 신호 각각에 따라 구동 감지선 DQ에 생성된 리세트 전류 IRES와 세트 전류 ISET를 선택적으로 공급하도록 동작하는 PMOS 트랜지스터들로 구성된 전달 게이트들(Q11과 Q12)도 포함한다.
반면에, S/A 회로(30A)는 2단으로 직렬 접속된 인버터들(IV1과 IV2), 인버터(IV1)의 입력 단자를 구동 감지선 DQ와 접속하도록 구성된 전달 게이트 NMOS 트랜지스터(Q13), 및 인버터(IV1)의 입력 단자를 바이어스 전압 VRDBIAS로 프리차지하도록 구성된 PMOS 트랜지스터(Q14)를 포함한다. ReRAM의 가변 저항기 VR은 큰 저항 변화를 갖는다. 이에 따라, 메모리 셀에 정전류 바이어스를 인가함으로써 발생되는 구동 감지선 DQ 상의 전위를 인버터들(IV1과 IV2)로 수신하는 것만으로도 큰 저항 변화를 충분히 감지/증폭할 수 있다. 트랜지스터들(Q11 내지 Q14)는 전도형이 서로 반대인 트랜지스터들 또는 NMOS와 PMOS의 병렬 회로들일 수 있다.
[R/W 회로(8)의 동작]
다음으로, 이와 같이 구성된 R/W 회로(8)의 동작을 설명한다.
데이터 리세트를 먼저 설명한다.
도 12는 가변 저항기 VR을 리세트할 때의 구동 곡선을 도시하는 다이어그램이다. 선들 상의 기생 저항들 및 주변 회로들은 동 도에서의 부하 선을 결정한다. 데이터 리세트시, 세트 전압 VSET보다 낮은 리세트 전압 VRESET은 세트시보다 긴 시간 동안 인가되어 가변 저항기에 흐르는 전류가 주울 열을 발생시킨다. 리세트의 순간에, 가변 저항기 VR은 고 저항 상태로 전이하고, 이에 따라 가변 저항기 VR에 인가되는 전압이 순간적으로 상승한다. 이때, 가변 저항기 VR 양단 간의 전압이 세트 전압 VSET를 초과하면, 가변 저항기 VR은 다시 세트되고 저 저항 상태로 전이한다. 따라서, 가변 저항기가 고 저항 상태로 리세트될 수 없는 문제가 발생한다.
도 13a는 이러한 문제점을 해결할 수 있는 본 실시예에 따른 리세트 전류/전압 바이어스 회로(21A)를 도시한다. 회로(21A)는 리세트 전류 IRES를 공급하도록 동작하는 정전류원으로서 기능하는 전류 미러 회로(21a) 및 리세트 전류 IRES의 저감을 검출하여 리세트 전류 IRES의 공급을 중단하도록 동작하는 모니터 회로를 포함한다. 모니터 회로는 연산 증폭기(OP1), 인버터(IV3), 게이트 회로(G1) 및 PMOS 트랜지스터(Q22)를 포함한다. 전류 미러 회로(21a)는 전류 공급 게이트들이 공통 접속된 PMOS 트랜지스터들(Q16, Q17) 및 트랜지스터들(Q16, Q17)에 각각 직렬 접속된 NMOS 트랜지스터들(Q18, Q20)과 NMOS 트랜지스터들(Q19, Q21)을 포함한다.
구동 감지선 DQ가 "L" 레벨로 방전될 때, RESET 신호의 상승은 트랜지스터(Q22)를 오프하고 트랜지스터들(Q20, Q21)을 온한다. 이에 따라, 트랜지스터(Q18)의 게이트에 인가되는 바이어스 전압 VRSBIAS의 레벨에 따라, 전류 미러 회로(21a)에 전류가 흐른다. 이 전류는 전달 게이트(Q11)와 구동 감지선 DQ을 통해 그리고 선택된 메모리 셀 MC를 거쳐 연장되는 제1 전류 경로에서 흐르고 또한 전류 미러 회로(21a) 내의 트랜지스터들(Q19과 Q21)을 포함하는 제2 전류 경로에서 흐른다. 제1 전류 경로에서 흐르는 전류 값이 리세트 동작 완료 후 급격히 감소하면, 트랜지스터들(Q19, Q21)을 포함하는 제2 전류 경로에서 흐르는 전류는 급격히 증가한다. 그 결과, 드레인 측의 트랜지스터(Q19)의 단자 상의 전위가 상승한다. 기준 전위 VRSREF는 세트 전압 VSET가 가변 저항기 VR에 인가되지 않을 정도의 소정의 레벨로 세트될 수 있다. 이 경우, 전위가 기준 전위 VRSREF를 초과할 때, 연산 증폭기(OP1)로부터의 출력 및 인버터(IV3)로부터의 출력은 하강한다. 이에 따라, 게이트 회로(G1)로부터의 출력은 "L" 레벨로 되고, 이는 트랜지스터(Q22)를 온시키고 트랜지스터들(Q20, Q21)을 오프시켜 리세트 전류 IRES의 공급을 중단시킨다.
도 13b는 도 13a에 도시한 리세트 전류/전압 바이어스 회로(21A)의 출력단에 추가되는, 인버터(IV3a)와 NMOS 트랜지스터(Q23)를 포함하는 리세트 회로의 일례를 도시한다.
도 14는 전류 미러 회로(21a)에 흐르는 전류 값을 결정하는 데 이용되는 바이어스 전압 VRSBIAS를 생성하도록 동작하는 리세트(RESET) 기준 전압원 회로(21b)를 도시한다. 이 회로(21b)는 기준 전류 ISRC를 생성하도록 동작하는 리세트 기준 전류원 회로(21c)를 포함한다. 기준 전류 ISRC는 활성 신호 ACTV에 의해 온되는 NMOS 트랜지스터(Q24)를 통해 NMOS 트랜지스터(Q25)에 흐르고, 이에 따라 NMOS 트랜지스터(Q25)의 드레인에 기준 전압 VRSBIAS이 제공된다.
기준 전류 ISRC를 생성하도록 동작하는 리세트 기준 전류원 회로(21c)는 도 15에 도시한 바와 같이 구성될 수 있다. 즉, 리세트 기준 전류원 회로(21c)는 온도 변화에 따라 감소하는 전류 성분을 생성하도록 동작하는 전류 미러 회로(21ca) 및 온도 변화에 따라 증가하는 전류 성분을 생성하도록 동작하는 전류 미러 회로(21cb)를 포함한다. 회로(21cb)에서 흐르는 전류와 동일한 전류를 공급하는 트랜지스터들로서, 각 게이트들이 공통 접속된 전류 공급 PMOS 트랜지스터들(Q35, Q36, Q37)이 제공된다. 회로(21ca)에서 흐르는 전류와 동일한 전류를 공급하는 트랜지스터들로서, 각 게이트들이 공통 접속된 전류 공급 PMOS 트랜지스터들(Q38, Q39, Q40)이 제공된다. 트랜지스터들(Q35와 Q38, Q36과 Q39, Q37과 Q40)로부터의 출력 전류들은 각각 합산되어 리세트 기준 전류들(ISRC1, ISRC2, ISRC3)을 제공한다.
전류 미러 회로(21ca)는 트랜지스터들(Q27 내지 Q30), 저항기(R1) 및 다이오드들(D1, D2)을 포함한다. 전류 미러 회로(21cb)는 트랜지스터들(Q31 내지 Q34), 저항기(R2) 및 다이오드(D3)를 포함한다. 저항기(R1)는 온도 상승에 따라 저항을 증가시킨다. 저항기(R2)는 온도 변화에 따라 저항기(R1)와는 반대 방향으로 저항을 가변시킨다. 따라서, 온도 변화 보상된 리세트 기준 전류 ISRC를 생성할 수 있다.
다음으로, 세트 동작을 설명한다.
세트 동작에서, 세트 전압 VSET를 메모리 셀에 인가할 때의 전류 값이 세트 후의 저항을 결정한다. 이에 따라, 인가 전압에 대해 전류 값이 덜 변화하는 회로가 바람직하다.
도 16a와 도 16b는 이러한 점을 고려하여 구성된 세트 전류/전압 바이어스 회로(22)의 예들을 도시한다. 전류 값의 변동을 저감시키기 위해, 도 17에 도시한 바와 같이, PMOS 트랜지스터를 이용하여 소스 전류의 변동을 덜 나타내는 포화 영역에 부하 전류를 흐르게 한다.
도 16a에 도시한 세트 전류/전압 바이어스 회로(22A)는 가장 간단한 예로서, 전류 공급 PMOS 트랜지스터(Q42)를 포함한다. PMOS 트랜지스터(Q42)는 게이트에 인가되는 바이어스 전압 VSBIAS에 따라 세트 전류 ISET를 제공하도록 포화 영역에서 동작가능하다.
도 16b에 도시한 세트 전류/전압 바이어스 회로(22B)는 PMOS 트랜지스터(Q45)에서 흐르는 전류 값에 의해 제어되는 세트 전류 ISET를 제공하도록 포화 영역에서 동작하는 PMOS 트랜지스터(Q44)를 포함한다. PMOS 트랜지스터(Q46)와 NMOS 트랜지스터(Q47)는 인버터 회로를 구성하며, 이 인버터 회로는 세트 신호 SET로 회로(22B)를 활성화한다. NMOS 트랜지스터(Q48)는 게이트에 인가되는 바이어스 전압 VSBIAS의 레벨에 따라 PMOS 트랜지스터(Q45)에 흐르는 전류 값을 결정한다.
전술한 회로들에서, 바이어스 전압 VSBIAS는 도 18에 도시한 세트(SET) 기준 전압원 회로(22a)에서 생성될 수 있다. PMOS 트랜지스터들(Q50, Q53)은 전류 미러 회로를 구성한다. 이 전류 미러 회로에 흐르는 전류는 VBASE/R3의 값을 갖도록 제어되며, 이 값은 연산 증폭기(OP2)의 비반전 입력 단자에 인가되는 기준 전압 VBASE 및 반전 입력 단자에 접속된 저항기(R3)에 의해 결정된다. NMOS 트랜지스터(Q51)는 연산 증폭기(OP2)로부터의 출력에 의해 제어되는 게이트를 갖고, 전술한 전류 값을 유지하도록 동작가능하다. NMOS 트랜지스터(Q55)는 드레인에서 바이어스 전압 VSBIAS를 생성하는 한편, 전술한 전류가 내부에 흐른다. NMOS 트랜지스터들(Q52, Q54) 및 PMOS 트랜지스터(Q56)는 이 회로(22a)를 활성 신호 ACTV로 활성화한다.
다음으로, 도 11의 S/A 회로(30A)의 감지 동작을 설명한다.
먼저, 구동 감지선 DQ를 정전류 바이어스로 프리차지하고, 바이어스 전압 VRDBIAS를 트랜지스터(Q14)의 게이트에 인가하여 인버터(IV1)의 입력 단자를 프리차지한다. 이어서, 판독 신호 READ를 이용하여 트랜지스터(Q13)를 온시켜 인버터(IV1)의 입력 단자 상의 전위를 감지한다. 구동 감지선 DQ 상의 전위는 프리차지 후 메모리 셀 상의 전위로부터 결정될 수 있다. 이에 따라, 이 전위를 인버터(IV1)의 입력 단자에서 수신하여 데이터를 감지한다.
도 19는 도 11의 S/A 회로(30A)의 트랜지스터(Q14)의 게이트에 인가되는 바이어스 전압 VRDBIAS를 생성하기 위한 판독(READ) 기준 전압원 회로(31A)를 도시한다. 판독 기준 전압원 회로(31A)는 트랜지스터들(Q58 내지 Q62)을 포함하는 전류 미러형 회로이다. NMOS 트랜지스터들(Q58, Q61)은 활성 신호 ACT로 활성화된다. 이 경우, 도 15에 예시된 기준 전류원 회로로부터의 기준 전류 ISRC는 NMOS 트랜지스터(Q59)에 흐르고, 마찬가지의 전류가 PMOS 트랜지스터(Q60)와 NMOS 트랜지스터(Q62)에 흐른다. PMOS 트랜지스터(Q60)는 드레인에서 바이어스 전압 VRDBIAS를 생성한다.
도 20a는 전술한 바이어스 전압 VRDBIAS를 생성하도록 동작하는 다른 판독 기준 전압원 회로(31B)를 도시한다. 판독 기준 전압원 회로(31B)는 연산 증폭기(OP3)와 NMOS 트랜지스터(Q66)를 포함하는 정전압 회로를 활용한다. PMOS 트랜지스터(Q64)에 흐르는 전류는 연산 증폭기(OP3)의 비반전 입력 단자에 인가되는 기준 전압 VCLMP 및 반전 입력 단자에 접속된 저항기(R4)에 의해 결정되는 VCLMP/R4의 값을 갖도록 제어된다. 트랜지스터(Q64)는 드레인에서 바이어스 전압 VRDBIAS를 생성한다. PMOS 트랜지스터(Q65)와 NMOS 트랜지스터(Q67)는 이 회로(31B)를 활성 신호 ACTV로 활성화한다.
도 20b는 도 20a에 도시한 전압 VCLMP를 생성하기 위한 기준 전압원 회로(31a)를 도시한다. 기준 전압원 회로(31a)는 기준 전압 VSRC가 인가되는 게이트를 갖는 PMOS 트랜지스터(Q69)에서 흐르는 전류값 및 직렬로 접속된 저항기(R5)에 의해 결정되는 기준 전압 VCLMP를 생성한다. NMOS 트랜지스터(Q70)는 활성 신호 ACTV로 활성화된다.
기준 전압 VSRC를 생성하도록 동작하는 판독 기준 전압원 회로(31b)는 도 21에 도시한 바와 같이 구성되어도 된다. 판독 기준 전압원 회로(31b)는 온도 변화에 따라 감소하는 전류 성분을 생성하도록 동작하는 전류 미러 회로(31ba) 및 온도 변화에 따라 증가하는 전류 성분을 생성하도록 동작하는 전류 미러 회로(31bb)를 포함한다. 전류 미러 회로들(31bb, 31ba)에 흐르는 전류의 값들에 따라, 전류들 I1과 I2가 각 드레인들이 공통 접속된 PMOS 트랜지스터들(Q90, Q91)에 흐른다. 이러한 트랜지스터들(Q90, Q91)은 저항기(R8)에 직렬 접속된다. 기준 전압 VSRC는 저항기(R8)의 일단에서 생성된다. 전류 미러 회로(31ba)는 PMOS 트랜지스터들(Q81, Q83), NMOS 트랜지스터들(Q82, Q84), 저항기(R6) 및 다이오드들(D4, D5)을 포함한다. 전류 미러 회로(31bb)는 PMOS 트랜지스터들(Q85, Q88), NMOS 트랜지스터들(Q86, Q89), 저항기(R7) 및 다이오드(D6)를 포함한다.
[제2 실시예]
다음으로 본 발명의 제2 실시예에 따른 R/W 회로를 상세히 설명한다. 제2 실시예에 따른 R/W 회로는 제1 실시예와는 달리 메모리 셀 MC가 다치 데이터를 기억하도록 구성된다. 동일한 요소들에는 동일한 참조 번호들을 부여한다.
도 22는 4치 기억(quaternary storage)의 경우, 메모리 셀들에서의 저항 분포들과 데이터 간의 관계를 도시하는 그래프이다. 동 도는 2비트 데이터가 각 메모리 셀 MC에 기억되는 경우의 일례를 도시한다. 데이터가 4개의 저항 분포 A-D에 포함되도록 각 메모리 셀 MC에 기입을 실행한다. 2비트 데이터 "11", "10", "01", "00"은 분포 A부터 분포들에 순차적으로 대응한다.
도 23은 이러한 4치 R/W 회로(8')의 구성을 도시한다. R/W 회로(8')는 구동 감지선 DQ에 접속된 세트/리세트 회로(20B) 및 S/A 회로(30B)를 포함한다. 세트/리세트 회로(20B) 중, 선행하는 실시예와는 달리, 세트 전류 ISET를 생성하도록 동작하는 세트 전류/전압 바이어스 회로(23)는 다치 이용을 위해 준비된 것이다.
도 24a는 도 23에 도시한 다치 세트 전류/전압 바이어스 회로(23A)의 일례를 도시한다. 다치 세트 전류/전압 바이어스 회로(23A)는 여기서 4치 이용을 위해 확장된, 도 16b에 도시한 회로를 포함한다. 이 회로는 PMOS 트랜지스터(Q94)에 흐르는 전류 값에 따라 포화 영역에서 세 단계로 동작하는 PMOS 트랜지스터(Q95)로부터 출력되는 세트 전류 ISET를 가변하도록 구성된다. NMOS 트랜지스터들(Q96 내지 Q98) 중 한 개, 두 개 또는 세 개는 메모리 셀 MC의 저항 상태들에 대응하는 데이터 신호들 DL<0>, DL<1>, DL<2>에 응답하여 동시에 온한다. 따라서, 트랜지스터(Q94)에 흐르는 전류 값은 세 단계로 가변될 수 있다. NMOS 트랜지스터들(Q99 내지 Q101)에는 전류 값을 결정하는 바이어스 전압 VSBIAS가 인가된다. PMOS 트랜지스터(Q93)는 회로(23A)를 세트 신호 SET로 활성화한다.
도 24b는 다치 세트 전류/전압 바이어스 회로(23B)의 다른 예를 도시한다. 다치 세트 전류/전압 바이어스 회로(23B)는 다치 데이터에 따라 바이어스 전압 VSBIAS를 VSBIAS<0>, VSBIAS<1>, VSBIAS<2>로서 가변시켜 메모리 셀에 흐르는 세트 전류 ISET를 가변시킨다. PMOS 트랜지스터들(Q103 내지 Q105)은 도 24a의 PMOS 트랜지스터들(Q93 내지 Q95)에 대응한다. 마찬가지로, NMOS 트랜지스터(Q106)는 NMOS 트랜지스터들(Q96 내지 Q98)에 대응한다. 마찬가지로, NMOS 트랜지스터들(Q107 내지 Q109)은 NMOS 트랜지스터들(Q99 내지 Q101)에 대응한다.
다치 바이어스 전압 VSBIAS<j>는 도 25에 도시한 세트 기준 전압원 회로(23a)에서 실현될 수 있다. 세트 기준 전압원 회로(23a)는 도 18에 도시한 세트 기준 전압원 회로(22a)와 마찬가지로 구성되며, 저항 R<j>에 대응하는 바이어스 전압 VSBIAS<j>를 생성한다. 연산 증폭기(OP7)는 도 18에 도시한 연산 증폭기(OP2)에 대응한다. 마찬가지로, PMOS 트랜지스터들(Q111 내지 Q113)은 PMOS 트랜지스터들(Q56, Q50, Q53)에 대응한다. 마찬가지로, NMOS 트랜지스터들(Q114 내지 Q117)은 NMOS 트랜지스터들(Q51, Q52, Q54, Q55)에 대응한다.
반면에, 도 23의 R/W 회로(8')에서는, 선행하는 실시예와는 달리, S/A 회로(30B)도 다치 이용을 위해 준비된 것이다. S/A 회로(30B)는 서로 다른 기준 레벨들(VRDREF1-3)을 검출된 각 레벨들과 비교하여 4치 데이터를 검출하는 세 개의 연산 증폭기(OP4, OP5, OP6)를 포함한다. S/A 회로는 또한 게이트 회로들(G2, G3) 및 연산 증폭기들(OP4 내지 OP6)로부터의 3비트 출력을 2비트 출력 데이터(Q0, Q1)로 변환하기 위한 인버터들(IV4, IV5, IV6)을 포함한다. 검출 동작을 다치용으로 수정하면 되고, 기본적인 원리는 제1 실시예와 유사하다.
도 23에 도시한 다치 S/A 회로(30B)에 대한 기준 전압 VRDREF<j>(j = 1, 2, 3)는 도 26에 도시한 S/A 기준 전압원 회로에서 구체적으로 실현될 수 있다. S/A 기준 전압원 회로(31c)는 기준 전압 VRDREF<j>를 생성하고, 이는 기준 전압 VRDBIAS가 인가되는 게이트를 갖는 PMOS 트랜지스터(Q119)에 흐르는 전류 값 및 직렬로 접속된 저항기 R<j>에 의해 결정될 수 있다. NMOS 트랜지스터(Q120)는 판독 신호 READ로 활성화될 수 있다.
[제3 실시예]
도 27은 본 발명의 제3 실시예에 따른 리세트 전류/전압 바이어스 회로를 도시한다. 제3 실시예는, 제1 실시예와는 달리, 선택된 메모리 셀로의 전류 경로 상의 기생 저항을 모사(copy)한 레플리카(replica)를 이용한다. 제1 실시예와 동일한 요소들에는 동일한 참조 번호들을 부여한다.
본 실시예에 따른 리세트 전류/전압 바이어스 회로(21B)는 도 27a에 도시되어 있다. 리세트 전류/전압 바이어스 회로(21B)는 이하와 같이 제1 실시예와는 다른 전류 미러 회로(21b)를 포함한다. 즉, 도 13a의 제1 실시예의 리세트 전류/전압 바이어스 회로(21A)의 전류 미러 회로(21a) 내의 트랜지스터들(Q19, Q20)을 포함하는 제2 전류 경로에 레플리카(21d)를 삽입한다.
레플리카(21d)는 도 27b에 도시한 바와 같이 구성되어도 된다. 컬럼 선택 스위치의 레플리카 COR, 리세트 전류/전압 바이어스 회로(21B)로부터 각 셀 어레이로의 선(line) 저항의 레플리카 LIR, 및 로우 선택 스위치의 레플리카 ROR은 직렬 회로에 포함된다. 직렬 회로는 각 셀 어레이의 레플리카 CER을 구성한다. 각 셀 어레이에 대한 이러한 복수의 레플리카 CER은 셀 어레이들에 대한 레플리카들 CER 중 임의의 하나가 컬럼 어드레스 CA와 로우 어드레스 RA에 의해 선택될 수 있도록 병렬 접속된다.
리세트 전류/전압 바이어스 회로(21B)의 연산 증폭기(OP1)는 기준 전압 VRSREF를 레플리카(21d)에서의 전압 강하를 감한 전압과 비교한다.
제3 실시예에 따르면, R/W 회로(8')로부터 셀 어레이로의 기생 저항을 모사한 레플리카(21D)를 이용하여 신호 송신 지연을 제거하고 고 정밀 기입을 달성할 수 있다.
[제4 실시예]
다음으로 본 발명의 제4 실시예를 설명한다. 제4 실시예는 다치 레플리카를 이용한다. 다치 레플리카는, 제3 실시예와는 달리, 메모리 셀들의 현재 저항 상태를 모사한 메모리 셀들의 저항들의 레플리카를 포함한다. 제3 실시예와 동일한 요소들에는 동일한 참조 번호들을 부여한다.
도 28은 다치 데이터용 레플리카(21e)를 도시한다. 다치 데이터용 레플리카(21e)는 셀 어레이들용 레플리카들 CER의 병렬 회로를 포함하고, 이 회로는 메모리 셀들의 저항들의 레플리카들 VRR의 병렬 회로에 직렬 접속된다. 메모리 셀들의 저항들의 레플리카들 VRR은 이들과 직렬 접속되고 데이터 DL<0> 내지 DL<3>에 의해 온/오프 제어되는 메모리 선택 스위치들의 레플리카들 MSR에 의해 선택된다. 세트 전압 VSET는 메모리 셀 MC의 가변 저항기 VR에 인가된다. 이에 따라, 셀 어레이들용 레플리카들 CER 및 메모리 셀들의 저항들의 레플리카들 VRR 간의 접속점은 연산 증폭기(OP1)에 입력 전압을 제공한다.
제4 실시예에 따르면, R/W 회로(8')로부터 다치 데이터를 기억하는 메모리 셀로의 기생 저항을 모사한 레플리카(21e)를 이용하여 신호 송신 지연을 제거하고 고 정밀 기입을 달성할 수 있다. 그 결과, 비휘발성 메모리의 신뢰성을 개선할 수 있다.
[제5 실시예]
다음으로 본 발명의 제5 실시예에 따른 리세트 전류/전압 바이어스 회로를 설명한다. 도 29는 제5 실시예에 따른 리세트 전류/전압 바이어스 회로(21C)를 도시하는 회로도이다.
제1 실시예에서는, 리세트 전류/전압 바이어스 회로(21)로부터 메모리 셀에 공급되는 전류 값의 변화를 검출하여 리세트 전류 IRES를 차단(cutoff)한다. 대조적으로, 제1 실시예와는 달리, 제5 실시예에 따른 리세트 전류/전압 바이어스 회로(21C)는 출력 단자 상의 전압 변화를 감지하여 리세트 전류 IRES를 차단한다. 제1 실시예와 동일한 요소들에는 동일한 참조 번호들을 부여한다.
본 실시예에서, 리세트 전류 IRES를 차단하도록 동작하는 트랜지스터(Q122)는 리세트 전류 IRES를 위한 전류 경로에 내삽된다. 트랜지스터(Q122)는 연산 증폭기(OP8)로부터의 출력에 의해 제어된다. 리세트 전류/전압 바이어스 회로(21C)의 출력 단자 상의 전압이 기준 전압 VSET'을 초과하면, 연산 증폭기(OP8)는 출력을 L 레벨로 변경하여 트랜지스터(Q122)를 오프한다.
제5 실시예에 따르면, 리세트의 완료시 전압을 감시하여 메모리 셀에 흐르는 전류를 차단할 수 있다. 그 결과, 비휘발성 메모리의 신뢰성을 개선할 수 있다.
[제6 실시예]
다음으로 본 발명의 제6 실시예에 따른 리세트 전류/전압 바이어스 회로를 설명한다. 제5 실시예에서는, 회로의 출력 단자 상의 전압을 일정한 기준 전압 VSET'과 비교하여 리세트 전류 IRES를 차단한다. 대조적으로, 제6 실시예에 따른 리세트 전류/전압 바이어스 회로는, 제5 실시예와는 달리, 부하 저항 모델을 이용하고 부하 저항 모델에서 나타나는 전압을 가변 저항기 VR에 인가되는 전압과 비교한다.
부하 저항 모델은 도 30에 도시한 바와 같은 전류 전압 특성을 갖는 선택된 것을 포함할 수 있다. 가변 저항기의 저항 상태의 변동에 상관없이, 세트 상태로부터 리세트 상태로의 전이시 임계 저항이 부하 저항 모델로서 설정되면 실제 상태에 훨씬 더 가깝게 제어를 실행할 수 있다.
도 31은 부하 저항 모델에 의한 제어를 이용하는 리세트 전류/전압 바이어스 회로(21D)를 도시한다. 리세트 전류/전압 바이어스 회로(21D)는 리세트 전류 IRES를 공급하도록 동작하는 정전류원으로서 기능하는 전류 미러 회로(21g) 및 가변 저항기 VR 상의 전압을 부하 저항 모델의 전위와 비교하여 리세트 전류 IRES의 공급을 중단하도록 동작하는 모니터 회로를 포함한다. 모니터 회로는 연산 증폭기(OP9), 인버터(IV7) 및 게이트 회로(G4)를 포함한다. 전류 미러 회로(21g)는 각 게이트들이 공통 접속된 전류 공급 PMOS 트랜지스터들(Q124, Q125), PMOS 트랜지스터들(Q124, Q125)에 직렬 접속된 PMOS 트랜지스터들(Q126, Q127), 부하 저항 모델(21f) 및 트랜지스터(Q126)에 직렬 접속된 NMOS 트랜지스터(Q128)를 포함한다.
제6 실시예에 따르면, 부하 저항 모델을 이용함으로써 보다 정밀한 제어를 실행할 수 있다.
[제7 실시예]
다음으로 본 발명의 제7 실시예에 따른 리세트 전류/전압 바이어스 회로를 설명한다. 제7 실시예에 따른 리세트 전류/전압 바이어스 회로는 제6 실시예와는 달리 다치 데이터에 대응하는 부하 저항 모델을 활용한다. 제6 실시예와 동일한 요소들에는 동일한 참조 번호들을 부여한다.
본 실시예에서는, 도 32에 도시한 바와 같은 전류 전압 특성들을 갖는 부하 저항 모델들(모델 #0, 모델 #1, 모델 #2, 모델 #3)을 부하 저항 모델들로서 이용할 수 있다. 그래프의 곡선들은 다치 데이터 기억 상태에서 메모리 셀들의 실제 전류 전압 특성들을 나타내며, 직선들은 모델 저항기들의 전류 전압 특성들을 나타낸다. 구체적으로, 저항 모델 #3은 저 저항 상태 "00"에 대응하고, 저항 모델 #2는 "01"에 대응하고, 저항 모델 #1은 "10"에 대응하고, 저항 모델 #0은 고 저항 상태 "11"에 대응한다.
이러한 부하 저항 모델들을 갖는 리세트 전류/전압 바이어스 회로(21E)가 도 33에 도시되어 있다. 회로(21E)에서, 부하 저항 모델들(21f)은 제6 실시예와는 달리 네 개의 부하 저항 모델들(모델 #1, 모델 #2, 모델 #3, 모델 #4) 및 부하 저항 모델들을 선택하기 위한 트랜지스터들(Q130, Q131, Q132, Q133)을 포함한다. 다른 요소들은 제6 실시예와 유사하며 이하의 설명에서 생략한다.
데이터선 DL 상에서 판독되는 데이터 신호 DL<j>(j = 0, 1, 2, 3)에 따르면, 트랜지스터들(Q130, Q131, Q132, Q133) 중 임의의 하나가 온되어 부하 저항 모델들 중 임의의 하나를 선택하게 된다. 다른 동작들은 제6 실시예와 유사하므로 이하 설명에서 생략한다.
제7 실시예에 따른 리세트 전류/전압 바이어스 회로에 따르면, 다치 데이터에 대응하는 부하 저항 모델을 이용한다. 따라서, 부하 저항 모델의 전위를 가변 저항기 상의 전위와 비교하여 메모리 셀에 흐르는 전류를 차단할 수 있다. 그 결과, 비휘발성 메모리의 신뢰성을 개선할 수 있다.
[제8 실시예]
다음으로 본 발명의 제8 실시예에 따른 S/A 회로를 설명한다. 제1 실시예에 도시한 S/A 회로(30A) 및 제2 실시예에 도시한 S/A 회로(30B)가 아닌, 도 34a와 도 34b에 도시한 S/A 회로들을 이용해도 된다.
도 34a에 도시한 S/A 회로(30C)는 도 11에 도시한 S/A 회로(30A)에 더하여 연산 증폭기(OP10)와 NMOS 트랜지스터(Q135)를 포함하여 정전압 바이어스 VCLMP를 메모리 셀에 인가한다. 따라서, 보다 정밀한 감지 동작을 실행할 수 있다.
도 34b에 도시한 S/A 회로(30D)는 도 34a에 도시한 회로의 다치 버전으로, 도 23에 도시한 S/A 회로(30B)에 정전압 바이어스 VCLMP를 인가하도록 구성된다.
도 34b에 도시한 다치 S/A 회로(30D)에 인가되는 기준 전압 VRDREF<j>(j = 1, 2, 3)은 도 35에 도시한 S/A 기준 전압원 회로(31d)에서 구체적으로 실현될 수 있다. 회로(31d)는, 도 26에 도시한 S/A 기준 전압원 회로(31c)에 추가되는, 연산 증폭기(OP11)와 트랜지스터(Q138)로 구성되는 정전압 바이어스 회로를 포함하며, 저항기 R<j>에 흐르는 전류의 정밀도를 더 개선할 수 있다. (VSET', VCLMP, VRSREF와 같은) 전술한 다양한 기준 전압들 VREF는 도 36에 도시한 기준 전위 생성 회로(40)에서 생성될 수 있다. 회로(40)는 직렬로 접속된 PMOS 트랜지스터(Q141), 저항기(RA), 저항기(RB), NMOS 트랜지스터(Q142), 및 트랜지스터(Q141)를 제어하도록 동작하는 연산 증폭기(OP12)를 포함한다. 연산 증폭기(OP12)는 저항기(RA)와 저항기(RB) 간의 접속점 상의 전위를 VSRC로 유지시키도록 트랜지스터(Q141)를 제어한다. 신호 READ가 게이트에 인가되면, 트랜지스터(Q142)가 온하며 기준 전위인 VSRC x (1 + RA/RB)를 제공한다.
[제9 실시예]
다음으로 본 발명의 제9 실시예에 따른 비휘발성 메모리를 설명한다. 도 37은 제9 실시예에 따른 비휘발성 메모리의 블록도이다. 제9 실시예에서, R/W 회로(8)는, 제1 실시예와는 달리, 메모리 셀 어레이의 근처에 분산 배치된 일부 회로(8b) 및 중심에 배치된 나머지 회로(8a)를 포함한다. 제1 실시예와 동일한 요소들에는 동일한 참조 번호들을 부여한다.
분산 배치된 회로(8b)는 RESET 전류/전압 바이어스 회로(21), SET 전류/전압 바이어스 회로(23) 및 전달 게이트들(Q11, Q12)을 포함할 수 있다. 중심에 배치된 회로(8a)는 S/A 회로(30)를 포함할 수 있다. 다른 회로는 제1 실시예와 유사하므로 이하의 설명에서 생략한다.
제9 실시예에 따른 비휘발성 메모리에 따르면, R/W 회로(8)의 일부는 셀 어레이들 간의 차를 야기하는 기생 저항에 의한 영향에 연관된 상황을 제거하도록 메모리 셀 어레이의 근처에서 분산 배치된다. 따라서, 고 정밀 제어를 실행할 수 있다. 그 결과, 신뢰성이 개선된 비휘발성 메모리를 제공할 수 있다.
[제10 실시예]
다음으로 본 발명의 제10 실시예에 따른 비휘발성 메모리를 설명한다. 도 38은 제10 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이(1') 및 이 메모리 셀 어레이의 주변 회로들의 회로도이다. 제10 실시예에 따른 비휘발성 메모리에서, 가변 저항기 VR과 MOS 트랜지스터 TR은 제1 실시예와는 달리, 메모리 셀 MC를 구성한다. 제1 실시예와 동일한 요소들에는 동일한 참조 번호들을 부여하였다.
도 38에서, 메모리 셀 MC에 포함된 트랜지스터는 가변 저항기 VR을 통해 비트선 BL에 접속된 드레인, 저 전위원 Vss에 공통 접속된 소스 및 워드선 WL에 접속된 게이트를 갖는다. 각 비트선 BL의 일단은 컬럼 제어 회로(2')의 일부인 선택 회로(2b')에 접속된다. 각 워드선 WL의 일단은 로우 제어 회로(3')의 일부인 선택 회로(3b)에 접속된다.
선택 회로(2b')는 각 비트선 BL에 배치된 선택 NMOS 트랜지스터를 포함한다. 선택 NMOS 트랜지스터는 기입 펄스를 인가하고 데이터 판독시 전류 흐름을 제공하는 데 이용되는, 구동 감지선 DQ에 접속된 드레인을 갖는다. 선택 NMOS 트랜지스터는 각 비트선 BL을 선택하도록 동작하는 컬럼 디코더(2b)로부터 인출된 컬럼 선택 신호선 CSL에 접속된 게이트를 갖는다.
선택 회로(3b)는 게이트들과 드레인들이 공통으로 접속된 선택 PMOS 트랜지스터와 선택 NMOS 트랜지스터를 포함한다. 선택 NMOS 트랜지스터는 저 전위원 VSS에 접속된 소스를 갖는다. 선택 PMOS 트랜지스터는 고 전위원 VDD에 접속된 소스를 갖는다. 선택 트랜지스터들은 워드선 WL에 접속된 공통 드레인 및 각 워드선 WL을 선택하도록 동작하는 로우 디코더(3b')로부터 인출된 로우 선택 신호선 bRSL에 접속된 공통 게이트를 갖는다.
[선택 회로의 선택 동작]
이하에서는 선택 회로들(2b', 3b)의 선택 동작을 설명한다.
전술한 회로들에서, 데이터는 각 메모리 셀 MC에 가변 저항기 VR의 저항으로서 기억된다. 도 38에 도시한 회로를 일례로 들면, 예를 들어 비선택 상태에서, 로우 선택 신호선 bRSL은 "H" 레벨에 있으며 컬럼 선택 신호선 CSL은 "L" 레벨에 있다. 이 경우, 모든 워드선들 WL은 "L" 레벨에 있고 모든 비트선들 BL은 "L" 레벨에 있다. 비선택 상태에서, 모든 메모리 셀들 MC의 트랜지스터들은 오프되고 이에 따라 가변 저항기 VR에는 전류가 흐르지 않는다. 여기서는, 워드선 WL과 비트선 BL에 연결된 중간 메모리 셀 MC를 선택하는 것을 고려한다. 이 경우, 로우 디코더(3b')는 중간 로우 선택 신호선 bRSL을 "L" 레벨로 설정하고 컬럼 디코더(2b)는 중간 컬럼 선택 신호선 CSL을 "H" 레벨로 설정한다. 그 결과, 워드선 WL은 고 전위원 VDD에 접속되고 비트선 BL은 구동 감지선 DQ에 접속된다. 이에 따라, 구동 감지선 DQ에 "H" 레벨을 인가함으로써 워드선 WL이 "H" 레벨로 되고 비트선 BL이 "H" 레벨로 된다. 따라서, 선택된 셀에서, 트랜지스터는 온되고 전류가 화살표 방향으로 흐를 수 있게 한다. 선택된 셀에 흐르는 전류량은 가변 저항기 VR의 저항으로부터 결정될 수 있다. 이에 따라, 전류의 값을 감지함으로써, 데이터를 판독할 수 있다.
[제11 실시예]
다음으로 본 발명의 제11 실시예에 따른 비휘발성 메모리를 설명한다. 제11 실시예에 따른 비휘발성 메모리에서, 메모리 셀 어레이는 제10 실시예와는 달리 기록층에 가변 저항기를 이용하는 프로브 메모리(50)를 포함한다. 이 경우에도, 메모리 셀이 가변 저항기를 이용한다면 본 발명의 효과를 얻을 수 있다. 다른 요소들은 제10 실시예와 유사하며 이에 따라 이하의 설명에서 생략되어 있다.
[기타 실시예]
전술한 실시예들에서 구체적으로 언급하지는 않았지만, 메모리 셀에 충분한 전압이 인가될 수 없다면, 전술한 공급 전위는 메모리 장치의 차지 펌프 등에 의해 부스팅되어도 되며 다양한 회로들에 제공되어도 된다.
본 발명은 ReRAM 대신에 (PCRAM이나 PRAM과 같은) 상변화 메모리를 기억 소자로서 이용해도 된다. 이러한 경우에, 메모리가 고 저항 상태로 전이한 후에도, 전류 바이어스를 계속 흐르도록 제어하여 온도를 상승시킬 수 있다. 따라서, 메모리가 저 저항으로 다시 복귀하는 것을 방지할 수 있다. 본 발명은 고체 전해질 기억 소자를 포함하는 (PMC 또는 CBRAM과 같은) 메모리를 이용해도 된다. 이러한 경우에, 메모리가 고 저항으로 된 후에도, 고전압 인가로 인한 절연 파괴를 방지할 수 있다.

Claims (20)

  1. 비휘발성 반도체 메모리 장치로서,
    행렬로 배열된 복수의 메모리 셀을 구비하는 셀 어레이 - 상기 복수의 메모리 셀의 각각은 소정의 전압이나 전류 공급에 응답하여 가역적으로 변하는 저항(resistance reversibly variable)을 갖는 가변 저항기를 포함하여 상기 가변 저항기의 저항에 대응하는 데이터를 기억함 - 와,
    상기 셀 어레이 중에서 데이터가 소거되거나 기입될 메모리 셀을 선택하도록 동작하는 선택 회로와,
    상기 선택 회로에 의해 선택된 상기 메모리 셀에 소정의 전압이나 전류의 공급을 실행하여 상기 선택된 메모리 셀의 상기 가변 저항기의 저항을 가변시켜 데이터를 소거하거나 기입하도록 동작하는 기입 회로를 포함하고,
    상기 기입 회로는, 상기 선택된 메모리 셀에 흐르는 전류가 상기 데이터의 소거나 기입 후에 나타나는 소정의 레벨에 도달하면, 상기 선택된 메모리 셀의 상기 가변 저항기의 저항 변화 상황에 따라 상기 선택된 메모리 셀로의 상기 전압이나 전류의 공급을 종료하는, 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 기입 회로는
    상기 선택된 메모리 셀에 전류를 공급하기 위한 제1 전류 경로와,
    상기 제1 전류 경로와 병렬로 배치된 전류 감시용 제2 전류 경로와,
    상기 제1 및 제2 전류 경로에 데이터 소거를 위한 정전류를 공급하도록 동작하는 정전류 회로와,
    상기 제2 전류 경로에 흐르는 전류의 값이 소정의 레벨에 도달하면 상기 정전류의 공급을 종료하도록 동작하는 모니터 회로를 포함하는, 비휘발성 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 기입 회로는 그 출력단에서 리세트 회로를 더 포함하는, 비휘발성 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 기입 회로는 상기 정전류 회로에 흐르는 상기 전류의 값을 결정하기 위한 바이어스 전압을 생성하도록 동작하는 기준 전압원 회로를 더 포함하고,
    상기 기준 전압원 회로는 온도 변화 보상된(temperature variation-compensated) 바이어스 전압을 생성하는, 비휘발성 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 기입 회로는 상기 제2 전류 경로에 상기 제1 전류 경로의 기생 저항을 모사한 저항기 회로를 더 포함하고,
    상기 저항기 회로는 상기 제2 전류 경로 내에 저항기를 삽입하고,
    상기 저항기는 상기 선택 회로에 의해 선택된 상기 제1 전류 경로에 대응하는, 비휘발성 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 셀 어레이는 복수 배치된 셀 어레이들 중 하나이며,
    상기 기입 회로는 상기 복수의 셀 어레이의 근처에 분산 배치되는, 비휘발성 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 셀 어레이는 기억층에서 상기 가변 저항기를 이용하는 프로브 메모리로서 구성되는, 비휘발성 반도체 메모리 장치.
  8. 비휘발성 반도체 메모리 장치로서,
    행렬로 배열된 복수의 메모리 셀을 구비하는 셀 어레이 - 상기 복수의 메모리 셀의 각각은 소정의 전압이나 전류 공급에 응답하여 가역적으로 변하는 저항을 갖는 가변 저항기를 포함하여 상기 가변 저항기의 저항에 대응하는 데이터를 기억함 - 와,
    상기 셀 어레이 중에서 데이터가 소거되거나 기입될 메모리 셀을 선택하도록 동작하는 선택 회로와,
    상기 선택 회로에 의해 선택된 상기 메모리 셀에 소정의 전압이나 전류의 공급을 실행하여 상기 선택된 메모리 셀의 상기 가변 저항기의 저항을 가변시켜 데이터를 소거하거나 기입하도록 동작하는 기입 회로를 포함하고,
    상기 기입 회로는 상기 메모리 셀에 인가하는 전압이 상기 데이터의 소거나 기입 후 나타나는 소정의 레벨에 도달하면, 상기 선택된 메모리 셀의 상기 가변 저항기의 저항 변화 상황에 따라 상기 선택된 메모리 셀로의 상기 전압이나 전류의 공급을 종료하는, 비휘발성 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 기입 회로는
    상기 선택된 메모리 셀에 데이터 소거를 위한 정전류를 공급하도록 동작하는 정전류 회로와,
    상기 정전류 회로 상의 전류 공급 단자에서의 전압 값이 소정의 레벨에 도달하면 상기 정전류의 공급을 종료하도록 동작하는 모니터 회로를 포함하는, 비휘발성 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 기입 회로는 상기 정전류 회로에 흐르는 전류의 값을 결정하기 위한 바이어스 전압을 생성하도록 동작하는 기준 전압원 회로를 더 포함하고,
    상기 기준 전압원 회로는 온도 변화 보상된 바이어스 전압을 생성하는, 비휘발성 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 기입 회로는
    상기 선택된 메모리 셀의 상기 가변 저항기의 현재 저항 상태를 모사한 저항기 회로와,
    상기 선택된 메모리 셀과 상기 저항기 회로에 데이터 소거를 위한 동일한 전류를 공급하도록 동작하는 전류 공급 회로와,
    상기 전류 공급 회로 상의 전류 공급 단자에서의 전압이 상기 저항기 회로에서 나타나는 전압보다 낮아지면 상기 전류 공급 회로로부터의 상기 전류의 공급을 종료하도록 동작하는 모니터 회로를 포함하는, 비휘발성 반도체 메모리 장치.
  12. 제8항에 있어서,
    상기 셀 어레이는 복수로 배치된 셀 어레이들 중 하나이며,
    상기 기입 회로는 상기 복수의 셀 어레이의 근처에 분산 배치되는, 비휘발성 반도체 메모리 장치.
  13. 제8항에 있어서,
    상기 셀 어레이는 기억층에서 상기 가변 저항기를 이용하는 프로브 메모리로서 구성되는, 비휘발성 반도체 메모리 장치.
  14. 비휘발성 반도체 메모리 장치로서,
    행렬로 배열된 복수의 메모리 셀을 구비하는 셀 어레이 - 상기 복수의 메모리 셀의 각각은 소정의 전압이나 전류 공급에 응답하여 가역적으로 변하는 저항을 갖는 가변 저항기를 포함하여 상기 가변 저항기의 저항에 대응하는 데이터를 기억함 - 와,
    상기 셀 어레이 중에서 데이터가 소거되거나 기입될 메모리 셀을 선택하도록 동작하는 선택 회로와,
    3치 이상의 기입 데이터에 기초하여 상기 선택 회로에 의해 선택된 상기 메모리 셀에 복수의 유형의 소정의 전압이나 전류의 공급을 실행하여 상기 선택된 메모리 셀의 상기 가변 저항기의 저항을 세 단계 이상의 단계로 가변시켜 데이터를 소거하거나 기입하도록 동작하는 기입 회로를 포함하고,
    상기 기입 회로는, 상기 메모리 셀에 공급되는 상기 전압이나 전류가 상기 데이터의 소거나 기입 후에 나타나는 소정의 레벨에 도달하면 상기 선택된 메모리 셀의 상기 가변 저항기의 저항 변화 상황에 따라 상기 메모리 셀로의 상기 전압이나 전류의 공급을 종료하는, 비휘발성 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 기입 회로는
    상기 선택된 메모리 셀에 전류를 공급하기 위한 제1 전류 경로와,
    상기 제1 전류 경로와 병렬로 배치된 전류 감시용 제2 전류 경로와,
    상기 제1 및 제2 전류 경로에 데이터 소거를 위한 정전류를 공급하도록 동작하는 정전류 회로와,
    상기 제2 전류 경로에 흐르는 전류의 값이 소정의 레벨에 도달하면 상기 정전류의 공급을 종료하도록 동작하는 모니터 회로를 포함하는, 비휘발성 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 기입 회로는 그 출력단에서 리세트 회로를 더 포함하는, 비휘발성 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 기입 회로는, 상기 제2 전류 경로에 상기 제1 전류 경로의 기생 저항과 상기 선택된 메모리 셀의 상기 가변 저항기의 현재 저항 상태를 모사한 저항기 회로를 더 포함하고,
    상기 저항기 회로는 상기 제2 전류 경로 내에 저항기를 삽입하고,
    상기 저항기는 상기 선택 회로에 의해 선택된 상기 제1 전류 경로에 대응하는, 비휘발성 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 기입 회로는
    상기 선택된 메모리 셀에 데이터 소거를 위한 정전류를 공급하도록 동작하는 정전류 회로와,
    상기 정전류 회로 상의 전류 공급 단자에서의 전압 값이 소정의 레벨에 도달하면 상기 정전류의 공급을 종료하도록 동작하는 모니터 회로
    를 포함하는, 비휘발성 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 기입 회로는 상기 정전류 회로에 흐르는 전류의 값을 결정하기 위한 바이어스 전압을 생성하도록 동작하는 기준 전압원 회로를 더 포함하고,
    상기 기준 전압원 회로는 온도 변화 보상된 바이어스 전압을 생성하는, 비휘발성 반도체 메모리 장치.
  20. 제14항에 있어서,
    상기 기입 회로는
    상기 선택된 메모리 셀의 상기 가변 저항기의 현재 저항 상태를 모사한 저항기 회로와,
    상기 선택된 메모리 셀과 상기 저항기 회로에 데이터 소거를 위한 동일한 전류를 공급하도록 동작하는 전류 공급 회로와,
    상기 전류 공급 회로 상의 전류 공급 단자에서의 전압이 상기 저항기 회로에서 나타나는 전압보다 낮아지면 상기 전류 공급 회로로부터의 상기 전류의 공급을 종료하도록 동작하는 모니터 회로를 포함하는, 비휘발성 반도체 메모리 장치.
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