CN101911205A - 非易失性半导体存储器件 - Google Patents

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Abstract

一种非易失性半导体存储器件，包括：基元阵列，其具有以矩阵状设置的多个存储器基元，每一个存储器基元包括可变电阻器，所述可变电阻器的电阻可逆地变化以存储与所述可变电阻器的电阻对应的数据；选择电路，其操作为从所述基元阵列选择存储器基元；以及写入电路，操作为对由所述选择电路选择的所述存储器基元执行特定的电压或电流供给，以使在所述选择的存储器基元中的可变电阻器的电阻变化，从而擦除或写入数据。当在所述选择的存储器基元中流动的电流达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述选择的存储器基元的所述电压或电流供给。

Description

非易失性半导体存储器件
技术领域
本发明涉及包括将其电阻存储为数据的可变电阻器的非易失性半导体存储器件。
背景技术
近年来，已经开发并实际使用了各种非易失性半导体存储器件。其中一种为利用氧化物的电阻变化的电阻可变存储器，例如，ReRAM(例如，非专利文件1)。
电阻可变存储器具有被夹在两个金属电极之间的由氧化物构成的绝缘薄膜的结构。电阻可变存储器是在电极之间施加电压或电流时能够呈现从高电阻状态到低电阻状态或从低电阻状态到高电阻状态的电阻变化的元件。该可逆的电阻变化被存储为数据。在本文件中，从高电阻状态到低电阻状态的变化称为“设定”或“写入”，而从低电阻状态到高电阻状态的变化称为“重设”或“擦除”。
这样的电阻可变存储器包括单极型和双极型，单极型沿一个方向执行用于设定和重设二者的电流/电压施加，双极型沿相反的方向执行用于设定和重设的电流/电压施加。在使用由两种元素(过渡金属和氧)构成的二元系统的过渡金属氧化物的电阻可变存储器中经常可发现单极型。在使用由包括氧的三种或更多种元素构成的三元或更高元系统的氧化物的电阻可变存储器中经常可发现双极型(例如，非专利文件2)。
单极型在重设时比在设定时施加更低的电压且持续更长的时长，以将可变电阻器转变到高电阻重设状态。在该情况下，重设电流在低的负载电阻中流动，该负载电阻为例如电阻可变存储器中的驱动器、电流/电压源电路、布线上的寄生电阻以及选择的存储器基元(memory cell)。在重设之前的设定状态下，因为低电阻状态(虽然在重设时会转变到高电阻状态)而流动大电流。因此，与其他负载电阻相关，可变电阻器两端的电压瞬时升高。如果可变电阻器两端的电压此时超过设定电压，可变电阻器便重新转变到低电阻状态并可能由于不能被重设而导致问题。
[非专利文件1]
W.W.Zhuang等，“Novel Colossal Magnetroresistive Thin FilmNonvolatile Resistance Random Access Memory”，Technical Digest ofInternational Electron Device Meeting，2002，p.193
[非专利文件2]
SAWA Akihito，“Nonvolatile resistance-switching memory intransition-metal oxides(ReRAM)”，OYO BUTURI，VOL.75，No.09，p.1109(2006)
[非专利文件3]
Kwang-Jin Lee等，“A 90nm 1.8V 512Mb Diode-Switch PRAM with266MB/s Read Throughput”，IEEE International Solid-State CircuitsConference，Digest of Technical Papers，2007，P.472
[非专利文件4]
P.Schrogmeier等，“Time Discrete Voltage Sensing and IterativeProgramming Control for a 4F2 Multilevel CBRAM”，Symposium on VLSICircuits，Digest of Tech nical Papers，2007，p.186
发明内容
技术问题
本发明的一个目的为提供非易失性半导体存储器件，其中通过防止发生数据擦除或写入的失效而改善了可靠性。
技术方案
在一个方面，本发明提供了一种非易失性半导体存储器件，包括：基元阵列，其具有以矩阵状设置的多个存储器基元，所述每一个存储器基元包括可变电阻器，所述可变电阻器的电阻响应于特定的电压或电流供给而可逆地变化以存储与所述可变电阻器的电阻对应的数据；选择电路，其操作为(operative to)从所述基元阵列选择将被擦除或写入数据的存储器基元；以及写入电路，其操作为对由所述选择电路选择的所述存储器基元执行特定的电压或电流供给，以使在所述选择的存储器基元中的可变电阻器的电阻变化，从而擦除或写入数据，其中当在所述选择的存储器基元中流动的电流达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述选择的存储器基元的所述电压或电流供给。
在另一方面，本发明提供了一种非易失性半导体存储器，包括：基元阵列，其具有以矩阵状设置的多个存储器基元，所述每一个存储器基元包括可变电阻器，所述可变电阻器的电阻响应于特定的电压或电流供给而可逆地变化以存储与所述可变电阻器的电阻对应的数据；选择电路，其操作为从所述基元阵列选择将被擦除或写入数据的存储器基元；以及写入电路，其操作为对由所述选择电路选择的所述存储器基元执行特定的电压或电流供给以使在所述选择的存储器基元中的可变电阻器的电阻变化，从而擦除或写入数据，其中当对所述存储器基元施加的电压达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述选择的存储器基元的所述电压或电流供给。
在又一方面，本发明提供了一种非易失性半导体存储器件，包括：基元阵列，其具有以矩阵状设置的多个存储器基元，所述每一个存储器基元包括可变电阻器，所述可变电阻器的电阻响应于特定的电压或电流供给而可逆地变化以存储与所述可变电阻器的电阻对应的数据；选择电路，其操作为从所述基元阵列选择将被擦除或写入数据的存储器基元；以及写入电路，其操作为基于三值或更高的写入数据而对由所述选择电路选择的所述存储器基元执行多个类型的特定电压或电流供给以使在所述选择的存储器基元中的可变电阻器的电阻按三个或更多的阶段变化，从而擦除或写入数据，其中当对所述存储器基元供给的所述电压或电流达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述存储器基元的所述电压或电流供给。
技术效果
本发明可以防止在数据擦除或写入时发生故障，从而提供具有提高的可靠性的非易失性半导体存储器件。
附图说明
图1为根据本发明的实施例的非易失性存储器的框图；
图2为根据同一实施例的非易失性存储器中的存储器基元阵列的一部分的透视图；
图3为沿图2的线I-I’截取的并从箭头方向观察的一个存储器基元的截面视图；
图4为示出了同一实施例中的可变电阻器实例的示意性截面视图；
图5为示出了同一实施例中的另一可变电阻器实例的示意性截面视图；
图6为示出了同一实施例中的非欧姆元件实例的示意性截面视图；
图7为根据发明的另一实施例的存储器基元阵列的一部分的透视图；
图8为沿图7的线II-II’截取的并从箭头方向观察的一个存储器基元的截面视图；
图9为根据同一实施例的非易失性存储器中的存储器基元阵列和外围电路的电路图；
图10为示出了在二值数据(binary data)情况下的存储器基元中的电阻分布与数据之间的关系的图；
图11示出了同一实施例中的R/W电路；
图12为示出了在可变电阻存储器中的重设-写入操作的电路-电压关系的图；
图13A示出了根据本发明的第一实施例的重设电流/电压偏置电路；
图13B示出了根据本发明的第一实施例的重设电流/电压偏置电路；
图14示出了根据同一实施例用于重设电流/电压偏置电路的重设基准电压源电路；
图15示出了图14所示的重设基准电流源电路；
图16A示出了根据同一实施例的设定电流/电压偏置电路；
图16B示出了根据同一实施例的设定电流/电压偏置电路；
图17为示出了PMOS晶体管的电流-电压特性与在同一实施例中使用的可变电阻器的设定电压之间的关系的图；
图18示出了在图16的电路中使用的设定基准电压源电路；
图19示出了在同一实施例中的S/A电路中使用的READ基准电压源电路；
图20A示出了在同一实施例中的S/A电路中使用的另一READ基准电压源电路；
图20B示出了用于图20A中的OP3的基准电压源电路；
图21示出了在图20B的电路中使用的READ基准电压源电路；
图22示出了存储多值数据时的电阻状态和基元分布；
图23为示出了根据本发明的第二实施例的多值R/W电路的电路图；
图24A示出了根据同一实施例的多值设定电流/电压偏置电路实例；
图24B示出了根据同一实施例的另一多值设定电流/电压偏置电路实例；
图25示出了在图24B的电路中使用的设定基准电压源电路；
图26示出了在根据同一实施例的多值S/A电路中使用的S/A基准电压源电路实例；
图27A示出了根据本发明的第三实施例的重设电流/电压偏置电路；
图27B示出了在图27A的电路中使用的复制品(replica)的电路图；
图28示出了根据本发明的第四实施例的多值复制品的电路图；
图29示出了根据本发明的第五实施例的重设电流/电压偏置电路；
图30示出了用于根据本发明的第六实施例的重设电流/电压偏置电路的模型的电流-电压特性；
图31示出了根据同一实施例的重设电流/电压偏置电路的电路；
图32示出了用于根据本发明的第七实施例的重设电流/电压偏置电路的模型的电流-电压特性；
图33示出了根据同一实施例的重设电流/电压偏置电路；
图34A示出了根据本发明的第八实施例的二值S/A电路；
图34B示出了同一实施例中的多值S/A电路；
图35示出了在图34B的S/A电路中使用的S/A电路基准电压源电路；
图36示出了在上述实施例中使用的基准电势产生电路；
图37示出了根据本发明的第九实施例的非易失性存储器的框图；
图38为根据本发明的第十实施例的非易失性存储器中的存储器基元阵列和外围电路的电路图；以及
图39为根据本发明的第十一实施例的探测(probe)存储器和外围电路的电路图。
具体实施方式
下面将参考附图描述本发明的实施例。
[第一实施例]
[整体配置]
图1为根据本发明的第一实施例的非易失性存储器的框图。
该非易失性存储器包括以矩阵状设置的多个存储器基元阵列1，每一个都包括用作存储器基元的电阻可变元件，例如稍后描述的ReRAM(可变电阻器)。在沿位线BL方向邻近存储器基元阵列1的位置处设置列控制电路2。列控制电路2控制存储器基元阵列1中的位线BL以从存储器基元擦除数据、在存储器基元中写入数据以及从存储器基元读出数据。在沿字线WL方向邻近存储器基元阵列1的位置处设置行控制电路3。行控制电路3选择存储器基元阵列1中的字线WL并施加为了从存储器基元擦除数据、在存储器基元中写入数据以及从存储器基元读出数据所需的电压。
数据I/O缓冲器4经由I/O线路而被连接到外部主机(未示出)以接收写入数据、接收擦除指令、提供读出数据以及接收地址数据和命令数据。
数据I/O缓冲器4被连接到读取/写入电路(以下称为“R/W电路”)8。数据I/O缓冲器4通过R/W电路8向列控制电路2发送所接收的写入数据且通过R/W电路8从列控制电路2接收读出数据并将其提供到外部。从外部向数据I/O缓冲器4供给的地址经由地址寄存器5而被发送到列控制电路2和行控制电路3。从主机向数据I/O缓冲器4供给的命令被发送到命令接口6。命令接口6接收来自主机的外部控制信号并确定向数据I/O缓冲器4供给的数据是写入数据、命令、还是地址。如果该数据是命令，则命令接口将其作为所接收的命令信号而传送到控制器7。控制器7管理整个非易失性存储器以接收来自主机的命令、读取、写入、擦除并执行数据I/O管理。外部主机还可以接收由控制器7管理的状态信息并确定操作结果。该状态信息还用于控制写入和擦除。
控制器7控制R/W电路8。在该控制下，允许R/W电路8以任何时序提供任何电压/电流脉冲。这里形成的脉冲可以被传送到通过列控制电路2和行控制电路3选择的任何线路。R/W电路8具有防止发生对存储器基元的数据擦除或写入的失效的功能。
可以在紧接在形成于布线层中的存储器基元阵列1之下的Si衬底中形成除了存储器基元阵列1之外的外围电路元件。因此，可以将非易失性存储器的芯片面积制造为几乎等于存储器基元阵列1的面积。
[存储器基元阵列和外围电路]
图2为存储器基元阵列1的一部分的透视图，图3为沿图2的线I-I’截取并从箭头方向观察的一个存储器基元的截面视图。
存在平行设置的多条第一线路或字线WL0-WL2，其与平行设置的多条第二线路或位线BL0-BL2交叉。存储器基元MC被设置在两种线路的每个交叉处并被夹在两种线路之间。希望地，第一和第二线路由诸如W、WSi、NiSi、CoSi的耐热低电阻材料构成。
存储器基元MC包括可变电阻器VR和非欧姆元件NO的串联电路，如图3所示。
在施加电压时，可变电阻器VR可以通过电流、热或化学能来使电阻变化。在可变电阻器VR的上表面和下表面上设置用作阻挡金属层和粘附层的电极EL1、EL2。电极的材料包括Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN。还可插入能够实现均匀取向的金属膜。可以进一步插入缓冲层、阻挡金属层和粘附层。
尽管不存在一致的理论(电阻变化的因素可粗略分为两种。一种与这样的电阻变化相关，该电阻变化响应于在存在于电极界面中的电荷陷阱中存在/不存在俘获的电荷而引起。另一种与这样的电阻变化相关，该电阻变化响应于存在/不存在由氧的丢失导致的导电路径而引起。例如，非专利文件2)，可变电阻器VR可以包括：通过晶体状态与非晶体状态之间的相变而使电阻变化的诸如硫属化物的可变电阻器(PCRAM，例如，非专利文件3)；通过沉淀金属阳离子以在电极之间形成桥(接触桥)或电离所沉淀的金属以打断该桥而使电阻变化的可变电阻器(CBRAM，例如，非专利文件4)；以及通过施加电压或电流而使电阻变化的可变电阻器。
图4和5示出了ReRAM的实例。图4所示的可变电阻器VR包括被设置在电极层11与13之间的记录层12。记录层12由含有至少两种类型的阳离子元素的复合化合物构成。所述阳离子元素中的至少一种是具有被电子不完全填充的d轨道的过渡元素，并且相邻的阳离子元素之间的最短距离为0.32nm或更小。具体而言，其可以由化学式AxMyXz(A和M为不同的元素)表示，并由具有诸如尖晶石结构(AM2O4)、钛铁矿结构(AMO3)、铜铁矿结构(AMO2)、LiMoN2结构(AMN2)、黑钨矿结构(AMO4)、橄榄石结构(A2MO4)、锰钡矿(hollandite)结构(AxMO2)、斜方锰矿(ramsdellite)结构(AxMO2)以及钙钛矿结构(AMO3)的晶体结构的材料形成。
在图4的实例中，A包括Zn，M包括Mn，X包括O。在记录层12中，小白圈表示扩散离子(diffused ion)(Zn)，大白圈表示阴离子(O)，小黑圈表示过渡元素离子(Mn)。记录层12的初始状态为高电阻状态。当电极11保持在固定的电势并且对电极层13施加负电压时，在记录层12中的扩散离子的一部分朝向电极层13迁移，从而相对于阴离子减少了记录层12中的扩散离子。到达电极层13的扩散离子接受来自电极层13的电子并沉淀为金属，由此形成金属层14。在记录层12内部，阴离子变得过剩，由此增加了记录层12中的过渡元素离子的化合价(valence)。结果，载流子注入使记录层12变为电子传导性，由此完成设定(set)。在再生(regeneration)时，允许电流流动，电流值很小，以致构成记录层12的材料不发生电阻变化。通过在记录层12中提供足够时间的大电流流动(其会引起有助于记录层12中的氧化还原反应的焦耳加热)，可以将编程状态(低电阻状态)重设(reset)到初始状态(高电阻状态)。施加与设定时相反的方向的电场也可以允许重设。
在图5的实例中，被夹在电极层11与13之间的记录层15由两个层形成：第一化合物层15a和第二化合物层15b。第一化合物层15a被设置在靠近电极层11的一侧并由化学式AxM1yX1z表示。第二化合物层15b被设置在靠近电极层13的一侧并具有能够容纳来自第一化合物层15a的阳离子元素的间隙位置。
在图5的实例中，在第一化合物层15a中，A包括Mg，M1包括Mn，X1包括O。第二化合物层15b包含作为过渡还原离子的由黑圈表示的Ti。在第一化合物层15a中，小白圈表示扩散离子(Mg)，大白圈表示阴离子(O)，双圈表示过渡元素离子(Mn)。可以以诸如两个或更多的层的多层形式层叠第一化合物层15a和第二化合物层15b。
在该可变电阻器VR中，将电势赋予电极层11和13，以便第一化合物层15a用作阳极且第二化合物层15b用作阴极，从而在记录层15中形成电势梯度。在该情况下，在第一化合物层15a中的扩散离子的一部分迁移通过晶体并进入位于阴极侧的第二化合物层15b。第二化合物层15b的晶体包括能够容纳扩散离子的间隙位置。因此，在间隙位置中捕获从第一化合物层15a移动来的扩散离子。因此，第一化合物层15a中的过渡元素离子的化合价增大，而第二化合物层15b中的过渡元素离子的化合价减小。在初始状态下，第一和第二化合物层15a、15b可处于高电阻状态。在该情况下，在第一化合物层15a中的扩散离子的一部分从第一化合物层15a迁移到第二化合物层15b，这在第一和第二化合物的晶体中产生了传导性载流子，由此二者都具有导电性。与上述实例相似，通过在记录层15中提供足够时间的大电流流动(用于焦耳加热以有助于记录层15中的氧化还原反应)，可以将编程状态(低电阻状态)重设到擦除状态(高电阻状态)。施加与设定时相反方向的电场也可以允许重设。
非欧姆元件NO可以包括各种二极管，例如，(a)肖特基二极管，(b)PN结二极管，(c)PIN二极管，并且可以具有(d)MIM(金属-绝缘体-金属)结构和(e)SIS(硅-绝缘体-硅)结构。在该情况下，可以插入形成阻挡金属层和粘附层的电极EL2、EL3。如果使用二极管，从其特性出发，其可进行单极操作。在MIM结构或SIS结构的情况下，其可进行双极操作。可以以与图3相反的上/下关系设置非欧姆元件NO和可变电阻器VR。可替代地，非欧姆元件NO可以具有上/下颠倒的极性。
可以层叠多个上述这种结构以形成三维结构，如图7所示。图8为示出了图7的II-II’截面的截面视图。所示出的实例涉及具有基元阵列层MA0-MA3的4-层结构的存储器基元阵列。上和下存储器基元MC0、MC1共享字线WL0j。上和下存储器基元MC1、MC2共享位线BL1i。上和下存储器基元MC2、MC3共享字线WL1j。代替线路/基元/线路重复，可以将层间绝缘体插入为在基元阵列层之间的线路/基元/线路/层间绝缘体/线路/基元/线路。
图9为使用二极管SD作为非欧姆元件NO的存储器基元阵列1和外围电路的电路图。为了简明，假设存储器具有单层结构来进行描述。
在图9中，包含在存储器基元MC中的二极管SD具有经由可变电阻器VR而连接到位线BL的阳极和连接到字线WL的阴极。每一条位线BL使其一端连接到选择电路2a，该选择电路2a为列控制电路2的一部分。每一条字线WL使其一端连接到选择电路3a，该选择电路3a为行控制电路3的一部分。
选择电路2a包括在每一条位线BL处设置的选择PMOS晶体管QP0和选择NMOS晶体管QN0，晶体管QP0和晶体管QN0的栅极和漏极被共用连接。选择NMOS晶体管QN0的源极连接到低电势源Vss。选择PMOS晶体管QP0的源极连接到驱动感测线DQ，该驱动感测线DQ被用于施加写入脉冲并在数据读取时供应检测电流。晶体管QP0和QN0使各自的漏极连接到位线BL，且使共用栅极连接到用于选择每一条位线BL的引自列解码器2b的列选择信号线CSL。
选择电路3a包括在每一条字线WL处设置的选择PMOS晶体管QP1和选择NMOS晶体管QN1，晶体管QP1和晶体管QN1的栅极和漏极被共用连接。选择NMOS晶体管QN1使其源极连接到低电势电源Vss。选择PMOS晶体管QP1使其源极连接到高电势源VIH。晶体管QP1、QN1使共用漏极连接到字线WL，且使共用栅极连接到用于选择每一条字线WL的引自行解码器3b的行选择信号线RSL。
[选择电路的选择操作]
下面描述通过选择电路2a、3a进行的选择操作。
在上述电路中，在每一个存储器基元MC中数据被存储为可变电阻器VR的电阻。采用图9所示的电路作为实例，例如，在未选择状态下，行选择信号线RSL为“L”电平，且列选择信号线CSL为“H”电平。在该情况下，所有字线WL被设定在“H”电平，所有位线BL被设定在“L”电平。在未选择状态下，所有存储器基元MC中的二极管SD被反向偏置并关断，因此没有电流在可变电阻器VR中流动。这里考虑对连接到字线WL1和位线BL1的中间存储器基元MC的选择。在该情况下，行解码器3b将中间行选择信号线RSL设定为“H”电平，并且列解码器2b将中间列选择信号线CSL设定为“L”电平。结果，字线WL1被连接到低电势源Vss，并且位线BL1被连接到驱动感测线DQ。因此，将“H”电平施加到驱动感测线DQ导致字线WL1为“L”电平且位线BL1为“H”电平。因此，在所选择的基元中，二极管SD被正向偏置以允许电流沿箭头方向流动。通过可变电阻器VR的电阻，可以确定在选择的基元中流动的电流的量。因此，通过感测电流的值，便可以读出数据。即，通过如图10所示使擦除高电阻状态(RESET)与“1”关联并使编程低电阻状态(SET)与“0”关联，对于小值，感测电流可被检测为“1”，而对于大值，感测电流可被检测为“0”。
选择的字线WL1和未选择的位线BL处于“L”电平，因此没有电流在其中流动。未选择的字线WL和选择的位线BL1处于“H”电平，因此同样没有电流在其中流动。因此，除了选择的存储器基元之外，在其他存储器基元中没有电流流动。
[R/W电路8的配置]
接下来详细描述图11的R/W电路8。
图11提供了示出本实施例的R/W电路8的配置的图。R/W电路8示出了应用于这样的非易失性存储器的实例，该非易失性存储器的存储器基元MC以重设状态(1)和设定状态(0)存储二值数据，如图10所示。
R/W电路8包括连接到驱动感测线DQ的SET/RESET电路20A和感测放大器(sense amp)电路(以下称为“S/A电路”)30A。
SET/RESET电路20A包括RESET电流/电压偏置电路21和SET电流/电压偏置电路22，其中RESET电流/电压偏置电路21操作为产生用于选择的存储器基元MC的重设电流IRES，SET电流/电压偏置电路22操作为产生设定电流ISET。SET/RESET电路20A还包括由PMOS晶体管构成的传输门Q11、Q12，其操作为分别根据bRESET、bSET信号而选择性地将所产生的重设电流IRES和设定电流ISET供给到驱动感测线DQ。
另一方面，S/A电路30A包括按两级串联连接的反相器IV1和IV2、传输门NMOS晶体管Q13以及PMOS晶体管Q14，其中传输门NMOS晶体管Q13被设置为连接反相器IV1的输入端子与驱动感测线DQ，PMOS晶体管Q14被设置为用偏置电压VRDBIAS对反相器IV1的输入端子预充电。ReRAM中的可变电阻器VR具有大电阻变化。因此，仅仅利用反相器IV1、IV2来接收通过对存储器基元施加恒定电流偏置而引起的在驱动感测线DQ上的电势，便可以充分地进行感测/放大。晶体管Q11-Q14可以为相反导电类型的晶体管，或NMOS和PMOS并联电路。
[R/W电路8的操作]
接下来描述由此配置的R/W电路8的操作。
首先描述数据重设。
图12提供示出了在重设可变电阻器VR时的驱动曲线的图。外围电路和线路上的寄生电阻决定了该图中的负载。在数据重设时，低于设定电压VSET的重设电压VRESET的施加时间长于设定时的施加时间，以便在可变电阻器中流动的电流产生焦耳热。在重设的瞬时，可变电阻器VR转变到高电阻状态，因此施加到可变电阻器VR的电压瞬间升高。此时，如果可变电阻器VR两端的电压超过设定电压VSET，则可变电阻器VR被再次设定而转变到低电阻状态。因此，作为一个问题，可变电阻器VR不能被重设到高电阻状态。
图13A示出了根据本实施例的RESET电流/电压偏置电路21A，其可以解决该问题。电路21A包括电流镜电路21a和监测器电路，该电流镜电路21用作操作为供给重设电流IRES的恒定电流源，监测器电路操作为检测重设电流IRES的减小以便停止重设电流IRES的供给。监测器电路包括运算放大器(opamp)OP1、反相器IV3、门电路G1以及PMOS晶体管Q22。电流镜电路21a包括其各自的电流供给栅被共用连接的PMOS晶体管Q16、Q17，以及分别被串联连接到晶体管Q16、Q17的NMOS晶体管Q18、Q20和NMOS晶体管Q19、Q21。
随着驱动感测线DQ被放电到“L”电平，RESET信号的升高使晶体管Q22关断并使晶体管Q20、Q21开启。因此，根据施加到晶体管Q18的栅极的偏置电压VRSBIAS的电平，电流在电流镜电路21a中流动。该电流在第一电流路径中流动，其中第一电流路径延伸通过传输门Q11和驱动感测线DQ并经过选择的存储器基元MC，该电流还在第二电流路径中流动，其中第二电流路径包括在电流镜电路21a内部的晶体管Q19、Q21。如果在第一电流路径中流动的电流的值在完成重设之后急剧减小，那么在包括晶体管Q19、Q21的第二电流路径中流动的电流急剧增加。结果，晶体管19的在漏极侧的端子的电势升高。基准电势VRSREF可以被设定在特定电平，以便不将设定电压VSET施加到可变电阻器VR。在该情况下，在电势超过基准电势VRSREF时，运算放大器OP1的输出升高，而反相器IV3的输出下降。因此，门电路G1的输出变为“L”电平，这使晶体管Q22开启并使晶体管Q20、Q21关断以停止重设电流IRES的供给。
图13B示出了包括反相器IV3a和NMOS晶体管Q23的重设电路的实例，其被添加到图13A示出的RESET电流/电压偏置电路21A的输出端子。
图14示出了RESET基准电压源电路21b，其操作为产生用于确定在电流镜电路21a中流动的电流的值的偏置电压VRSBIAS。该电路21b包括RESET基准电流源电路21c，其操作为产生基准电流ISRC。基准电流ISRC经由用激活信号ACTV开启的NMOS晶体管Q24而在NMOS晶体管Q25中流动，由此在NMOS晶体管Q25的漏极处提供基准电压VRSBIAS。
重设基准电流源电路21c可以被配置为如图15所示，该重设基准电流源电路21c操作为产生基准电流ISRC。即，重设基准电流源电路21c包括电流镜电路21ca和电流镜电路21cb，电流镜电路21ca操作为产生根据温度变化而减小的电流分量，电流镜电路21cb操作为产生根据温度变化而增大的电流分量。作为供给与在电路21cb中流动的电流相同的电流的晶体管，提供其各自的栅极被共用连接的电流供给PMOS晶体管Q35、Q36、Q37。作为供给与在电路21ca中流动的电流相同的电流的晶体管，提供其各自的栅极被共用连接的电流供给PMOS晶体管Q38、Q39、Q40。来自晶体管Q35和Q38、Q36和Q39、Q37和Q40的输出电流被分别求和，从而提供RESET基准电流ISRC1、ISRC2、ISRC3。
电流镜电路21ca包括晶体管Q27-Q30、电阻器R1以及二极管D1、D2。电流镜电路21cb包括晶体管Q31-Q34、电阻器R2以及二极管D3。电阻器R1根据温度升高而使电阻增大。电阻器R2根据温度变化而按与电阻器R1相反的方向使电阻变化。因此，可以产生温度变化补偿后的RESET基准电流ISRC。
接下来描述设定操作。
在设定时，在对存储器基元施加设定电压VSET时的电流值决定了在设定之后的电阻。因此，希望的电路为相对于所施加的电压而呈现较小的电流值变化的电路。
图16示出了考虑这一点而配置的SET电流/电压偏置电路22的实例。为了减小电流值的波动，使用PMOS晶体管在呈现较小的源极电流波动的饱和区域(如图7所示)中供给负载电流的流动。
图16A所示的SET电流/电压偏置电路22A是最简单的实例，其包括电流供给PMOS晶体管Q42。PMOS晶体管Q42操作在饱和区域中以根据施加到栅极的偏置电压VSBIAS而提供设定电流ISET。
图16B所示的SET电流/电压偏置电路22B包括PMOS晶体管Q44，该PMOS晶体管Q44操作在饱和区域中以提供设定电流ISET，通过在PMOS晶体管Q45中流动的电流的值来控制该设定电流ISET。PMOS晶体管Q46和NMOS晶体管Q47配置反相器电路，该反相器电路利用设定信号SET来激活电路22B。NMOS晶体管Q48根据对栅极施加的偏置电压VSBIAS的水平来确定在PMOS晶体管Q45中流动的电流的值。
在上述电路中，偏置电压VSBIAS可以在图18所示的SET基准电压源电路22a中产生。PMOS晶体管Q50、Q53配置电流镜电路。在该电流镜电路中流动的电流被控制为具有VBASE/R3的值，该值由施加对运算放大器OP2的非反相输入端提供的基准电压VBASE和连接到运算放大器OP2的反相输入端的电阻R3决定。NMOS晶体管Q51具有受到运算放大器OP2的输出控制的栅极并操作为保持上述电流值。NMOS晶体管Q55在漏极产生偏置电压VSBIAS，同时在其中流动上述电流。NMOS晶体管Q52、Q54以及PMOS晶体管Q56利用激活信号ACTV激活该电路22a。
接下来，描述图11的S/A电路30A的感测操作。
首先，用恒定电流偏置对驱动感测线DQ预充电，并将偏置电压VRDBIAS施加到晶体管Q14的栅极以对反相器IV1的输入端子预充电。然后，使用读信号READ开启晶体管Q13以感测在反相器IV1的输入端子上的电势。可以通过在预充电之后在存储器基元上的电势来确定驱动感测线DQ上的电势。因此，在反相器IV1的输入端子处接收该电势以感测数据。
图19示出了READ基准电压源电路31A，其用于产生对图11的S/A电路30A中的晶体管Q14的栅极施加的偏置电压VRDBIAS。READ基准电压源电路31A为电流镜类型的电路，其包括晶体管Q58-Q62。用激活信号ACT激活NMOS晶体管Q58、Q61。在该情况下，来自图15中示例的基准电流源电路的基准电流ISRC在NMOS晶体管Q59中流动，并且相似的电流在PMOS晶体管Q60和NMOS晶体管Q62中流动。PMOS晶体管Q60在漏极处产生偏置电压VRDBIAS。
图20A示出了操作为产生上述偏置电压VRDBIAS的另一READ基准电压源电路31B。READ基准电压源电路31B利用恒定电压电路，其包括运算放大器OP3和NMOS晶体管Q66。在PMOS晶体管Q64中流动的电流被控制为具有VCLMP/R4的值，该值由施加到运算放大器OP3的非反相输入端的基准电压VCLMP和连接到运算放大器OP3的反相输入端的电阻R4决定。晶体管Q64在漏极处产生偏置电压VRDBIAS。PMOS晶体管Q65和NMOS晶体管Q67利用激活信号ACTV激活该电路31B。
图20B示出了用于产生图20A中的电压VCLMP的基准电压源电路31a。基准电压源电路31a产生基准电压VCLMP，通过在其栅极具有基准电压VSRC的PMOS晶体管Q69和串联连接到晶体管Q69的电阻器R5中流动的电流的值来确定基准电压VCLMP。
可以如图21所示配置READ基准电压源电路31b，其操作为产生基准电压VSRC。READ基准电压源电路31b包括电流镜电路31ba和电流镜电路31bb，其中电流镜电路31ba操作为产生根据温度变化而减小的电流分量，电流镜电路31bb操作为产生根据温度变化而增大的电流分量。根据在电流镜电路31bb、31ba中流动的电流的值，电流I1、I2在PMOS晶体管Q90、Q91中流动，这两个晶体管的各自的漏极被共用连接。这些晶体管Q90、Q91被串联连接到电阻器R8。在电阻器R8的一端处产生基准电压VSRC。电流镜电路31ba包括PMOS晶体管Q81和Q83、NMOS晶体管Q82和Q84、电阻器R6以及二极管D4和D5。电流镜电路31bb包括PMOS晶体管Q85和Q88、NMOS晶体管Q86和Q89、电阻器R7以及二极管D6。
[第二实施例]
接下来详细描述根据本发明的第二实施例的R/W电路。根据第二实施例的R/W电路被配置为使存储器基元MC存储多值数据，这与第一实施例不同。用相同的参考标号表示相同的部件。
图22示出了在四值(quaternary)存储情况下的存储器基元中的电阻分布与数据之间的关系的图。该图示出在每一个存储器基元MC中存储2位数据时的实例。对每一个存储器基元MC进行写入，以便数据被包含在4个电阻分布A-D中。2位数据“11”、“10”、“01”、“00”的段(piece)对应于从分布A顺序开始的分布。
图23示出了这样的四值R/W电路8’的配置。R/W电路8’包括连接到驱动感测线DQ的SET/RESET电路20B和S/A电路30B。与前一实施例不同，为了多值应用而准备SET/RESET电路20B的操作为产生设定电流ISET的SET电流/电压偏置电路23。
图24A示出了在图23中所示的多值SET电流/电压偏置电路23A的实例。多值SET电流/电压偏置电路23A包括图16B所示的电路，其现在被升级用于四值应用。该电路被配置为根据在PMOS晶体管Q94中流动的电流的值按三个阶段使从操作在饱和区域的PMOS晶体管Q95输出的设定电流ISET变化。响应于与存储器基元MC的电阻状态对应的数据信号DL<0>、DL<1>、DL<2>，NMOS晶体管Q96-Q98中的一个、两个或三个同时开启。由此，可以使在晶体管Q94中流动的电流的值按三个阶段变化。使NMOS晶体管Q99-Q101具有偏置电压VSBIAS，该偏置电压VSBIAS确定电流值。PMOS晶体管Q93利用设定信号SET激活电路23A。
图24B示出了多值SET电流/电压偏置电路23B的另一实例。多值SET电流/电压偏置电路23B根据多值数据而使作为VSBIAS<0>、VSBIAS<1>、VSBIAS<2>的偏置电压VSBIAS变化，以使在存储器基元中流动的设定电流ISET变化。PMOS晶体管Q103-Q105对应于图24A中的PMOS晶体管Q93-Q95。相似地，NMOS晶体管Q106对应于NMOS晶体管Q96-Q98。相似地，NMOS晶体管Q107-Q109对应于NMOS晶体管Q99-Q101。
通过图25所示的SET基准电压源电路23a实现多值偏置电压VSBIAS<j>。SET基准电压源电路23a被配置为与图18所示的SET基准电压源电路22a相似，并产生对应于电阻R<j>的偏置电压VSBIAS<j>。运算放大器OP7对应于图18所示的运算放大器OP2。相似地，PMOS晶体管Q111-Q113对应于PMOS晶体管Q56、Q50、Q53。相似地，NMOS晶体管Q114-Q117对应于NMOS晶体管Q51、Q52、Q54、Q55。
另一方面，在图23的R/W电路8’中，S/A电路30B同样用于多值应用，这与前一实施例不同。S/A电路30B包括三个运算放大器OP4、OP5、OP6，其比较不同的基准电平VRDREF1-3与各自的检测到的电平，以便检测四值数据。S/A电路30B还包括门电路G2、G3和反相器IV4、IV5、IV6，用于将来自运算放大器OP4-OP6的3位输出转换为2位输出数据Q0、Q1。仅仅为多值而修改检测操作，而基本原理与第一实施例相似。
可以具体地按图26所示的S/A基准电压源电路实现用于图23所示的多值S/A电路30B的基准电压VRDREF<j>(j＝1，2，3)。S/A基准电压源电路31c产生基准电压VRDREF<j>，该基准电压VRDREF<j>可以由在PMOS晶体管Q119中流动的电流的值和与PMOS晶体管Q119串联连接的电阻器R<j>来确定，其中PMOS晶体管Q119的栅极被施加有基准电压VRDBIAS。可以用读取信号READ激活NMOS晶体管Q120。
[第三实施例]
图27示出了根据本发明的第三实施例的RESET电流/电压偏置电路。与第一实施例不同，第三实施例使用复制品，该复制品复制有在通往所选择的存储器基元的电流路径上的寄生电阻。用相同的参考标号表示与第一实施例相同的部件。
在图27A中示出了根据本实施例的RESET电流/电压偏置电路21B。RESET电流/电压偏置电路21B包括电流镜电路21b，其与第一实施例的区别在于以下方面。即，在第二电流路径中插入复制品21d，该第二电流路径包括在图13a所示的第一实施例中的RESET电流/电压偏置电路21A中的电流镜电路21a内部的晶体管Q19、Q20。
复制品21d可以被配置为如图27B所示。在串联电路中包含列选择开关的复制品COR、从RESET电流/电压偏置电路21B到每一个基元阵列的线路电阻的复制品LIR以及行选择开关的复制品ROR。该串联电路为每一个基元阵列配置复制品CER。多个这样的用于每一个基元阵列的复制品CER被并联连接，以便可以通过列地址CA和行地址RA来选择用于这些基元阵列的复制品CER中的任何一个。
在RESET电流/电压偏置电路21B中的运算放大器OP1比较基准电压VRSRET与在减去了在复制品21d处的电压降之后的电压。
根据第三实施例，可以采用复制有从R/W电路8’到基元阵列的寄生电阻的复制品21d来消除信号传输延迟并实现高精度写入。
[第四实施例]
接下来描述本发明的第四实施例。第四实施例使用多值复制品。与第三实施例不同，多值复制品包括存储器基元的电阻的复制品，其复制有存储器基元的当前电阻状态。用相同的参考标号表示与第三实施例相同的部件。
在图28示出了用于多值数据的复制品21e。用于多值数据的复制品21e包括用于基元阵列的复制品CER的并联电路，该并联电路被串联连接到存储器基元的电阻的复制品VRR的并联电路。通过存储器选择开关的复制品MSR选择存储器基元的电阻的复制品VRR，复制品MSR被串联连接到复制品VRR并通过数据DL<0>-DL<3>进行开/关控制。设定电压VSET被施加到存储器基元MC中的可变电阻器VR。因此，在基元阵列的复制品CER与存储器基元的电阻的复制品VRR之间的连接点向运算放大器OP1提供输入电压。
根据第四实施例，可以采用复制有从R/W电路8’到存储多值数据的存储器基元的寄生电阻的复制品21e来消除信号传输延迟并实现高精度写入。结果，可以改善非易失性存储器的可靠性。
[第五实施例]
接下来描述根据本发明的第五实施例的RESET电流/电压偏置电路。图29为示出了根据第五实施例的RESET电流/电压偏置电路21C的电路图。
在第一实施例中，检测从RESET电流/电压偏置电路21供给到存储器基元的电流值的变化，以切断重设电流IRES。相反地，根据第五实施例的RESET电流/电压偏置电路21C感测在输出端子上的电压变化以切断重设电流IRES，这与第一实施例不同。用相同的参考标号表示与第一实施例相同的部件。
在该实施例中，在重设电流IRES的电流路径中插入用于切断重设电流IRES的晶体管Q122。通过运算放大器OP8的输出来控制晶体管Q122。当RESET电流/电压偏置电路21C的输出端子上的电压超过基准电压VSET’时，运算放大器OP8将输出改变为L电平以关断晶体管Q122。
根据第五实施例，可以监测完成重设时的电压以切断在存储器基元中流动的电流。结果，可以改善非易失性存储器的可靠性。
[第六实施例]
接下来描述根据本发明的第六实施例的RESET电流/电压偏置电路。在第六实施例中，使在电路的输出端子上的电压与恒定基准电压VSEF’比较，以切断重设电流IRES。相反地，与第五实施例不同，根据第六实施例的RESET电流/电压偏置电路使用负载电阻模型并比较在负载电阻模型上出现的电压与对可变电阻器VR施加的电压。
负载电阻模型可以包括具有如图30所示的电流-电压特性的选择的一个。不管可变电阻器的电阻状态的变化如何，如果将从设定状态到重设状态的转变时的临界电阻设定为负载电阻模型，便可以执行更接近实际状态的控制。
图31示出了使用负载电阻模型控制的RESET电流/电压偏置电路21D。RESET电流/电压偏置电路21D包括电流镜电路21g和监测器电路，该电流镜电路21g用作操作为供给设定电流IRES的恒定电流源，监测器电路操作为比较在可变电阻器VR上的电压与负载电阻模型的电势以停止重设电流IRES的供给。监测器电路包括运算放大器OP9、反相器IV7以及门电路G4。电流镜电路21g包括电流供给PMOS晶体管Q124和Q125、串联连接到PMOS晶体管Q124和Q125的PMOS晶体管Q126和Q127、以及串联连接到晶体管Q126的负载电阻模型21f和NMOS晶体管Q128，其中电流供给PMOS晶体管Q124和Q125的各自的栅极被共用连接。
根据第六实施例，负载电阻模型的使用允许执行更精确的控制。
[第七实施例]
接下来描述根据本发明的第七实施例的RESET电流/电压偏置电路。与第六实施例不同，根据第七实施例的RESET电流/电压偏置电路利用对应于多值数据的负载电阻模型。用相同的参考标号表示与第六实施例相同的部件。
可以使用具有图32所示的电流-电压特性的负载电阻模型(模型#0，模型#1，模型#2，模型#3)作为本实施例中的负载电阻模型。图中的曲线示出了存储器基元在多值数据存储状态下的实际电流-电压特性，其中直线示出了模型电阻器的电流-电压特性。具体而言，电阻模型#3对应于低电阻状态“00”，电阻模型#2对应于“01”，电阻模型#1对应于“10”，以及电阻模型#0对应于高电阻状态“11”。
在图33中示出了具有这些负载电阻模型的RESET电流/电压偏置电路21E。与第六实施例不同，在电路21E中，负载电阻模型21f包括四个负载电阻模型(模型#1，模型#2，模型#3，模型#4)和用于在负载电阻模型当中进行选择的晶体管Q130，Q131，Q132，Q133。其他部件与第六实施例相似，因而在下列描述中被略去。
根据在数据线DL上读出的数据信号DL<j>(j＝0，1，2，3)，晶体管Q130，Q131，Q132，Q133中的任何一个开启，以选择负载电阻模型中的任何一个。其他操作与第六实施例相似，因而在下列描述中被略去。
根据第七实施例的RESET电流/电压偏置电路，使用对应于多值数据的负载电阻模型。因此，可以使负载电阻模型的电势与可变电阻器上的电势比较以切断在存储器基元中流动的电流。结果，可以改善非易失性存储器的可靠性。
[第八实施例]
接下来描述根据本发明的第八实施例的S/A电路。除了在第一实施例中示出的S/A电路30A和在第二实施例中示出的S/A电路30B之外，可以使用如图34A、34B所示的S/A电路。
除了在图11中示出的S/A电路30A之外，在图34A中示出的S/A电路30C还包括运算放大器OP10和NMOS晶体管Q135，以向存储器基元施加恒定电压偏置VCLMP。由此，可以执行更精确的感测操作。
图34B中示出的S/A电路30D为图34A中示出的电路的多值版本且被配置为将恒定电压偏置VCLMP施加到图23中示出的S/A电路30B。
具体地，可以在图35所示的S/A基准电压源电路31d中实现对图34B所示的多值S/A电路30D施加的基准电压VRDREF<j>(j＝1，2，3)。电路31d包括由运算放大器OP11和晶体管Q138构成的恒定电压偏置电路，该恒定电压偏置电路被添加到图26所示的S/A基准电压源电路31c中，因而可以进一步改善在电阻器R<j>中流动的电流的精度。可以在图36所示的基准电势产生电路40处产生上述各种基准电压VREF(例如，VSET’、VCLMP、VRSREF)。电路40包括串联连接的PMOS晶体管Q141、电阻器RA、电阻器RB和NMOS晶体管Q142，以及操作为控制晶体管Q141的运算放大器OP12。运算放大器OP12控制晶体管Q141以将电阻器RA与电阻器RB之间的连接点上的电势保持在VSRC。当将信号READ施加到栅极时，晶体管Q142开启并提供VSRC×(1+RA/RB)的基准电势。
[第九实施例]
接下来，描述根据本发明的第九实施例的非易失性存储器。图37为根据第九实施例的非易失性存储器的框图。与第一实施例不同，在第九实施例中，R/W电路8包括分散地设置在存储器基元阵列附近的部分电路8b和集中地设置的剩余电路8a。用相同的参考标号表示与第一实施例相同的部件。
分散地设置的电路8b可以包括RESET电流/电压偏置电路21、SET电流/电压偏置电路23以及传输门Q11和Q12。集中地设置的电路8a可以包括S/A电路30。其他电路与第一实施例相似，因此在下面的描述中被略去。
与根据第九实施例的非易失性存储器对应地，部分的R/W电路8被分散地设置在存储器基元阵列的附近以便消除这样的状况，该状况与导致基元阵列之间的差异的寄生电阻的影响有关。由此，可以执行高精度的控制。结果，可以提供具有提高的可靠性的非易失性存储器。
[第十实施例]
接下来，描述根据本发明的第十实施例的非易失性存储器。图38为根据第十实施例的非易失性存储器中的存储器基元阵列1’及其外围电路的电路图。与第一实施例不同，在根据第十实施例的非易失性存储器中，可变电阻器VR和MOS晶体管TR配置存储器基元MC。用相同的参考标号表示与第一实施例相同的部件。
在图38中，在存储器基元MC中包含的晶体管使其漏极经由可变电阻器VR而连接到位线BL、使其源极共用连接到低电势源Vss且使其栅极连接到字线WL。每一条位线BL使其一端连接到选择电路2b’，选择电路2b’是列控制电路2’的一部分。每一条字线WL使其一端连接到选择电路3b，选择电路3b是行控制电路3’的一部分。
选择电路2b’包括在每一条位线BL处设置的选择NMOS晶体管。该选择NMOS晶体管使其漏极连接到驱动感测线DQ，该驱动感测线DQ用于施加写入脉冲和在数据读取时供给电流。该选择NMOS晶体管使其栅极连接到列选择信号线CSL，列选择信号线CSL引自列解码器2b，列解码器2b操作为选择每一条位线BL。
选择电路3b包括选择PMOS晶体管和选择NMOS晶体管，其栅极和漏极被共用连接。选择NMOS晶体管使其源极连接到低电势源Vss。选择PMOS晶体管使其源极连接到高电势源VDD。这些选择晶体管使其共用漏极连接到字线WL且使其共用栅极连接到行选择信号线bRSL，行选择信号线bRSL引自行解码器3b’，行解码器3b’操作为选择每一条字线WL。
[选择电路的选择操作]
下面描述选择电路2b’、3b的选择操作。
在上述电路中，在每一个存储器基元MC中将数据存储为可变电阻器VR的电阻。将图38所示的电路考虑为实例，例如，在未选择状态，行选择信号线bRSL为“H”电平，列选择信号线CSL为“L”电平。在该情况下，所有字线WL被设定在“L”电平，并且所有位线BL被设定在“L”电平。在未选择状态，在所有存储器基元MC中的晶体管被关断，由此在可变电阻器VR中没有电流流动。在这里考虑对连接到字线WL和位线BL的中间存储器基元MC的选择。在该情况下，行解码器3b’将中间行选择信号线bRSL设定在“L”电平，并且列解码器2b将中间列选择信号线CSL设定在“H”电平。结果，字线WL被连接到高电势源VDD，而位线BL被连接到驱动感测线DQ。因此，将“H”电平施加到驱动感测线DQ导致字线WL处于“H”电平而位线BL处于“H”电平。由此，在选择的基元中，晶体管开启并允许电流沿箭头的方向流动。可以通过可变电阻器VR的电阻来确定在选择的基元中流动的电流的量。因此，通过感测电流的值，可以读出数据。
[第十一实施例]
接下来描述根据本发明的第十一实施例的非易失性存储器。与第十实施例不同，在根据第十一实施例的非易失性存储器中，存储器基元阵列包括在记录层中使用可变电阻器的探测存储器50。同样在该情况下，如果存储器基元使用可变电阻器，则可以发挥本发明的效果。其他部件与第十实施例相似，因此在随后的说明中被略去。
[其他实施例]
虽然在上述实施例中没有具体提及，但是如果没有将足够的电压施加到存储器基元，则可以通过存储器件中的电荷泵等等来升压(boost)上述供给电势并将其提供给各种电路。
本发明可以使用相变存储器(例如，PCRAM或PRAM)代替ReRAM作为存储元件。在该情况下，即使在存储器转变到高电阻状态之后，也可以控制电流偏置连续流动以升高温度。由此，可以防止存储器重新返回到低电阻。本发明可以使用包括固体电解质存储元件的存储器(例如，PMC或CBRAM)。在该情况下，即使在存储器转变到高电阻之后，也可以防止由施加高电压导致的绝缘击穿。

Claims (20)

1.一种非易失性半导体存储器件，包括：
基元阵列，其具有以矩阵状设置的多个存储器基元，所述每一个存储器基元包括可变电阻器，所述可变电阻器的电阻响应于特定的电压或电流供给而可逆地变化以存储与所述可变电阻器的电阻对应的数据；
选择电路，其操作为从所述基元阵列选择将被擦除或写入数据的存储器基元；以及
写入电路，其操作为对由所述选择电路选择的所述存储器基元执行特定的电压或电流供给，以使在所述选择的存储器基元中的可变电阻器的电阻变化，从而擦除或写入数据，
其中当在所述选择的存储器基元中流动的电流达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述选择的存储器基元的所述电压或电流供给。
2.根据权利要求1的非易失性半导体存储器件，所述写入电路包括：
第一电流路径，其用于向所述选择的存储器基元供给电流，
第二电流路径，其用于与所述第一电流路径并联设置的电流监测器，
恒定电流电路，其操作为向所述第一和第二电流路径供给用于数据擦除的恒定电流，以及
监测器电路，其操作为当在所述第二电流路径中流动的电流的值达到特定水平时终止所述恒定电流的供给。
3.根据权利要求2的非易失性半导体存储器件，所述写入电路还包括在所述写入电路的输出端子处的重设电路。
4.根据权利要求2的非易失性半导体存储器件，所述写入电路还包括基准电压源电路，其操作为产生用于确定在所述恒定电流电路中流动的电流的值的偏置电压，
其中所述基准电压源电路产生温度变化补偿后的偏置电压。
5.根据权利要求2的非易失性半导体存储器件，所述写入电路还包括电阻器电路，所述电阻器电路将所述第一电流路径的寄生电阻复制到所述第二电流路径，
其中所述电阻器电路将电阻器插入到所述第二电流路径中，所述电阻器对应于由所述选择电路选择的所述第一电流路径。
6.根据权利要求1的非易失性半导体存储器件，其中所述基元阵列为所设置的多个基元阵列中的一个，并且所述写入电路被分散地设置在所述多个基元阵列附近。
7.根据权利要求1的非易失性半导体存储器件，其中所述基元阵列被配置为在存储层中使用所述可变电阻器的探测存储器。
8.一种非易失性半导体存储器件，包括：
基元阵列，其具有以矩阵状设置的多个存储器基元，所述每一个存储器基元包括可变电阻器，所述可变电阻器的电阻响应于特定的电压或电流供给而可逆地变化以存储与所述可变电阻器的电阻对应的数据；
选择电路，其操作为从所述基元阵列选择将被擦除或写入数据的存储器基元；以及
写入电路，其操作为对由所述选择电路选择的所述存储器基元执行特定的电压或电流供给，以使在所述选择的存储器基元中的可变电阻器的电阻变化，从而擦除或写入数据，
其中当对所述存储器基元施加的电压达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述选择的存储器基元的所述电压或电流供给。
9.根据权利要求8的非易失性半导体存储器件，所述写入电路包括：
恒定电流电路，其操作为向所述选择的存储器基元供给用于数据擦除的恒定电流，以及
监测器电路，其操作为当在所述恒定电流电路上的电流供给端子处的电压的值达到特定水平时终止所述恒定电流的供给。
10.根据权利要求9的非易失性半导体存储器件，所述写入电路还包括基准电压源电路，其操作为产生用于确定在所述恒定电流电路中流动的电流的值的偏置电压，
其中所述基准电压源电路产生温度变化补偿后的偏置电压。
11.根据权利要求8的非易失性半导体存储器件，所述写入电路包括：
电阻器电路，其复制有所述选择的存储器基元中的所述可变电阻器的当前电阻状态，
电流供给电路，其操作为向所述选择的存储器基元和所述电阻器电路供给用于数据擦除的相等的电流，以及
监测器电路，其操作为当在所述电流供给电路上的电流供给端子处的电压低于出现在所述电阻器电路上的电压时终止来自所述电流供给电路的所述电流的供给。
12.根据权利要求8的非易失性半导体存储器件，其中所述基元阵列为所设置的多个基元阵列中的一个，并且所述写入电路被分散地设置在所述多个基元阵列附近。
13.根据权利要求8的非易失性半导体存储器件，其中所述基元阵列被配置为在存储层中使用所述可变电阻器的探测存储器。
14.一种非易失性半导体存储器件，包括：
基元阵列，其具有以矩阵状设置的多个存储器基元，所述每一个存储器基元包括可变电阻器，所述可变电阻器的电阻响应于特定的电压或电流供给而可逆地变化以存储与所述可变电阻器的电阻对应的数据；
选择电路，其操作为从所述基元阵列选择将被擦除或写入数据的存储器基元；以及
写入电路，其操作为基于三值或更高的写入数据而对由所述选择电路选择的所述存储器基元执行多个类型的特定电压或电流供给，以使在所述选择的存储器基元中的可变电阻器的电阻按三个或更多的阶段变化，从而擦除或写入数据，
其中当对所述存储器基元供给的所述电压或电流达到在所述数据擦除或写入之后出现的特定水平时，所述写入电路根据在所述选择的存储器基元中的所述可变电阻器的电阻变化状况来终止对所述存储器基元的所述电压或电流供给。
15.根据权利要求14的非易失性半导体存储器件，所述写入电路包括：
第一电流路径，其用于向所述选择的存储器基元供给电流，
第二电流路径，其用于与所述第一电流路径并联设置的电流监测器，
恒定电流电路，其操作为向所述第一和第二电流路径供给用于数据擦除的恒定电流，以及
监测器电路，其操作为当在所述第二电流路径中流动的电流的值达到特定水平时终止所述恒定电流的供给。
16.根据权利要求15的非易失性半导体存储器件，所述写入电路还包括在所述写入电路的输出端子处的重设电路。
17.根据权利要求15的非易失性半导体存储器件，所述写入电路还包括电阻器电路，所述电阻器电路将所述第一电流路径的寄生电阻和所述选择的存储器基元中的所述可变电阻器的当前电阻状态复制到所述第二电流路径，
其中所述电阻器电路将电阻器插入到所述第二电流路径中，所述电阻器对应于由所述选择电路选择的所述第一电流路径。
18.根据权利要求14的非易失性半导体存储器件，所述写入电路包括：
恒定电流电路，其操作为向所述选择的存储器基元供给用于数据擦除的恒定电流，以及
监测器电路，其操作为当在所述恒定电流电路上的电流供给端子处的电压的值达到特定水平时终止所述恒定电流的供给。
19.根据权利要求18的非易失性半导体存储器件，所述写入电路还包括基准电压源电路，其操作为产生用于确定在所述恒定电流电路中流动的电流的值的偏置电压，
其中所述基准电压源电路产生温度变化补偿后的偏置电压。
20.根据权利要求14的非易失性半导体存储器件，所述写入电路包括：
电阻器电路，其复制有所述选择的存储器基元中的所述可变电阻器的当前电阻状态，
电流供给电路，其操作为向所述选择的存储器基元和所述电阻器电路供给用于数据擦除的相等的电流，以及
监测器电路，其操作为当在所述电流供给电路上的电流供给端子处的电压低于出现在所述电阻器电路上的电压时终止来自所述电流供给电路的所述电流的供给。
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