KR101413821B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

기억 소자로서 상 변화막(phase change film)을 이용할 때의 고집적화를 실현하면서, 상 변화막의 형성이 용이한 반도체 장치 및 그 제조 방법을 실현한다.
한 메모리 셀을 구성하는 영역 AR1의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)와 그에 인접한 MISFET 2개의 MISFET 사이에서, MISFET의 각 소스는, 반도체 기판(1)의 표면에서, 절연하면서 인접한다. 그리고, 상 변화막(10)과 그 저항률보다 낮은 저항률의 도전막(11)의 적층 구조는, 반도체 기판(1) 표면의 평면에서 보아, 양 MISFET의 각 소스, 및, 플러그(8) 및 플러그(7)에 걸쳐 형성된다. 또한, 그 적층 구조는, 반도체 기판(1)의 표면에 평행으로 연장하는 배선으로서 기능하고, 도전막(11)은, 반도체 기판(1)의 표면에 평행한 방향의 전류를 흐르게 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 상 변화(phase change) 메모리를 탑재한 반도체 장치 및 그 제조 방법에 관한 것이다.
상 변화 메모리는, 칼코게나이드(chalcogenide) 반도체막 등의 상 변화막을 기억 소자로서 갖는, 저항 변화형 메모리이다. 상 변화막은, 전류 펄스에 근거한 열 인가에 따라, 고저항 비정질(amorphous) 상태와 저저항 결정질(crystalline) 상태의 안정적인 두 상을 가역적(可逆的)으로 취할 수 있다. 따라서, 상 변화 메모리에서는, 상의 상태에 따라 2진 정보의 기억이 가능하다.
또, 본 출원의 발명에 관련되는 선행 기술 문헌 정보로는 다음과 같은 것들이 있다.
(특허문헌 1) 일본 공개 특허 공보 제 2004－185755호
(특허문헌 2) 일본 공개 특허 공보 제 2004－363586호
(특허문헌 3) 일본 공개 특허 공보 제 2005－71500호
(특허문헌 4) 일본 공표 특허 공보 제 2005－525690호
(비특허문헌 1) S. J. Ahn et al., 「Highly Manufacturable High Density Phase Change Memory of 64Mb and Beyond」 IEDM 2004, pp. 907∼910
예컨대, 상기 특허문헌 3에서는, 그 도 4(a)∼(c)에 칼코게나이드층(110)이 표시되어 있다. 이 칼코게나이드층(110)은, 동 도면에 표시된 비트선 BL의 라인 폭이나 소스／드레인 활성 영역(130)의 폭과 같은 정도의 미세 패턴으로 형성되어 있다.
그러나, 칼코게나이드층(110)을 이러한 미세 패턴으로 형성하는 것은, 제조법상의 곤란을 수반한다. 칼코게나이드 반도체막 등의 상 변화막은, 다원계의 중원소를 포함하는 새로운 재료이며, 그러한 신재료에 기존의 포토리소그래피 기술이나 에칭 기술을 적용하는 것이 곤란하기 때문이다. 특히, 상 변화막에 대하여 건식 에칭을 제어성 좋게 행하는 것은 곤란하다.
상 변화막을, 미세 패턴이 아닌 비교적 대면적으로 형성할 수 있으면, 이러한 문제는 발생하지 않는다. 그러나, 그 경우는 기억 소자로서 이용할 때의 고집적화가 제한되게 된다.
또한, 상기 특허문헌 4에서는, 메모리 셀이 포어(pore) 구조를 채용하고 있으므로, 상부 전극에 오목부(凹部)를 갖는다. 따라서, 포어와 동축의 위치에 비아 플러그(via plug)를 배치할 수 없으므로, 비아 플러그를 포어로부터 시프트하여 배치할 필요가 있으며, 셀 면적이 증대하여 버린다.
또한, 상 변화막을, 기억 소자로서가 아닌 배선으로서 이용하는 것도 곤란한다. 일반적으로 상 변화막의 저항률은, 저저항 상태이더라도 금속 등의 저항률에 비하여 높기 때문이다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 기억 소자로서 상 변화막을 이용할 때의 고집적화를 실현하면서, 상 변화막의 형성이 용이한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또한, 상 변화막의 형성층을 상층 배선으로서 이용 가능한 반도체 장치를 실현하는 것도 목적으로 한다.
본 발명은, 표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 표면의 위쪽에 형성된, 비정질 상태 및 결정질 상태를 가역적으로 채용할 수 있는 상 변화막과, 상기 반도체 기판의 상기 표면의 위쪽에 형성된, 상기 상 변화막의 저항률보다 낮은 저항률을 갖는 도전막을 구비하되, 상기 상 변화막과 상기 도전막은 적층 구조를 형성하고, 상기 적층 구조는, 상기 반도체 기판의 상기 표면에 평행으로 연장하는 배선으로서 기능하고, 상기 도전막은, 상기 반도체 기판의 상기 표면에 평행한 방향의 전류를 흐르게 하는 반도체 장치이다.
또한, 본 발명은, (a) 표면을 갖는 반도체 기판을 준비하는 공정과, (b) 막 형성 기술, 포토리소그래피 기술, 에칭 기술 및 이온 주입 기술을 이용하여, 상기 반도체 기판의 상기 표면에, 제 1 방향으로 줄무늬 형상으로 연장하는 소자 분리막과, 상기 소자 분리막 사이에 위치하는 활성 영역상에, 상기 제 1 방향과 다른 제 2 방향으로 연장하는 게이트와, 상기 게이트에 대하여 자기 정합적으로 형성된 소스, 드레인을 각각 갖는 제 1 및 제 2 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 인접하여 형성하는 공정과, (c) 막 형성 기술, 포토리소그래피 기술 및 에칭 기술, 또는, 막 형성 기술 및 막 평탄화 기술을 이용하여, 상기 제 1 및 제 2 MISFET의 각 소스에 각각 접속하는 제 1 및 제 2 플러그를 형성하는 공정과, (d) 막 형성 기술, 포토리소그래피 기술 및 에칭 기술을 이용하여, 상기 제 1 및 제 2 플러그 모두에 접속하는, 비정질 상태 및 결정질 상태를 가역적으로 채용할 수 있는 상 변화막과, 상기 상 변화막의 저항률보다 낮은 저항률을 갖는 도전막의 적층 구조를 형성하는 공정을 구비하되, 상기 공정 (b)에서, 상기 제 1 및 제 2 MISFET의 각 소스는, 상기 반도체 기판의 상기 표면에서, 소정의 거리를 두어 배치되고, 상기 공정 (d)에서, 상기 적층 구조는, 상기 반도체 기판의 상기 표면의 평면에서 보아, 상기 제 2 방향으로 연장하도록 줄무늬 형상으로, 상기 제 1 및 제 2 플러그에 걸쳐 형성되는, 반도체 장치의 제조 방법이다.
본 발명에 따른 반도체 장치에 의하면, 상 변화막과 상 변화막의 저항률보다 낮은 저항률을 갖는 도전막이 적층 구조를 구성하고, 적층 구조는, 반도체 기판의 표면에 평행으로 연장하는 배선으로서 기능하며, 도전막은, 반도체 기판의 표면에 평행한 방향의 전류를 흐르게 한다. 따라서, 상 변화막과 도전막의 적층 구조 중 도전막이 배선의 주된 기능을 담당하게 되며, 상 변화막의 형성층을 상층 배선으로서 이용 가능한 반도체 장치를 실현할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 제 1 및 제 2 MISFET의 각 소스는, 반도체 기판의 표면에서, 소정의 거리를 두어 배치되고, 상 변화막과 도전막의 적층 구조의 형성 공정에서, 적층 구조는, 반도체 기판 표면의 평면에서 보아, 상기 게이트의 연장 방향으로 연장하도록 줄무늬 형상으로, 제 1 및 제 2 플러그에 걸쳐 형성된다. 따라서, 상 변화막의 형성 영역이 넓고, 고집적화한 경우이더라도 상 변화막의 형성이 용이하다.
(실시예 1)
본 실시예는, 비정질 상태 및 결정질 상태의 두 상을 가역적으로 채용할 수 있는 상 변화막과, 상 변화막의 저항률보다 낮은 저항률을 갖는 도전막의 적층 구조를 채용한 반도체 장치 및 그 제조 방법이다. 또, 본 실시예에 따른 반도체 장치는, 메모리 셀 어레이(memory cell array)형 상 변화 메모리이다.
도 1, 도 3, 도 5, 도 7, 도 11, 도 13, 도 15는 본 실시예에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 상면도, 도 2, 도 4, 도 6, 도 8, 도 9, 도 10, 도 12, 도 14, 도 16은 본 실시예에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도이다. 또한, 도 15는 본 실시예에 따른 반도체 장치를 나타내는 상면도, 도 16은 본 실시예에 따른 반도체 장치를 나타내는 단면도, 도 17은 본 실시예에 따른 반도체 장치의 메모리 셀의 회로도이다. 또, 도 2는 도 1 중의 절단선 Ⅱ－Ⅱ에서의 단면을, 도 4는 도 3 중의 절단선 Ⅳ－Ⅳ에서의 단면을, 도 6은 도 5 중의 절단선 Ⅵ－Ⅵ에서의 단면을, 도 8은 도 7 중의 절단선 Ⅷ－Ⅷ에서의 단면을, 도 12는 도 11 중의 절단선 ⅩⅡ－ⅩⅡ에서의 단면을, 도 14는 도 13 중의 절단선 ⅩⅣ－ⅩⅣ에서의 단면을, 도 16은 도 15 중의 절단선 ⅩⅥ－ⅩⅥ에서의 단면을 각각 나타내고 있다.
우선, 도 1 및 도 2에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(1)을 준비하고, 그 표면에 실리콘 산화막 등의 복수의 소자 분리막(2)을 트렌치(trench) 분리법 등에 의해 형성한다. 소자 분리막(2)은, 후에 형성되는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 절연하는 기능을 갖고, 반도체 기판(1) 표면의 평면에서 보아, 2F(“F”는, 이른바, 최소 가공 치수)의 피치로 줄무늬 형상으로 배치되어 있다. 즉, 복수의 소자 분리막(2) 사이의 활성 영역상에, MISFET는 배치된다.
또, 도 1 및 도 2 중에 나타낸 영역 AR1은, 상 변화 메모리의 한 셀의 형성 영역이며, 영역 AR1의 평면 사이즈는, 최소 가공 치수를 한 변으로 하는 정방형(이른바 "F2")(100)이 6개분 들어가는 크기(즉, "6F2")이다.
다음으로, 도 3 및 도 4에 나타내는 바와 같이, CVD(Chemical Vapor Deposition)법이나 스퍼터법 등의 막 형성 기술, 포토레지스트에 선택적으로 노광함으로써 포토레지스트를 패터닝하는 포토리소그래피 기술, 건식이나 습식의 에칭 기술 및 이온 주입 기술을 이용하여, 소자 분리막(2)의 연장 방향과 직교하는 방향으로 2F의 피치로 연장하는 게이트(예컨대, 실리콘 게이트)(4), 게이트상 절연막(예컨대, 실리콘 질화막)(5) 및 측벽 절연막(6)(예컨대, 실리콘 질화막), 및, 게이 트(4) 및 게이트상 절연막(5)에 대하여 자기 정합적으로 반도체 기판(1)의 표면에 형성된 소스(3a) 및 드레인(3b)을 각각 갖는 복수의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 인접하여 형성한다. 또, 상술한 소자 분리막(2) 및 복수의 MISFET의 형성에서는, 레벤손(Levenson)형 등의 위상 시프트 노광법이 이용된다.
소스(3a) 및 드레인(3b) 중 드레인(3b)은 소자 분리막(2)의 연장 방향에 인접하는 2개의 MISFET 사이에서 공유되고 있으며, 한편, 인접하는 2개의 MISFET의 각 소스(3a)는, 반도체 기판(1)의 표면에서, 절연하면서 인접하도록 배치되어 있다. 즉, 영역 AR1의 MISFET와 그에 인접한 MISFET(도 4에서는 영역 AR1의 좌측의 MISFET) 2개의 MISFET의 각 소스(3a)는, 반도체 기판(1)의 표면에서, 소정의 거리(게이트(4)의 게이트 길이 정도)를 두고 배치되고, 그 사이에 위치하는 게이트(4)에 의한 전계 분리 방식에 의해 분리되어 있다. 또, 도 3 및 이후의 상면도에서는, 표시의 번잡을 피하기 위해, 소자 분리막(2)의 빗금을 생략하고 있다.
다음으로, 도 5 및 도 6에 나타내는 바와 같이, 소스(3a) 및 드레인(3b)에 각각 접속하는 플러그(7)를 형성한다. 이 플러그(7)에는, 예컨대, 텅스텐막을 채용하면 좋다. 또, 플러그(7)의 형성은, 스퍼터법 등의 막 형성 기술 및 CMP(Chemical Mechanical Polishing) 등의 막 평탄화 기술을 이용하여 행하면 좋다. 또, 도 5 및 이후의 상면도에는 나타내고 있지는 않지만, 소자 분리막(2)상에는 실리콘 산화막 등의 층간 절연막을 형성한다. 또한, 플러그(7)를, 막 형성 기술, 포토리소그래피 기술 및 에칭 기술을 이용하여 형성하여도 좋다. 플러그(7)의 형성에서도, 레벤손형의 위상 시프트 노광법이 이용되고 있다.
다음으로, 도 7 및 도 8에 나타내는 바와 같이, 게이트상 절연막(5) 및 플러그(7)상에 실리콘 산화막 등의 층간 절연막(9)을 형성하고, 층간 절연막(9)을 선택적으로 개구하여 그 개구부에 플러그(8)를 형성한다. 플러그(8)의 형성 부분은, 소스(3a) 및 드레인(3b) 중 소스(3a)에 연결되는 플러그(7)상이며, 플러그(8) 및 플러그(7)는 더불어, MISFET의 각 소스(3a)와 후술하는 상 변화막(10)을 각각 접속하는 플러그로서 기능한다. 또, 도 7에서는, 플러그(8)를 대각선을 갖는 사각형으로 나타내고 있다. 플러그(8)에도 플러그(7)와 마찬가지로, 예컨대, 텅스텐막을 채용하면 좋다.
플러그(8)의 형성은, 도금법 등의 막 형성 기술 및 CMP 등의 막 평탄화 기술을 이용한 다마신(damascene) 배선법에 의해 행하면 좋다. 또한, 플러그(8)를, 막 형성 기술, 포토리소그래피 기술 및 에칭 기술을 이용하여, 형성하여도 좋다. 플러그(8)의 형성에서도, 레벤손형 위상 시프트 노광법이 이용된다.
다음으로, 도 9에 나타내는 바와 같이, 층간 절연막(9) 및 플러그(8)상의 전면에, CVD법이나 스퍼터법 등의 막 형성 기술을 이용하여, 비정질 상태 및 결정질 상태의 두 상을 가역적으로 취할 수 있는 상 변화막(10)과, 상 변화막(10)의 저항률보다 낮은 저항률을 갖는 도전막(11)의 적층 구조를 형성한다. 또, 상 변화막(10)에는, GexSbyTez(GST)막 등의 칼코게나이드 반도체막을, 도전막(11)에는 텅스텐막을, 각각 채용하면 좋다. 상 변화막(10) 및 도전막(11)의 형성에서도, 레벤손 형 위상 시프트 노광법이 이용된다.
그리고, 도 10에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여 도전막(11)상에 포토레지스트(12)를 형성하고, 소스 배선용 패터닝을 행한다. 이어서, 도 11 및 도 12에 나타내는 바와 같이, 포토레지스트(12)를 마스크로 하면서, 플라즈마 건식 에칭 등의 에칭 기술을 이용하여 상 변화막(10) 및 도전막(11)의 적층 구조에 패터닝을 행한다. 이에 따라, 상 변화막(10) 및 도전막(11)의 적층 구조는, 소자 분리막(2)의 연장 방향과 직교하는 방향으로 연장하고, 반도체 기판(1) 표면의 평면에서 보아, 소자 분리막(2)의 연장 방향에 인접하는 2개의 MISFET의 각 소스(3a), 및, 그들 소스(3a)에 접속하는 플러그(8) 및 플러그(7)에 걸치게 된다.
즉, 본 실시예에 따른 반도체 장치에서는, 영역 AR1의 MISFET와 그에 인접한 MISFET(도 12에서는 영역 AR1의 좌측의 MISFET) 2개의 MISFET, 그들 2개의 MISFET의 각 소스(3a)에 접속하는 플러그(8) 및 플러그(7)를 한 세트로 하여, 이들의 구조를 게이트(4)의 연장 방향으로 소정의 거리를 두고 인접하도록 복수 세트 구비하되, 상 변화막(10) 및 도전막(11)의 각 적층 구조는 더불어, 반도체 기판(1) 표면의 평면에서 보아 줄무늬 형상으로 배치되어 있다. 그리고, 상 변화막(10) 및 도전막(11)의 적층 구조는, 게이트(4)의 연장 방향으로 소정의 거리를 두고 인접하는 복수 세트의 플러그(8)에 접속하여, 반도체 기판(1)의 표면에 평행으로 연장하는 배선으로서 기능한다. 또한, 도전막(11)은, 반도체 기판(1)의 표면에 평행한 방향의 전류를 흐르게 하는 기능을 갖는다. 또, 도 11 및 이후의 상면도에서는, 표시의 번잡을 피하기 위해, 게이트(4)의 해칭을 제거하고 있다.
또, 본 실시예에서는, 소자 분리막(2), 각 MISFET의 게이트(4), 및, 상 변화막(10) 및 도전막(11)의 적층 구조는 모두, 반도체 기판(1) 표면의 평면에서 보아 일정한 피치의 줄무늬 형상으로 배치되어 있으며, 플러그(8) 및 플러그(7)는, 반도체 기판(1) 표면의 평면에서 보아, 소자 분리막(2) 사이에 위치하는 활성 영역과, 게이트(4) 사이의 공간의 교점에, 일정한 피치로 배치되어 있다.
그 후, 도 13 및 도 14에 나타내는 바와 같이, 상 변화막(10) 및 도전막(11)의 적층 구조와 층간 절연막(9)을 덮도록, 실리콘 산화막 등의 층간 절연막(14)을 CVD법 등에 의해 형성하고, 포토리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(9, 14) 내에 소스(3a) 및 드레인(3b) 중 드레인(3b)에 도달하는 컨택트 홀을 형성한다. 그리고, 이 컨택트 홀 내에 드레인(3b)에 접속하는 플러그(13)를 형성한다. 이 플러그(13)에는, 예컨대, 텅스텐막을 채용하면 좋다. 또, 플러그(13)의 형성은, 도금법 등의 막 형성 기술 및 CMP 등의 막 평탄화 기술을 이용한 다마신 배선법에 의해 행하면 좋다.
그리고, 도 15 및 도 16에 나타내는 바와 같이, 플러그(13)에 접속하는 줄무늬 형상의 텅스텐막(비트선으로서 기능하는)(15)을, 막 형성 기술, 포토리소그래피 기술 및 에칭 기술을 이용하여, 2F의 피치로 형성한다. 또, 비트선의 재료로는 다른 금속 재료, 즉, 구리나 알루미늄 등도 적용 가능하지만, 보다 미세한 가공이 가능하므로 텅스텐이 적합하다. 이 후, 필요에 따라 상층의 층간 절연막이나 배선 등(도시하지 않음)을 더 형성하면, 본 실시예에 따른 반도체 장치가 완성된다.
본 실시예의 반도체 장치에서는, 영역 AR1의 MISFET와 그에 인접한 MISFET(도 16에서는 영역 AR1의 좌측의 MISFET) 2개의 MISFET, 그들 2개의 MISFET의 각 소스(3a)에 접속하는 플러그(8) 및 플러그(7)를 한 세트로 하고, 이들 구조를 복수 세트 구비하되, 그 복수 세트 중의 각 MISFET의 게이트(4)는, 워드선이며, 그들 복수 세트 중에서, 상 변화막(10)의 플러그(8)와 접속한 부분(10a)이 기억 소자이다.
도 17에 나타내는 바와 같이, 영역 AR1의 MISFET와 그에 인접한 MISFET(도 17에서는 모두 트랜지스터 TR1)의 각 소스에 각각 접속하는 2개의 저항 소자 R1(상 변화막(10)의 플러그(8)와 접속한 부분(10a))이, 메모리 셀의 기억 소자로서 기능한다. 또한, 도전막(11)은 반도체 기판(1)의 표면에 평행한 방향의 전류를 흐르게 하는 소스선 SL로서 기능한다. 그리고, 각 트랜지스터 TR1의 게이트(4)가 워드선 WL1, WL2로서 기능하고, 드레인에 전기적으로 접속하여, 소자 분리막(2)의 연장 방향으로 연장하는 텅스텐막(15)이 비트선 BL로서 기능한다. 그리고, 워드선 WL1, WL2는, 비트선 BL과 직교하고, 소스선 SL과는 평행으로 배치되어 있다.
본 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 영역 AR1의 MISFET와 그에 인접한 MISFET(도 16에서는 영역 AR1의 좌측의 MISFET) 2개의 MISFET 사이에서, MISFET의 각 소스(3a)는, 반도체 기판(1)의 표면에서, 소정의 거리를 두고 인접하고 있으며, 상 변화막(10)과 도전막(11)의 적층 구조의 형성 공정에서, 적층 구조는, 반도체 기판(1) 표면의 평면에서 보아, 게이트(4)의 연장 방향으로 연장하도록 줄무늬 형상으로, 영역 AR1의 MISFET와 그에 인접한 MISFET의 각 소스(3a), 및, 플러그(8) 및 플러그(7)에 걸쳐 형성된다. 따라서, 상 변화막(10) 의 형성 영역이 넓고, 고집적화한 경우이더라도 상 변화막(10)의 형성이 용이하다. 예컨대, 소자 분리막(2)과 게이트(4)를 2F의 피치로 형성하고, 1개의 셀을 6F2로 고집적화한 경우에도, 상 변화막은 6F의 피치로 형성할 수 있다.
특히, 도 11, 도 13 및 도 15에 나타내는 바와 같이, 반도체 기판(1) 표면의 평면에서 보아, 상 변화막(10) 및 도전막(11)이 대면적으로 형성되어 있다. 칼코게나이드 반도체막 등의 상 변화막(10)은, 다원계의 중원소를 포함하는 신재료이므로, 미세 패턴 형성용의 기존의 포토리소그래피 기술이나 에칭 기술을, 예컨대, 2F 피치의 미세 패턴 형성에 적용하는 것이 곤란하다. 그러나, 이와 같이 6F 피치의 대면적이라면, 미세 패턴으로 할 필요가 없어, 제조가 용이하게 된다.
또한, 본 실시예에 따른 반도체 장치의 제조 방법에 의하면, 소자 분리막(2), 게이트(4), 플러그(8) 및 플러그(7)의 형성에서는, 레벤손형 등의 위상 시프트 노광법이 이용된다. 이는, 소자 분리막(2), 게이트(4), 플러그(7) 및 플러그(8)가 모두, 일정한 피치로 배치되기 때문이다. 따라서, 하층의 MISFET, 및, 플러그(8) 및 플러그(7)는 미세하게 형성할 수 있고, 한편, 상 변화막(10)의 형성 영역은 넓게 할 수가 있다. 따라서, 6F2의 미세한 메모리 셀과, 제조 용이한 상 변화막을 양립시킬 수 있다.
또한, 본 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 상 변화막(10)과 상 변화막(10)의 저항률보다 낮은 저항률을 갖는 도전막(11)이 적층 구조를 구성하고, 적층 구조는, 반도체 기판(1)의 표면에 평행으로 연장하는 배선으로 서 기능하며, 도전막(11)은, 반도체 기판(1)의 표면에 평행한 방향의 전류를 흐르게 한다. 따라서, 상 변화막(10)과 도전막(11)의 적층 구조 중 도전막(11)이 배선의 주된 기능을 담당하게 되며, 상 변화막(11)의 형성층을 상층 배선으로서 이용 가능한 반도체 장치를 실현할 수 있다. 또한, 상 변화막(10)을 배선층으로서 이용함으로써, 종래, 그에 접속하고 있던 비아층과 배선층이 불필요하게 되며, 마스크 매수의 감소(예컨대, 2매)가 가능하게 된다. 그에 따라, 마스크 비용 감소, 공정수 감소에 의한 생산 스루풋 향상, 생산에 필요한 설비의 수 감소, 이 층에서 발생하고 있던 불량의 억제가 가능하게 되며, 비용을 삭감할 수 있다. 또한, 포어 구조를 채용한 경우에도, 상부 전극에 접속하는 비아가 불필요하게 되므로, 셀 면적 증대의 문제가 해소된다.
또한, 본 실시예에 따른 반도체 장치에 의하면, 소자 분리막(2)의 연장 방향에 인접하는 2개의 MISFET의 각 소스(3a)는, 이 2개의 MISFET의 각 게이트(4)의 연장 방향과 직교하는 방향(소자 분리막(2)의 연장 방향)에서 인접하고, 이 2개의 MISFET, 그들 2개의 MISFET의 각 소스에 인접하는 플러그(8) 및 플러그(7)의 한 세트를, 게이트(4)의 연장 방향으로 소정의 거리를 두고 인접하도록 복수 세트 구비하되, 상 변화막(10) 및 도전막(11)의 적층 구조는 아울러, 반도체 기판(1) 표면의 평면에서 보아, 게이트(4)의 연장 방향으로 연장하도록 줄무늬 형상으로 배치되어 있다. 일반적으로, 막이 섬 형상 등의 미세한 패턴으로서 형성되어 있으면, 포토리소그래피 기술 이용시에 포토레지스트 붕괴의 문제가 발생하기 쉽지만, 본 발명과 같이, 복수 세트의 각 적층 구조가 아울러, 반도체 기판(1) 표면의 평면에서 보 아 줄무늬 형상으로 배치되어 있으면, 포토레지스트 붕괴의 문제가 발생하기 어렵다. 따라서, 고집적화한 경우이더라도 상 변화막(10)의 형성이 용이하다. 또한, 본 실시예에 따른 반도체 장치에 의하면, 후술하는 바와 같이 소자 분리도 스트라이프(줄무늬 형상) 패턴으로 한 것에 의해, 레지스트 붕괴가 일어나기 어려운 효과가 있지만, GexSbyTez(GST)막 패턴은, 중원소의 신재료이며, 에칭이 곤란하고, 레지스트의 막을 두껍게 할 필요가 있으므로, 특히 효과적이다.
또한, 본 실시예에 따른 반도체 장치에 의하면, 비트선 BL을 구비하되, 각 MISFET는, 어레이 형상으로 반도체 기판(1)의 표면에 배치되고, 상 변화막(10) 및 도전막(11)의 각 적층 구조는 소스선 SL이며, 각 MISFET의 게이트(4)는, 워드선 WL1, WL2이며, 상 변화막(10)의 플러그(8)와 접속한 부분(10a)이 기억 소자이다. 그리고, 워드선 WL1, WL2는 비트선 BL과 직교하고, 소스선 SL과는 평행으로 배치되어 있다. 여기서, 셀 선택을 위해서는, 비트선은 워드선과 다른 방향으로 연장할 필요가 있고, 또한 비트선마다 위치가 서로 다르므로 인접하는 비트선을 공유할 수는 없다. 따라서, 본 실시예에서는 소스선을 공유하고 있다. 따라서, 상 변화막(10)을 이용한 메모리 셀에서, 상 변화막(10)의 형성이 용이한 반도체 장치를 실현할 수 있다.
또한, 본 실시예에 따른 반도체 장치에 의하면, 복수의 소자 분리막(2)은, 게이트(4)의 연장 방향으로 소정의 거리를 두고 인접하는 상기 복수 세트 사이에서, 영역 AR1의 MISFET와 게이트(4)의 연장 방향에 인접한 MISFET를 절연한다. 즉, 복수의 소자 분리막(2)은, 반도체 기판(1) 표면의 평면에서 보아, 게이트(4)의 연장 방향에 직교하도록 줄무늬 형상으로 배치되어 있다. 또한, 영역 AR1의 MISFET와 소자 분리막(2)의 연장 방향에 인접한 MISFET의 각 소스는, 반도체 기판(1)의 표면에서, 소정의 거리를 두고 배치되고, 그 사이에 위치하는 게이트(4)에 의한 전계 분리 방식에 의해 분리되어 있다. 따라서, 소자를 조밀하게 배치하면서 소자 사이의 분리를 도모할 수 있다.
또한, 본 실시예에 따른 반도체 장치에 의하면, 소자 분리막(2), 각 MISFET의 게이트(4), 및, 상 변화막(10) 및 도전막(11)의 적층 구조는 모두, 반도체 기판(1) 표면의 평면에서 보아 일정한 피치의 줄무늬 형상으로 배치되어 있으며, 플러그(8) 및 플러그(7)는, 반도체 기판(1) 표면의 평면에서 보아, 소자 분리막(2) 사이에 위치하는 활성 영역과, 게이트(4) 사이의 공간의 교점에, 일정한 피치로 배치되어 있다. 따라서, 소자의 구성 형상이 단순하며, 미세화하기 쉽고, 레벤손형 등의 위상 시프트 노광법을 효과적으로 이용할 수 있다. 여기서 상 변화막(10) 및 도전막(11)의 적층 구조는 폭넓게 형성되므로, 본 실시예에서는 반드시 레벤손형 등의 위상 시프트 노광법을 이용할 필요는 없지만, 미세화 및 치수 정밀도 등의 요구 때문에, 레벤손형 등의 위상 시프트 노광법을 이용하여 형성하여도 좋다.
(실시예 2)
본 실시예는, 실시예 1에 따른 반도체 장치의 변형예로서, 실시예 1에서의 상 변화막(10) 및 도전막(11)의 적층 구조를, 메모리 셀의 소스선에 한정하는 것은 아니고, 일반적인 배선층으로서 이용하는 것이다.
도 18은 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 이 반도체 장치에서도, 실리콘 기판 등의 반도체 기판(1)의 표면에, 실리콘 산화막 등의 복수의 소자 분리막(2), 및, 소스 또는 드레인(3), 게이트(4)를 각각 갖는 복수의 MISFET가 형성되어 있다. 그리고, 각 MISFET에서, 소스 또는 드레인(3)의 한쪽에는 플러그(8)가 접속되어 있다.
플러그(8)에 접속하는 GexSbyTez(GST)막 등의 칼코게나이드 반도체막인 상 변화막(10b)이, 반도체 기판(1)의 표면의 위쪽에 형성되어 있으며, 상 변화막(10b)의 저항률 보다 낮은 저항률을 갖는 텅스텐막 등의 도전막(11a)이, 상 변화막(10b)상에 형성되어 있다. 그리고, 상 변화막(10b)과 도전막(11a)은 적층 구조를 형성하고, 이 적층 구조는, 반도체 기판(1)의 표면에 평행으로 연장하는 배선으로서 기능한다. 또, 실시예 1의 경우와 달리, 이 적층 구조는, 소스선으로서 기능하는 기능하는 것이 아니어도 좋고, 배선 일반으로서 기능하는 것이면 좋다. 즉, 상 변화막(10b)이, 반도체 기판(1)의 표면의 위쪽에 형성되어 있으며, 상 변화막(10b)의 저항률보다 낮은 저항률을 갖는 도전막(11a)이, 상 변화막(10b)상에 형성되고, 상 변화막(10b)과 도전막(11a)이 적층 구조를 구성하고 있으면 좋다.
도전막(11a)상에는 도전막(11a)의 하나의 주 표면에 접속하는 구리제의 비아용 플러그(16)가 형성되어 있으며, 플러그(16)상에는 구리제의 배선막(17)이 형성되어 있다. 도전막(11a)은, 배선막(17) 및 플러그(16)를 거친, 반도체 기판(1)의 표면에 평행한 방향의 전류 A2나 A1을 흐르게 한다.
본 실시예에 따른 반도체 장치에서도, 상 변화막(10b)과 상 변화막(10b)의 저항률보다 낮은 저항률을 갖는 도전막(11a)이 적층 구조를 구성하고, 이 적층 구조는, 반도체 기판(1)의 표면에 평행으로 연장하는 배선으로서 기능하며, 도전막(11a)은, 반도체 기판(1)의 표면에 평행한 방향의 전류 A1, A2를 흐르게 한다. 따라서, 상 변화막(10b)과 도전막(11a)의 적층 구조 중 도전막(11a)이 배선의 주된 기능을 담당하게 되며, 상 변화막(10b)의 형성층을 상층 배선으로서 이용 가능한 반도체 장치를 실현할 수 있다.
(실시예 3)
본 실시예는, 실시예 2에 따른 반도체 장치의 변형예로서, 실시예 2의 구리제의 비아용 플러그(16) 대신에, 보다 고융점인 텅스텐 등의 고융점 금속의 비아용 플러그를 채용하는 것이다.
도 19는 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 또, 도 19에서는, 도 18의 구리제의 플러그(16)가 텅스텐 등의 고융점 금속의 비아용 플러그(16a)로 변경되어 있는 점 외에, 장치 구성은 도 18과 같다.
상 변화막(10b)이 GexSbyTez(GST)막 등의 칼코게나이드 반도체막인 경우, 그 융점은 섭씨 600도 근방이다. 한편, 고융점 금속의 일례인 텅스텐의 경우, 그 융점은 섭씨 3300도 정도이다.
따라서, 본 실시예에 따른 반도체 장치에 의하면, 플러그(16a)의 융점은, 상 변화막(10b)의 융점 이상이다. 상 변화막(10b)은, 열 인가에 의해 비정질 상태 및 결정질 상태의 두 상을 왕래하므로, 플러그(16a)의 융점이 상 변화막(10b)의 융점보다 낮으면, 플러그(16a)가 열에 의해 열화할 가능성이 있다. 그러나, 플러그(16a)의 융점이 상 변화막(10b)의 융점 이상이면, 플러그(16a)가 열에 의해 열화하기 어렵다. 또한, 플러그(16a)가 열전도의 완충부로서 기능하므로, 플러그(16a)의 상층 배선(17)에 대한 열전도도 억제할 수 있다.
또, 구리의 융점은 섭씨 1000도 정도이므로, 실시예 2에 따른 반도체 장치에서도, 플러그(16)의 융점은 상 변화막(10b)의 융점 이상이며, 본 실시예와 마찬가지의 효과는 있다. 그러나, 보다 융점이 높은 텅스텐 등의 고융점 금속의 플러그(16a) 쪽이 본 실시예가 갖는 효과를 보다 얻기 쉽다.
또한, 본 실시예는, 상층 배선 사이를 접속하는 비아용 플러그만이 아니고, 소스 또는 드레인(3)의 한쪽과 적층 구조를 접속하는 플러그(8)와 같은 컨택트용 플러그에서도 적용 가능하다.
(실시예 4)
본 실시예는, 실시예 3에 따른 반도체 장치의 변형예로서, 실시예 3에서의 상 변화막(10b)과 도전막(11a)의 적층 구조를, MISFET로 접속되는 배선으로서 이용하는 것이 아니고, 상층 배선의 우회로로서 이용하는 것이다.
도 20은 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 또, 도 20 에 나타내는 바와 같이, 이 반도체 장치는, 상 변화막(10b)과 도전막(11a)의 적층 구조하의 MISFET가 삭제되고, 한편, 상 변화막(10b)과 도전막(11a)의 적층 구조상에만 의존하는 배선(17b), 및, 상 변화막(10b)과 도전막(11a)의 적층 구조에 전기적으로 접속되는 배선(17a, 17c), 도전막(11a)과 배선(17a, 17c)을 각각 접속하는, 도전막(11a)의 하나의 주 표면에 접속된 복수의 플러그(16a, 16b)를 갖는다.
본 실시예에서는, 상 변화막(10b)과 도전막(11a)의 적층 구조는, 배선(17b)의 우회로로서의 기능을 갖는다. 즉, 배선(17a, 17c) 사이를 흐르는 전류 A3이 배선(17b)을 흐르지 않도록 하기 위한 배선으로서, 상 변화막(10b)과 도전막(11a)의 적층 구조는 기능한다.
여기서, 본 실시예의 반도체 장치에 의하면, 복수의 플러그(16a, 16b)가 모두 도전막(11a)의 하나의 주 표면에 접속되어 있다. 따라서, 이 복수의 플러그(16a, 16b) 사이에 전류 A3이 흐르는 경우, 주로 저저항률의 도전막(11a)에 전류가 흐르고, 고저항률의 상 변화막(10b)을 관통하는 방향으로는 전류가 흐르기 어렵다. 상 변화막(10b)을 관통하는 방향으로 전류가 흐르기 어려우므로, 상 변화막(10b)의 상 변화가 발생하지 않도록 이 복수의 플러그(16a, 16b) 사이의 전류 A3의 값을 제한하거나, 상 변화막(10b)의 저항에 의한 전류 신호의 저감을 고려하거나 할 필요가 없다.
(실시예 5)
본 실시예는, 실시예 1 및 3에 따른 반도체 장치의 변형예로서, 실시예 1에 서의 메모리 셀용 소스선으로서, 실시예 3에서의 고융점 금속의 플러그가 접속된 상 변화막(10b)과 도전막(11a)의 적층 구조에 적어도 두 점에서 전기적으로 접속하고, 이 적층 구조의 저항률보다 낮은 저항률을 갖는 션트(shunt) 배선을 부가한 것이다.
도 21은 본 실시예에 따른 반도체 장치를 나타내는 단면도이다. 이 반도체 장치는, 도 19의 반도체 장치와 마찬가지로, 실리콘 기판 등의 반도체 기판(1), 그 표면에 형성된, 실리콘 산화막 등의 복수의 소자 분리막(2), 및, 소스 및 드레인(3), 게이트(4)를 각각 갖는 복수의 MISFET를 구비하고 있다. 또한, 이 반도체 장치는, 각 MISFET의 소스 및 드레인(3)의 한쪽에 접속된 플러그(8), 플러그(8)에 접속하는 상 변화막(10b), 상 변화막(10b)에 적층하는 도전막(11a), 도전막(11a)에 접속하는 고융점 금속의 비아용 플러그(16a, 16b) 및, 플러그(16a, 16b)에 접속하는 구리 등의 션트 배선(17)도 구비하고 있다.
이 션트 배선(17)은, 상 변화막(10b) 및 도전막(11a)의 적층 구조에 플러그(16a)를 거쳐 적어도 두 점에서 전기적으로 접속하고, 적층 구조 전체의 저항률보다 낮은 저항률을 갖는다.
따라서, 상 변화막(10b) 및 도전막(11a)의 적층 구조가 소스선으로서 이용되는 경우로서, 도전막(11a)만으로는 저저항화가 불충분한 경우에, 션트 배선(17)에 의해 소스선의 신호를 우회시켜 전달할 수 있다.
도 1은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 상면도,
도 2는 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 3은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 상면도,
도 4는 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 5는 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 상면도,
도 6은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 7은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 상면도,
도 8은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 9는 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 10은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단 면도,
도 11은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 상면도,
도 12는 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 13은 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 상면도,
도 14는 실시예 1에 따른 반도체 장치의 제조 방법의 한 공정을 나타내는 단면도,
도 15는 실시예 1에 따른 반도체 장치를 나타내는 상면도,
도 16은 실시예 1에 따른 반도체 장치를 나타내는 단면도,
도 17은 실시예 1에 따른 반도체 장치의 메모리 셀의 회로도,
도 18은 실시예 2에 따른 반도체 장치를 나타내는 단면도,
도 19는 실시예 3에 따른 반도체 장치를 나타내는 단면도,
도 20은 실시예 4에 따른 반도체 장치를 나타내는 단면도,
도 21은 실시예 5에 따른 반도체 장치를 나타내는 단면도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리막
3a : 소스 3b : 드레인
4 : 게이트 7 : 플러그
8 : 플러그 10, 10b : 상 변화막
11, 11a : 도전막 17 : 상층 배선

Claims (11)

  1. 표면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 표면의 위쪽에 형성된, 비정질 상태 및 결정질 상태를 가역적으로 취할 수 있는 상 변화막(phase change film)과,
    상기 반도체 기판의 상기 표면의 위쪽에 형성된, 상기 상 변화막의 저항률보다 낮은 저항률을 갖는 도전막과,
    상기 반도체 기판의 상기 표면에 인접하여 형성되고, 소스, 드레인, 게이트를 각각 갖는 제 1 및 제 2 MISFET(Metal Insulator Semiconductor Field Effect Transistor)와,
    상기 제 1 및 제 2 MISFET의 각 소스와 상기 상 변화막을 각각 접속하는 제 1 및 제 2 플러그
    를 구비하되,
    상기 상 변화막과 상기 도전막은 적층 구조를 구성하고,
    상기 적층 구조는, 상기 반도체 기판의 상기 표면에 평행하게 연장하는 배선으로서 기능하며,
    상기 도전막은, 상기 반도체 기판의 상기 표면에 평행한 방향의 전류를 흐르게 하며,
    상기 제 1 및 제 2 MISFET의 각 소스는, 상기 반도체 기판의 상기 표면에서, 소정의 거리를 두고 인접하고 있으며,
    상기 적층 구조는, 상기 반도체 기판의 상기 표면의 평면에서 보아, 상기 제 1 및 제 2 플러그에 걸쳐 형성되어 있는
    반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 MISFET의 각 게이트는 제 1 방향으로 연장하고, 각 소스는 상기 제 1 방향과 다른 제 2 방향에서 인접하며,
    상기 제 1 및 제 2 MISFET와 상기 제 1 및 제 2 플러그의 한 세트를, 상기 제 1 방향으로 소정의 거리를 두고 인접하도록 복수 세트 구비하되,
    상기 적층 구조는, 상기 반도체 기판의 상기 표면의 평면에서 보아, 상기 제 1 방향으로 연장하도록 줄무늬 형상으로 배치되어 있는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 복수 세트 중 적어도 한 세트의 상기 제 1 및 제 2 MISFET의 각 드레인 에 전기적으로 접속하고, 상기 제 2 방향으로 연장하는 비트선을 더 구비하되,
    상기 복수 세트 중 각 상기 제 1 및 제 2 MISFET는, 어레이 형상으로 상기 반도체 기판의 상기 표면에 배치되고,
    상기 적층 구조는 제 1 방향으로 연장하는 소스선이며,
    상기 복수 세트의 각 상기 제 1 및 제 2 MISFET의 상기 게이트는, 워드선이며,
    상기 복수 세트 중에서, 상기 상 변화막의 상기 제 1 및 제 2 플러그와 접속한 부분이 기억 소자인
    반도체 장치.
  5. 제 4 항에 있어서,
    상기 반도체 기판의 상기 표면에 형성되고, 상기 제 1 및 제 2 MISFET를, 상기 제 1 방향으로 소정의 거리를 두고 인접하는 상기 복수 세트 사이에서 절연하는 복수의 소자 분리막을 더 구비하되,
    상기 복수의 소자 분리막은, 상기 반도체 기판의 상기 표면의 평면에서 보아, 상기 제 2 방향으로 연장하도록 줄무늬 형상으로 배치되어 있으며,
    상기 복수의 소자 분리막 사이에, 상기 제 1 및 제 2 MISFET가 배치되고,
    상기 제 1 및 제 2 MISFET의 각 소스는, 상기 반도체 기판의 상기 표면에서, 소정의 거리를 두고 배치되고, 그 사이에 위치하는 게이트에 의한 전계 분리 방식 에 의해 분리되어 있는
    반도체 장치.
  6. 제 5 항에 있어서,
    상기 소자 분리막, 상기 제 1 및 제 2 MISFET의 상기 게이트, 및, 상기 적층 구조는 모두, 상기 반도체 기판의 상기 표면의 평면에서 보아, 일정한 피치의 줄무늬 형상으로 배치되고,
    상기 제 1 및 제 2 플러그는, 상기 반도체 기판의 상기 표면의 평면에서 보아, 상기 소자 분리막 사이에 위치하는 활성 영역과 상기 게이트 사이 공간과의 교점에, 일정한 피치로 배치되어 있는
    반도체 장치.
  7. 제 1 항, 제 3 항, 제 4 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 적층 구조에 적어도 두 점에서 전기적으로 접속하고, 상기 적층 구조의 저항률보다 낮은 저항률을 갖는 션트(shunt) 배선을 더 구비하는 반도체 장치.
  8. 제 1 항, 제 3 항, 제 4 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 적층 구조에 접속하는, 비아(via)용 또는 컨택트용 플러그를 더 구비하되,
    상기 플러그의 융점은, 상기 상 변화막의 융점 이상인
    반도체 장치.
  9. 제 8 항에 있어서,
    상기 플러그는 복수이고,
    상기 복수의 플러그는 모두, 상기 도전막의 하나의 주 표면에 접속된
    반도체 장치.
  10. (a) 표면을 갖는 반도체 기판을 준비하는 공정과,
    (b) 막 형성 기술, 포토리소그래피 기술, 에칭 기술 및 이온 주입 기술을 이용하여, 상기 반도체 기판의 상기 표면에, 제 1 방향으로 줄무늬 형상으로 연장하는 소자 분리막과, 상기 소자 분리막 사이에 위치하는 활성 영역상에, 상기 제 1 방향과 다른 제 2 방향으로 연장하는 게이트와, 상기 게이트에 대하여 자기 정합적으로 형성된 소스, 드레인을 각각 갖는 제 1 및 제 2 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 인접하여 형성하는 공정과,
    (c) 막 형성 기술, 포토리소그래피 기술 및 에칭 기술, 또는 막 형성 기술 및 막 평탄화 기술을 이용하여, 상기 제 1 및 제 2 MISFET의 각 소스에 각각 접속하는 제 1 및 제 2 플러그를 형성하는 공정과,
    (d) 막 형성 기술, 포토리소그래피 기술 및 에칭 기술을 이용하여, 상기 제 1 및 제 2 플러그의 모두에 접속하는, 비정질 상태 및 결정질 상태를 가역적으로 취할 수 있는 상 변화막과, 상기 상 변화막의 저항률보다 낮은 저항률을 갖는 도전막의 적층 구조를 형성하는 공정
    을 구비하되,
    상기 공정 (b)에서, 상기 제 1 및 제 2 MISFET의 각 소스는, 상기 반도체 기판의 상기 표면에서, 소정의 거리를 두고 배치되고,
    상기 공정 (d)에서, 상기 적층 구조는, 상기 반도체 기판의 상기 표면의 평면에서 보아, 상기 제 2 방향으로 연장하고 줄무늬 형상으로, 상기 제 1 및 제 2 플러그에 걸쳐 형성되는
    반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 공정 (b)에서의 상기 소자 분리막의 형성, 상기 제 1 및 제 2 MISFET의 상기 게이트의 형성, 및, 상기 공정 (c)에서의 상기 제 1 및 제 2 플러그의 형성에서는, 위상 시프트 노광법을 이용하여, 각각 일정한 피치로, 상기 소자 분리막, 상기 게이트, 및, 상기 제 1 및 제 2 플러그가 형성되는 반도체 장치의 제조 방법.
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