JP2008053310A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
半導体記憶装置及び半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP2008053310A JP2008053310A JP2006225768A JP2006225768A JP2008053310A JP 2008053310 A JP2008053310 A JP 2008053310A JP 2006225768 A JP2006225768 A JP 2006225768A JP 2006225768 A JP2006225768 A JP 2006225768A JP 2008053310 A JP2008053310 A JP 2008053310A
- Authority
- JP
- Japan
- Prior art keywords
- phase change
- insulating film
- layer
- upper electrode
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000003860 storage Methods 0.000 title abstract description 5
- 239000012782 phase change material Substances 0.000 claims abstract description 58
- 238000000151 deposition Methods 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 17
- 230000000149 penetrating effect Effects 0.000 claims description 16
- 238000005498 polishing Methods 0.000 claims description 7
- 230000035515 penetration Effects 0.000 claims description 3
- 239000007772 electrode material Substances 0.000 claims description 2
- 238000003475 lamination Methods 0.000 abstract 4
- 239000010410 layer Substances 0.000 description 116
- 239000011229 interlayer Substances 0.000 description 44
- 239000000463 material Substances 0.000 description 11
- 239000000758 substrate Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 239000011669 selenium Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000010030 laminating Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 150000001787 chalcogens Chemical class 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052798 chalcogen Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021476 group 6 element Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000010583 slow cooling Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/861—Thermal details
- H10N70/8616—Thermal insulation means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/90—Bulk effect device making
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】相変化材料の相変化に用いるジュール熱をさらに効率よく相変化材料に加えることができる半導体記憶装置を提供し、当該半導体記憶装置を容易に製造することができる製造方法を提供する。
【解決手段】上部電極６６は、積層方向に直交する平面に沿って相変化層６３を外側から囲んでいる。上部電極６６は、第１の領域８４外の残りの第２の領域８５内に配設されているため、上部電極６６とヒータ電極４３とは積層方向において重ならない。上部電極６６は、相変化層６３から積層方向に直交する平面に沿って延在している第３の領域８６内に配設されていることが好ましい。また、上部電極６６は、相変化層６３から積層方向に延在する第４の領域８７内には存在せず、第４の領域８７外の第５の領域８８内に配設されていることが好ましい。
【選択図】図６
【解決手段】上部電極６６は、積層方向に直交する平面に沿って相変化層６３を外側から囲んでいる。上部電極６６は、第１の領域８４外の残りの第２の領域８５内に配設されているため、上部電極６６とヒータ電極４３とは積層方向において重ならない。上部電極６６は、相変化層６３から積層方向に直交する平面に沿って延在している第３の領域８６内に配設されていることが好ましい。また、上部電極６６は、相変化層６３から積層方向に延在する第４の領域８７内には存在せず、第４の領域８７外の第５の領域８８内に配設されていることが好ましい。
【選択図】図６
Description
本発明は、半導体記憶装置及び半導体記憶装置の製造方法に関し、特に、相変化材料を利用して情報を記憶する半導体記憶装置及び半導体記憶装置の製造方法に関する。
特許文献１には、アモルファス状態と結晶状態で抵抗値が異なる相変化材料を上部電極と下部電極との間に配設された相変化メモリと呼ばれる半導体記憶装置が開示されている。相変化材料としては、硫黄（Ｓ）、セレン（Ｓｅ）あるいはテルル（Ｔｅ）などの第６族元素のカルコゲンを含んだＧｅｘＳｂｙＴｅｚなどのカルコゲナイド材料が用いられる。相変化メモリは、相変化材料にジュール熱を加えて相変化させることにより情報を記憶し、相変化材料に電流を流して電流値を検出することにより記憶された情報を読み出す。また、上部電極と下部電極の間に電流を流し、相変化材料と下部電極の界面付近に発生するジュール熱により相変化材料を相変化させることにより情報を記録する。具体的には、相変化材料を急速に第１の温度まで加熱した後に急冷することによりアモルファス状態を形成し、相変化材料を第１の温度よりも低い第２の温度まで緩やかに加熱した後に緩やかに冷却することにより結晶状態を形成する。
特許文献１の相変化メモリでは、積層方向に沿って上部電極と下部電極との間に相変化材料を挟んでいるため、相変化材料と下部電極との界面で発生したジュール熱が下部電極及び上部電極に逃げやすいという問題がある。
特許文献２のメモリ素子は、積層方向に対向したヒータ電極と上部電極との間に相変化材料層を配設し、さらに、上部電極と相変化材料層との間に絶縁層を設けると共に、上部電極の外周縁部から積層方向下方に延在する側壁を通じて上部電極と相変化材料とのコンタクトを確保している。
特許文献２のメモリ素子は、上部電極と相変化材料との間に絶縁層を挟んでいるが、ヒータ電極と相変化材料とが接触した記憶領域の直上に上部電極が配設されていることから、記憶領域で消費されるべき熱が上部電極に逃げやすい。さらに、上部電極のヒータ電極から積層方向上方に設けられた部位と、相変化材料の側壁にコンタクトする部位とを別の工程で製造することから、複雑な製造工程を必要とする。
本発明は、相変化材料の相変化に用いるジュール熱をさらに効率よく相変化材料に加えることができる半導体記憶装置と、当該半導体記憶装置を容易に製造することができる製造方法を提供することを目的とする。
第１の半導体記憶装置は、相変化材料により形成された相変化層と、相変化層に接続されたヒータ電極と、相変化層に接続された上部電極とを備えており、上部電極は、上部電極を所定の積層方向に貫く貫通部を有し、相変化層は、貫通部の内側から上部電極に接続され、ヒータ電極は、所定の積層方向において貫通部と重なる位置に配設されている。このような第１の半導体装置によれば、ヒータ電極と上部電極とが所定の積層方向において重ならないため、ヒータ電極と相変化材料層との界面付近で発生したジュール熱を上部電極に拡散させずに効率よく相変化材料に加えることができ、また、容易に製造することができる。
第２の半導体記憶装置は、第１の半導体記憶装置において、相変化層が貫通部を貫通しているため、上部電極が所定の積層方向に直交する方向から相変化層に接続しやすくなる。
第３の半導体記憶装置は、第１又は第２の半導体記憶装置において、相変化層が、環状に延在する上面と、所定の積層方向においてヒータ電極と上面との間に位置する底面と、底面の外周縁部と上面の外周縁部との間に延在する側面と、上面の内周縁部から底面側に窪んだ窪み部とを有しており、ヒータ電極が、底面に接続されており、上部電極が、側面に接続されているため、所定の積層方向における側面の大きさを確保したままで、所定の積層方向においてヒート電極と重なる部位における相変化層の所定の積層方向に沿った厚さを、小さくすることができる
第４の半導体記憶装置は、第３の半導体記憶装置において、断熱材料により形成されると共に窪み部内に充填されている断熱部を備えるため、ヒータ電極と相変化層との接続部分で発生したジュール熱を相変化層の中に閉じ込めることができる。
第５の半導体記憶装置は、第１から第４のいずれかの半導体記憶装置において、複数のヒータ電極を備え、相変化層には、少なくとも２つのヒータ電極が接続されているため、１つの相変化層内に複数の記憶領域を形成することができる。
第６の半導体記憶装置は、第１から第５のいずれかの半導体記憶装置において、複数の相変化層を備え、上部電極が、所定の積層方向に直交する配線方向に延設されると共に、配線方向に沿って配設された複数の貫通部を有し、各相変化層が、各貫通部に配設されているため、１つの上部電極で複数の相変化層を制御することができる。
第１の半導体記憶装置の製造方法は、ヒータ電極が所定の積層方向に貫通している第１の絶縁膜上に第２の絶縁膜を堆積し、第２の絶縁膜上に上部電極材料層を堆積し、第２の絶縁膜と上部電極層とを貫きヒータ電極を露出する貫通部を形成し、貫通部内に相変化材料を堆積するため、ヒータ電極と上部電極とが所定の積層方向において重ならず、ヒータ電極と相変化材料層との界面付近で発生したジュール熱を上部電極に拡散させずに効率よく相変化材料に加えることができ、また、容易に製造することができる半導体記憶装置を、容易に製造することができる。
第２の半導体記憶装置の製造方法は、第１の半導体記憶装置の製造方法において、第３の絶縁膜を上部電極層上に堆積し、貫通部を形成する段階で、第２の絶縁膜と上部電極層と第３の絶縁膜とを貫く貫通部を形成し、相変化材料を堆積する段階で、貫通部内を含む第３の絶縁膜上に相変化材料層を堆積し、第３の絶縁膜をストッパとして相変化材料を研磨することにより貫通部外の相変化材料を除去するため、貫通部内に相変化材料を容易に配設することができる。
第３の半導体記憶装置の製造方法は、第２の半導体記憶装置の製造方法において、相変化材料を堆積する段階で、貫通部内の相変化材料の積層方向における厚さを第２の絶縁膜の積層方向の厚さよりも薄く形成するため、貫通部内の相変化材料の積層方向上側表面に窪み部を有する半導体記憶装置を製造することができる。
第４の半導体記憶装置の製造方法は、第３の半導体記憶装置の製造方法において、貫通部内を含む第３の絶縁膜上に堆積された相変化材料上に断熱材料層を堆積し、相変化材料を研磨する段階で、断熱材料層を研磨することにより貫通部外の断熱材料層を除去するため、凹部内に断熱材料を充填した半導体記憶装置を容易に製造することができる。
本半導体記憶装置によれば、ヒータ電極と上部電極とが所定の積層方向において重ならないため、ヒータ電極と相変化材料層との界面付近で発生したジュール熱を上部電極に拡散させずに、効率よく相変化材料に加えることができ、また容易に製造することができる。
本半導体記憶装置の製造方法によれば、ＧＳＴ膜をメモリセルエリア内のみに形成することができ、ＧＳＴの汚染等の副作用なしに上部電極層をアドレス回路、パルス供給回路、センスアンプ回路等を含む周辺回路における配線や電極としても利用することができるので、他の半導体記憶装置と製造プロセスを共用化することができる。
本実施の形態の相変化メモリ１は、図１の回路図に示すようにメモリセルアレイ２とＸデコーダ（Ｘ ｄｅｃｏｄｅｒ）３ａ及び３ｂとリードライトスイッチ（Ｒｅａｄ／Ｗｒｉｔｅ Ｓｗｈｉｃｈ ｅｔｃ．）４ａ及び４ｂとゲート線５とビット線６とグランド線７と図示しない各種周辺回路とを備えている。
メモリセルアレイ２は、対向するＸデコーダ３ａとＸデコーダ３ｂとの間に配置されるとともに、対向するリードライトスイッチ４ａとリードライトスイッチ４ｂとの間に設けられている。ゲート線５は、Ｘデコーダ３ａ又はＸデコーダ３ｂからメモリセルアレイ２内に延びており、ビット線６は、ゲート線と交差するようにリードライトスイッチ４ａ又はリードライトスイッチ４ｂから延びている。グランド線７は、グランド電位を与えられておりメモリセルアレイ２内をめぐるように設けられている。
メモリセルアレイ２は、抵抗素子８とトランジスタ９とを有するメモリセルをマトリクス状に平面的に配置して構成されている。トランジスタ９のゲート電極はゲート線５に接続されており、ドレイン電極は抵抗素子８の一端に接続され、ソース電極はグランド線７に接続されている。抵抗素子８の他端はビット線６に接続されている。
抵抗素子８は、相変化材料で形成されており、相変化材料としては、硫黄（Ｓ）、セレン（Ｓｅ）あるいはテルル（Ｔｅ）などの第６族元素のカルコゲンを含んだＧｅｘＳｂｙＴｅｚ（ＧＳＴ）などのカルコゲナイド材料を用いる。相変化材料は、抵抗値の異なるアモルファス状態と結晶状態との間で相変化する。
相変化メモリ１は、ジュール熱で相変化材料を相変化させることにより情報を記憶し、相変化材料を流れる電流を検出することにより情報を読み出すことができる。具体的には、相変化材料を融点以上に急速加熱した後に急冷することによりアモルファス状態が形成され、相変化材料を融点より低く結晶化温度よりも高い温度まで緩やかに加熱した後に緩やかに冷却することにより結晶状態が形成される。
第１の実施の形態の相変化メモリ１は、図２の部分平面図、図３のIII−III断面図、図４の拡大断面図及び図５のＶ−Ｖ断面図に示すような構造をもつ。以下の説明では、互いに直交するｘ軸、ｙ軸及びｚ軸を用いて説明する。相変化メモリ１の積層方向はｚ軸方向であり、図３に示す半導体基板１０から遠い方向を上方と称して説明する。相変化メモリ１はｘｙ平面内に抵抗素子８を構成する相変化材料を配列している。
図３に示すように、相変化メモリ１は、半導体基板１０表面に埋設されたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１を有している。ＳＴＩ１１は、半導体基板１０の表面に、図２に示すような複数の長方形状のフィールド１００をｘｙ方向にマトリクス状に区画するように形成されており、さらにフィールド１００の外部で周辺領域１０１を囲んでいる。
図２に示すように、半導体基板１０の表面には複数のフィールド１００をｙ方向に横断するようにゲート電極１２が線状に突設されている。１つのフィールド１００には２本のゲート電極１２が通っている。図３に示すように、フィールド１００の表面には、２本のゲート電極１２の両側にドレイン層１３ａが設けられており、２本のゲート電極１２の間にソース層１３ｂが設けられている。
図３に示すように、ＳＴＩ１１とゲート電極１２とドレイン層１３ａとソース層１３ｂとを覆うように半導体基板１０上に第１の層間絶縁膜１４が積層されている。第１の層間絶縁膜１４内には、ドレイン層１３ａの表面から第１の層間絶縁膜１４を積層方向に貫通するようにセルコンタクトプラグ１５が埋設されている。ｘ軸方向に隣り合うフィールド１００内のセルコンタクトプラグ１５は、全てｘ軸方向に並べて配設されている。
図３に示すように、第１の層間絶縁膜１４上には第２の層間絶縁膜１６が積層されている。第２の層間絶縁膜１６及び第１の層間絶縁膜１４内には、第１の層間絶縁膜１４及び第２の層間絶縁膜１６を積層方向に貫通するようにＧＮＤコンタクトプラグ１７及び周辺コンタクト１８が埋設されている。ＧＮＤコンタクトプラグ１７は、ソース層１３ｂに接続されている。周辺コンタクト１８は、周辺領域１０１に配設されている。ＧＮＤコンタクトプラグ１７は、セルコンタクトプラグ１５からｙ軸方向にずれた位置に配設されている。第２の層間絶縁膜１６上には、図２に示すように、複数のフィールド１００をｘ軸方向に横断するように、グランド配線２０が線状に突設されている。第２の層間絶縁膜１６上には周辺コンタクト１８に接続された配線２１や、その他の配線２２が配設されている。
図３に示すように、グランド配線２０、配線２１及び配線２２を覆うように、第２の層間絶縁膜１６上に第３の層間絶縁膜３０が積層されている。第３の層間絶縁膜３０及び第２の層間絶縁膜１６内には、第２の層間絶縁膜１６及び第３の層間絶縁膜３０を積層方向に貫通するようにミドルコンタクトプラグ３４が埋設されている。ミドルコンタクトプラグ３４はセルコンタクトプラグ１５に接続されている。
図３に示すように、第３の層間絶縁膜３０上には、第１のベース絶縁膜４０、第２のベース絶縁膜５０、上部電極６６、ストッパ層６７、及び、カバー層６８が順に積層されている。
第１のベース絶縁膜４０内には、ミドルコンタクトプラグ３４から第１のベース絶縁膜４０を貫通するようにヒータ電極４３が形成されている。図２に示すように、ｘ軸方向に隣り合うフィールド１００内のヒータ電極４３は、全てｘ軸方向に並ぶように配設されている。
図２に示すように、上部電極６６は、ｘ軸方向を配線方向として延設されており、ｙ軸方向の幅がｘ軸方向の長さよりも小さく、ｚ軸方向にける厚みが幅や長さよりも小さい板状の配線である。ストッパ層６７は、積層方向において上部電極６６と重なる形状をもつ。
第２のベース絶縁膜５０、上部電極６６及びストッパ層６７内には、第２のベース絶縁膜５０、上部電極６６及びストッパ層６７を積層方向に貫通する貫通部５５が設けられている。貫通部５５は、各フィールド１００に配設されており、各フィールド１００内の２つのヒータ電極４３は、第１のベース絶縁膜４０上方で貫通部５５に面している。すなわち、ヒータ電極４３と上部電極６６とは積層方向において重ならないように配設されている。貫通部５５のｘｙ平面に沿った断面は、略長方形状となっている。
貫通部５５内には、相変化材料で形成された相変化層６３が埋設されている。複数のフィールド１００内の相変化層６３は、上部電極６６の長さ方向に沿って配設されている。相変化層６３には、積層方向上方から下方に向けて窪んだ窪み部６１が設けられている。窪み部６１内には、絶縁材料で形成された断熱部６４が埋め込まれている。
図３に示すように、第２のベース絶縁膜５０及びカバー層６８の上面、並びに、上部電極６６、ストッパ層６７及びカバー層６８のｘ軸方向側面は、第４の層間絶縁膜７０で覆われている。第４の層間絶縁膜７０上には、上層配線７３が配設されている。上部電極６６の上面から上層配線７３まで、ストッパ層６７、カバー層６８及び第４の層間絶縁膜７０を貫通するようにコンタクトプラグ７１が埋設されている。配線２２から上層配線７３まで、第３の層間絶縁膜３０、第１のベース絶縁膜４０、第２のベース絶縁膜５０及び第４の層間絶縁膜７０を貫通するようにコンタクトプラグ７２が埋設されている。
図４に示すように、相変化層６３は、底面８０と上面８１と窪み部６１と側面８２とを有している。底面８０は、貫通部５５の第１のベース絶縁膜４０側内部で、第１のベース絶縁膜４０及びヒータ電極４３の上側表面に接している。ヒータ電極４３と底面８０との接触面積は、底面８０の面積に比較して十分小さく形成されることが望ましい。
上面８１は、積層方向に直交する平面内であって、ストッパ層６７の上側表面と同じ平面内に広がり、貫通部５５を囲う円環形状をもち、カバー層６８の下側表面と面接触している。窪み部６１は、上面８１の内周縁部から積層方向下方に向かって窪んだ形状をもつ。窪み部６１の内部には、相変化層６３とカバー層６８との間に密閉されるように、絶縁材料で形成された絶縁部６４が充填されている。
本実施の形態の断熱部６４は、酸化膜により形成されているが他の絶縁材料で形成された膜であってもよく、複数種類の絶縁膜を積層したものであってもよく、相変化材料に酸素が取り込まれることを防止するために窒化膜であることが好ましい。また、断熱部６４は、カーボン膜のような高抵抗の導電性材料よりも熱を伝えにくい絶縁膜であることが好ましい。断熱部６４を、絶縁材料で形成することにより、断熱部６４に電流が流れてヒータ電極４３の積層方向直上の断熱部６４自体が発熱することを防止することができる。
側面８２は、底面８０の外周縁部から上面８１の外周縁部に向かって積層方向に延在し、貫通部５５を構成する第１の内壁５６と第２の内壁５７と第３の内壁５８とに面接触している。第１の内壁５６は積層方向に対して傾斜しているため、側面８２も第１の内壁５６と接触する部位で積層方向に対して傾斜している。側面８２は、第２の内壁５７を通じて上部電極６６に接続されている。
図６に示すように、上部電極６６は、積層方向に直交する平面に沿って相変化層６３を外側から囲んでいる。ヒータ電極４３から積層方向延長上に延在する第１の領域８４には上部電極６６が存在しない。上部電極６６は、第１の領域８４外の残りの第２の領域８５内に配設されているため、上部電極６６とヒータ電極４３とは積層方向において重ならない。上部電極６６は、相変化層６３から積層方向に直交する平面に沿って延在している第３の領域８６内に配設されていることが好ましく、本実施形態の上部電極６６は、第３の領域内に配設されている。また、上部電極は、相変化層６３から積層方向に延在する第４の領域８７内には存在せず、第４の領域８７外の第５の領域８８内に配設されていることが好ましく、本実施形態の上部電極６６は、第５の領域８８内に配設されている。
ヒータ電極４３から積層方向に延在する空間領域に上部電極６６が存在しないため、ヒータ電極４３と相変化層６３との接合部分において相変化材料の相変化に消費されるべきジュール熱が積層方向に向かって上部電極６６に逃げることを防止することができる。さらには、相変化層６３から積層方向に延在する領域にも上部電極６６が存在しないことから、ジュール熱が積層方向に向かって上部電極６６に逃げることをより効果的に防止することができる。
第２のベース絶縁膜５０を設けることにより、ヒータ電極４３と上部電極６６とを容易に絶縁することができる。
窪み部６１を設けることにより、相変化層６３の積層方向の厚みに比較して、ヒータ電極４３と相変化層６３との接合部分において相変化する領域を小さくして消費電力を抑制することができるとともに、相変化層６３の側面８２と上部電極６６がコンタクトする面積を十分に確保することができる。
なお、断熱部６４は複数層で構成されていてもよい。具体的に、窪み部６１の内部は、図７に示すように、酸化膜で形成された第１の断熱部９１と窒化膜で形成された第２の断熱部９２とを積層した断熱部９０で充填されていてもよい。貫通部５５の内部は、窪み部６１を有する相変化層６３に代えて、図８に示すような窪み部６１をもたない相変化層９３によって充填されていてもよい。
上部電極６６には、書き込み及び読み出し用の電位がコンタクトプラグ７１、上層配線７３、コンタクトプラグ７２及び配線２２を通して与えられる。ヒータ電極４３には、グランド電位がミドルコンタクトプラグ３４、セルコンタクトプラグ１５、ゲート電極１２とドレイン層１３ａとソース層１３ｂとで構成されたトランジスタ、ＧＮＤコンタクトプラグ１７及びグランド配線２０を通して与えられる。書き込み時にヒータ電極４３と上部電極６６との間に流れる電流が、ヒータ電極４３と相変化層６３との境界にジュール熱を発生させる。ジュール熱を制御することによって境界付近の相変化材料を相変化させることができる。
第１の実施の形態の相変化メモリ１の製造方法を図９から図２２までの断面図を参照しながら説明する。
図９に示すように、まず、ｐ型の半導体基板１０表面に沿って溝状に埋設したＳＴＩ１１を形成する。本実施形態では、ＳＴＩ１１の積層方向の深さは２４０ｎｍである。
次に、半導体基板１０上に７ｎｍのゲート絶縁膜を形成した後、ゲート絶縁膜上に１００ｎｍのドープトポリシリコンと１００ｎｍのタングステンシリサイドを順に堆積させ、フォトリソ加工でマスクを形成し、異方性エッチングによりドープトポリシリコン及びタングステンシリサイドをエッチングすることにより図９に示すようなゲート電極１２を形成する。次に、ゲート電極１２をマスクとしてリン（Ｐ）をイオン注入し、熱処理することによってｎ型拡散層であるドレイン層１３ａとソース層１３ｂとを形成する。
次に、ｎ型拡散層を形成した半導体基板１０に、ＴＥＯＳ（テトラエトキシシラン）酸化膜を７００ｎｍ堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化することにより第１の層間絶縁膜１４を形成する。次に、ドレイン層１３ａ上の第１の層間絶縁膜１４を積層方向に貫くコンタクトを開口した後、ドープトポリシリコン２５０ｎｍを堆積させ、ＣＭＰにより平坦化することによりセルコンタクトプラグ１５を形成する。
次に、第１の層間絶縁膜１４上にシリコン酸化膜（ＳｉＯ２）を２００ｎｍ堆積させることにより第２の層間絶縁膜１６を形成する。次に、ソース層１３ｂ上の第１の層間絶縁膜１４及び第２の層間絶縁膜１６を積層方向に貫くコンタクトを開口し、更に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順にそれぞれ１０ｎｍ、１５ｎｍ、２５０ｎｍ堆積させ、その後にＣＭＰにより平坦化することによりＧＮＤコンタクトプラグ１７を形成する。なお、ＧＮＤコンタクトプラグ１７と同時に周辺領域に周辺コンタクト１８を形成する。
次に、図１０に示すように、第２の層間絶縁膜１６上に窒化タングステン（ＷＮ）を５ｎｍ、ＷＮ上にＷを５０ｎｍ堆積させた後、ＷＮ及びＷの層をパターニングすることによりＧＮＤコンタクトプラグ１７に導通したグランド配線２０を形成する。グランド配線２０と同時に周辺領域に必要な配線２１及び配線２２を形成する。
次に、図１１に示すように、第２の層間絶縁膜１６上に酸化膜を５００ｎｍ堆積させ、ＣＭＰにより平坦化することにより第３の層間絶縁膜３０を形成し、更に、セルコンタクトプラグ１５上において第２の層間絶縁膜１６及び第３の層間絶縁膜３０を積層方向に貫くコンタクト３１を開口する。
次に、図１２に示すように、第３の層間絶縁膜３０上にＴｉ、ＴｉＮを順にそれぞれ１０ｎｍ、５０ｎｍ堆積させることによりコンタクト材料層３２を形成する。
次に、コンタクト材料層３２をＣＭＰにより第３の層間絶縁膜３０が露出されるまで研磨することにより、図１３に示すように第２の層間絶縁膜１６及び第３の層間絶縁膜３０を積層方向に貫いているミドルコンタクトプラグ３４を形成する。
次に、図１４に示すように、第３の層間絶縁膜３０上にシリコン酸化膜を３００ｎｍ堆積させ、第１のベース絶縁膜４０を形成し、更に、ミドルコンタクトプラグ３４上において第１のベース絶縁膜４０を積層方向に貫通したコンタクト４１を開口する。
次に、図１５に示すように、第１のベース絶縁膜４０上にＴｉＮを５０ｎｍ堆積させることによりヒータ材料層４２を形成する。
次に、ヒータ材料層４２をＣＭＰにより第１のベース絶縁膜４０が露出されるまで研磨することにより、図１６に示すようなヒータ電極４３を形成する。
次に、図１７に示すように、第１のベース絶縁膜４０上にシリコン酸化膜を５０ｎｍ堆積させることにより第２のベース絶縁膜５０を積層する。さらに、第２のベース絶縁膜５０上にＷＮとＷを合わせて５０ｎｍ堆積することにより上部電極層５１を積層する。その後、上部電極層５１上にシリコン窒化膜（ＳｉＮ）を５０ｎｍ堆積することによりストッパ絶縁膜５２を積層する。
次に、図１８に示すように、ストッパ絶縁膜５２上に堆積させたレジスト５３をパターニングして、ストッパ絶縁膜５２上で各フィールド１００の２つのヒータ電極４３を同時に囲うような開口パターン５４を形成する。
次に、図１９に示すように、レジスト５３をマスクとして開口パターン５４直下の第２のベース絶縁膜５０をエッチングすることにより、第２のベース絶縁膜５０、上部電極層５１及びストッパ絶縁膜５２を積層方向に貫通する貫通部５５を形成し、レジスト５３を除去する。貫通部５３内には、図２の各フィールド１００内の２つのヒータ電極４３の上面が露出されている。図１９に示すように、貫通部５５は、第２のベース絶縁膜５０内の第１の内壁５６と、上部電極層５１内の第２の内壁５７と、ストッパ絶縁膜５２内の第３の内壁５８とにより構成されている。第１の内壁５６は、積層方向から傾いたテーパ形状をもち、ｘｙ平面に平行な断面積がヒータ電極４３に近いほど小さくなるように形成されている。
次に、図２０に示すように、貫通部５５内を含む第２のベース絶縁膜５０上にＧＳＴを１００ｎｍ堆積させることによりＧＳＴ膜６０を形成する。貫通穴５５内のＧＳＴ膜６０の積層方向上方には、積層方向下方に窪んだ窪み部６１が形成される。次に、高密度プラズマ（ＨＤＰ：ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）を用いてＧＳＴ膜６０上にシリコン酸化膜を５００ｎｍ堆積させることにより断熱材料層６２を形成する。ＧＳＴ膜６０は、２５ｎｍから１００ｎｍであることが好ましく、１００ｎｍであることがより好ましい。
次に、図２１に示すように、ストッパ絶縁膜５２をストッパとして断熱材料層６２及びＧＳＴ膜６０をＣＭＰにより平坦化する。平坦化すると、貫通部５５内に残ったＧＳＴ膜６０により相変化層６３が形成され、相変化層６３内の窪み部６１内に残った断熱材料層６２により断熱部６４が形成される。相変化層６３を成形する際に、貫通部５５を型枠として使用することができる。
次に、図２１に示すように、ＧＳＴ膜６０及び断熱部６４上にシリコン窒化膜を５０ｎｍ堆積させることにより、カバー絶縁膜６５を形成する。カバー絶縁膜６５を形成すると、相変化層６３及び断熱部６４は貫通部５５内に密閉される。
次に、図２１に示すカバー絶縁膜６５、ストッパ絶縁膜５２及び上部電極層５１をエッチングして、図２２に示すようなパターンにパターニングすることにより、カバー絶縁膜６５、ストッパ絶縁膜５２及び上部電極層５１が積層方向に重なる形状とする。上部電極層５１をエッチングすることにより、ｘ軸方向に延びた上部電極６６が形成され、ストッパ絶縁膜５２をエッチングすることにより、上部電極６６上にストッパ層６７を形成し、カバー絶縁膜６５をエッチングすることにより、カバー層６８を形成する。
次に、図３に示すように、第２のベース絶縁膜５０及び絶縁膜カバー層６８上に、第４の層間絶縁膜７０を形成し、コンタクトプラグ７１、コンタクトプラグ７２及び上層配線７３を形成することにより、相変化メモリ１が形成される。
以上、本願発明を実施例に基づき具体的に説明したが、本願発明はこれら実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
１ 相変化メモリ
２ メモリセルアレイ
３ａ及び３ｂ Ｘデコーダ
４ａ及び４ｂ リードライトスイッチ
５ ゲート線
６ ビット線
７ グランド線
８ 抵抗素子
９ トランジスタ
１０ 半導体基板
１１ ＳＴＩ
１２ ゲート電極
１３ａ ドレイン層
１３ｂ ソース層
１４ 第１の層間絶縁膜
１５ セルコンタクトプラグ
１６ 第２の層間絶縁膜
１７ ＧＮＤコンタクトプラグ
１８ 周辺コンタクト
２０ グランド配線
２１ 配線
２２ 配線
３０ 第３の層間絶縁膜
３１ コンタクト
３２ コンタクト材料層
３４ ミドルコンタクトプラグ
４０ 第１のベース絶縁膜
４１ コンタクト
４２ ヒータ材料層
４３ ヒータ電極
５０ 第２のベース絶縁膜
５１ 上部電極層
５２ ストッパ絶縁膜
５３ レジスト
５４ 開口パターン
５５ 貫通部
５６ 第１の内壁
５７ 第２の内壁
５８ 第３の内壁
６０ ＧＳＴ膜
６１ 窪み部
６２ 断熱材料層
６３ 相変化層
６４ 断熱部
６５ カバー絶縁膜
６６ 上部電極
６７ ストッパ層
６８ カバー層
７０ 第４の層間絶縁膜
７１ コンタクトプラグ
７２ コンタクトプラグ
７３ 上層配線
８０ 底面
８１ 上面
８２ 側面
８４ 第１の領域
８５ 第２の領域
８６ 第３の領域
８７ 第４の領域
８８ 第５の領域
９０ 断熱部
９１ 第１の断熱部
９２ 第２の断熱部
９３ 相変化層
１００ フィールド
１０１ 周辺領域
２ メモリセルアレイ
３ａ及び３ｂ Ｘデコーダ
４ａ及び４ｂ リードライトスイッチ
５ ゲート線
６ ビット線
７ グランド線
８ 抵抗素子
９ トランジスタ
１０ 半導体基板
１１ ＳＴＩ
１２ ゲート電極
１３ａ ドレイン層
１３ｂ ソース層
１４ 第１の層間絶縁膜
１５ セルコンタクトプラグ
１６ 第２の層間絶縁膜
１７ ＧＮＤコンタクトプラグ
１８ 周辺コンタクト
２０ グランド配線
２１ 配線
２２ 配線
３０ 第３の層間絶縁膜
３１ コンタクト
３２ コンタクト材料層
３４ ミドルコンタクトプラグ
４０ 第１のベース絶縁膜
４１ コンタクト
４２ ヒータ材料層
４３ ヒータ電極
５０ 第２のベース絶縁膜
５１ 上部電極層
５２ ストッパ絶縁膜
５３ レジスト
５４ 開口パターン
５５ 貫通部
５６ 第１の内壁
５７ 第２の内壁
５８ 第３の内壁
６０ ＧＳＴ膜
６１ 窪み部
６２ 断熱材料層
６３ 相変化層
６４ 断熱部
６５ カバー絶縁膜
６６ 上部電極
６７ ストッパ層
６８ カバー層
７０ 第４の層間絶縁膜
７１ コンタクトプラグ
７２ コンタクトプラグ
７３ 上層配線
８０ 底面
８１ 上面
８２ 側面
８４ 第１の領域
８５ 第２の領域
８６ 第３の領域
８７ 第４の領域
８８ 第５の領域
９０ 断熱部
９１ 第１の断熱部
９２ 第２の断熱部
９３ 相変化層
１００ フィールド
１０１ 周辺領域
Claims (10)
- 相変化材料により形成された相変化層と、
前記相変化層に接続されたヒータ電極と、
前記相変化層に接続された上部電極と、を備える半導体記憶装置であって、
前記上部電極は、前記上部電極を前記所定の積層方向に貫く貫通部を有し、
前記相変化層は、前記貫通部の内側から前記上部電極に接続され、
前記ヒータ電極は、前記所定の積層方向において前記貫通部と重なる位置に配設されている、
半導体記憶装置。 - 前記相変化層は、前記貫通部を貫通している、
請求項１に記載の半導体記憶装置。 - 前記相変化層は、
環状に延在する上面と、
前記所定の積層方向において前記ヒータ電極と前記上面との間に位置する底面と、
前記底面の外周縁部と前記上面の外周縁部との間に延在する側面と、
前記上面の内周縁部から前記底面側に窪んだ窪み部と、を有し、
前記ヒータ電極は、前記底面に接続され、
前記上部電極は、前記側面に接続されている、
請求項１又は請求項２の半導体記憶装置。 - 断熱材料により形成されると共に前記窪み部内に充填されている断熱部を備える、
請求項３の半導体記憶装置。 - 複数のヒータ電極を備え、
前記相変化層には、少なくとも２つのヒータ電極が接続されている、
請求項１から請求項４のいずれかの半導体記憶装置。 - 複数の前記相変化層を備え、
前記上部電極は、前記所定の積層方向に直交する配線方向に延設されると共に、前記配線方向に沿って配設された複数の前記貫通部を有し、
各前記相変化層は、各前記貫通部に配設されている、
請求項１から請求項５のいずれかの半導体記憶装置。 - ヒータ電極が所定の積層方向に貫通している第１の絶縁膜上に第２の絶縁膜を堆積し、
前記第２の絶縁膜上に上部電極材料層を堆積し、
前記第２の絶縁膜と前記上部電極層とを貫き前記ヒータ電極を露出する貫通部を形成し、
前記貫通部内に相変化材料を堆積する、
半導体記憶装置の製造方法。 - 前記第３の絶縁膜を前記上部電極層上に堆積し、
前記貫通部を形成する段階で、前記第２の絶縁膜と前記上部電極層と前記第３の絶縁膜とを貫く貫通部を形成し、
前記相変化材料を堆積する段階で、前記貫通部内を含む前記第３の絶縁膜上に前記相変化材料層を堆積し、
前記第３の絶縁膜をストッパとして前記相変化材料を研磨することにより、前記貫通部外の相変化材料を除去する、
請求項７の半導体記憶装置の製造方法。 - 前記相変化材料を堆積する段階で、前記貫通部内の前記相変化材料の積層方向における厚さを前記第２の絶縁膜の積層方向の厚さよりも薄く形成する、
請求項８の半導体記憶装置の製造方法。 - 前記貫通部内を含む前記第３の絶縁膜上に堆積された前記相変化材料上に断熱材料層を堆積し、
前記相変化材料を研磨する段階で、前記断熱材料層を研磨することにより前記貫通部外の前記断熱材料層を除去する、
請求項９の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006225768A JP4257352B2 (ja) | 2006-08-22 | 2006-08-22 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| TW096125362A TW200812004A (en) | 2006-08-22 | 2007-07-12 | Semiconductor memory device and fabrication method thereof |
| US11/826,870 US7723717B2 (en) | 2006-08-22 | 2007-07-19 | Semiconductor memory device and fabrication method thereof |
| CNA2007101424171A CN101132051A (zh) | 2006-08-22 | 2007-08-22 | 半导体存储器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006225768A JP4257352B2 (ja) | 2006-08-22 | 2006-08-22 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008053310A true JP2008053310A (ja) | 2008-03-06 |
| JP4257352B2 JP4257352B2 (ja) | 2009-04-22 |
Family
ID=39112513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006225768A Active JP4257352B2 (ja) | 2006-08-22 | 2006-08-22 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7723717B2 (ja) |
| JP (1) | JP4257352B2 (ja) |
| CN (1) | CN101132051A (ja) |
| TW (1) | TW200812004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218597A (ja) * | 2008-03-11 | 2009-09-24 | Samsung Electronics Co Ltd | 抵抗メモリ素子及びその形成方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101038997B1 (ko) * | 2009-12-22 | 2011-06-03 | 주식회사 하이닉스반도체 | 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법 |
| US8932900B2 (en) | 2011-08-24 | 2015-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phase change memory and method of fabricating same |
| KR102192848B1 (ko) * | 2014-05-26 | 2020-12-21 | 삼성전자주식회사 | 메모리 장치 |
| CN105428524B (zh) * | 2015-11-03 | 2018-04-13 | 江苏时代全芯存储科技有限公司 | 制造相变化记忆体的方法 |
| CN105489759B (zh) * | 2016-01-19 | 2018-04-13 | 江苏时代全芯存储科技有限公司 | 相变化记忆体及其制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU3769900A (en) * | 1999-03-25 | 2000-10-09 | Energy Conversion Devices Inc. | Electrically programmable memory element with improved contacts |
| US6586761B2 (en) | 2001-09-07 | 2003-07-01 | Intel Corporation | Phase change material memory device |
| US6815266B2 (en) * | 2002-12-30 | 2004-11-09 | Bae Systems Information And Electronic Systems Integration, Inc. | Method for manufacturing sidewall contacts for a chalcogenide memory device |
| US7323734B2 (en) * | 2003-02-25 | 2008-01-29 | Samsung Electronics Co., Ltd. | Phase changeable memory cells |
| KR100568109B1 (ko) * | 2003-11-24 | 2006-04-05 | 삼성전자주식회사 | 상변화 기억 소자 및 그 형성 방법 |
| KR100733147B1 (ko) * | 2004-02-25 | 2007-06-27 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
| KR100668823B1 (ko) | 2004-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그 제조방법 |
| KR100663348B1 (ko) * | 2004-09-02 | 2007-01-02 | 삼성전자주식회사 | 몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을갖는 피이. 램들 및 그 형성방법들. |
| CN1300271C (zh) | 2004-09-24 | 2007-02-14 | 中国科学院上海微系统与信息技术研究所 | 硫系化合物相变材料化学机械抛光的纳米抛光液及其应用 |
| US7202493B2 (en) | 2004-11-30 | 2007-04-10 | Macronix International Co., Inc. | Chalcogenide memory having a small active region |
| KR100612913B1 (ko) | 2004-12-16 | 2006-08-16 | 한국과학기술연구원 | ＡＩＮ 열방출층 및 ＴｉＮ 전극이 적용된 상변화 메모리 |
| US20060273297A1 (en) * | 2005-06-07 | 2006-12-07 | Thomas Happ | Phase change memory cell having ring contacts |
| US7599217B2 (en) * | 2005-11-22 | 2009-10-06 | Macronix International Co., Ltd. | Memory cell device and manufacturing method |
| JP4591833B2 (ja) * | 2006-01-17 | 2010-12-01 | エルピーダメモリ株式会社 | 相変化メモリ装置および相変化メモリ装置の製造方法 |
| JP4691454B2 (ja) * | 2006-02-25 | 2011-06-01 | エルピーダメモリ株式会社 | 相変化メモリ装置およびその製造方法 |
| JP4437297B2 (ja) * | 2006-06-22 | 2010-03-24 | エルピーダメモリ株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
-
2006
- 2006-08-22 JP JP2006225768A patent/JP4257352B2/ja active Active
-
2007
- 2007-07-12 TW TW096125362A patent/TW200812004A/zh unknown
- 2007-07-19 US US11/826,870 patent/US7723717B2/en active Active
- 2007-08-22 CN CNA2007101424171A patent/CN101132051A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218597A (ja) * | 2008-03-11 | 2009-09-24 | Samsung Electronics Co Ltd | 抵抗メモリ素子及びその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7723717B2 (en) | 2010-05-25 |
| US20080048170A1 (en) | 2008-02-28 |
| JP4257352B2 (ja) | 2009-04-22 |
| TW200812004A (en) | 2008-03-01 |
| CN101132051A (zh) | 2008-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4345676B2 (ja) | 半導体記憶装置 | |
| KR100791077B1 (ko) | 작은 전이영역을 갖는 상전이 메모리소자 및 그 제조방법 | |
| TWI430487B (zh) | 相變化記憶體裝置以及製造該裝置之方法 | |
| KR100476893B1 (ko) | 상변환 기억 셀들 및 그 제조방법들 | |
| KR101054100B1 (ko) | 반도체 기억 장치 | |
| KR100883412B1 (ko) | 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템 | |
| JP4955204B2 (ja) | 相変化記憶素子およびその形成方法 | |
| US20080089104A1 (en) | Semiconductor memory device and method for fabricating semiconductor memory device | |
| JP2009267219A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2003174144A (ja) | 半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法 | |
| JP2007214419A (ja) | 半導体装置 | |
| KR100448899B1 (ko) | 상변환 기억 소자 | |
| JP4257352B2 (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
| JP2006229238A (ja) | 相変化メモリ素子及びその製造方法 | |
| JP4437297B2 (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
| KR20090123291A (ko) | 상변화 메모리 소자와 그 제조 및 동작 방법 | |
| US20080186762A1 (en) | Phase-change memory element | |
| US20060001065A1 (en) | Alignment key structures in semiconductor devices including protected electrode structures and methods of fabricating the same | |
| JP4955218B2 (ja) | 半導体装置 | |
| KR20140120993A (ko) | 다층 상변화 물질을 이용하는 3차원 메모리 | |
| TW200405533A (en) | Memory arrangement, method for operating a memory arrangement, and method for producing a memory arrangement | |
| JP4428228B2 (ja) | 半導体装置 | |
| JP5386528B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR20100011651A (ko) | 상변화 메모리 소자와 그 제조 및 동작 방법 | |
| JP2006332671A (ja) | 相変化記憶素子及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080414 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090120 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090202 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4257352 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |