JP2009218597A - 抵抗メモリ素子及びその形成方法 - Google Patents
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Abstract
【課題】高集積化が可能である相変化メモリ素子及びその形成方法を提供する。
【解決手段】高い集積度で集積化が可能である抵抗メモリ素子及びその形成方法が提供される。一実施形態では、ビットラインが銅を使用したダマシン法で形成されて、前記銅ビットラインが形成される際、銅ビットラインの近くに銅スタッドを形成することができる。
【選択図】図９
【解決手段】高い集積度で集積化が可能である抵抗メモリ素子及びその形成方法が提供される。一実施形態では、ビットラインが銅を使用したダマシン法で形成されて、前記銅ビットラインが形成される際、銅ビットラインの近くに銅スタッドを形成することができる。
【選択図】図９
Description
本発明の実施形態は、抵抗メモリ素子及びその形成方法に関し、より詳細には、高集積化が可能である相変化メモリ素子及びその形成方法に関する。
相変化メモリ素子は、相変化物質、例えばカルコゲン化合物の物質相（ｐｈａｓｅ）の電気伝導度（比抵抗）の差を利用して情報を格納して判読するメモリ素子である。この相変化メモリ素子は、不揮発性でありランダムアクセス（ｒａｎｄｏｍ ａｃｃｅｓｓ）が可能である特性によって次世代メモリとして脚光を浴びている。
しかし、異なるメモリ素子のように、より高い水準の集積度が要求されるために、これに相応することができる新しい相変化メモリ素子及びその形成方法が必要である。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高い集積度の抵抗メモリ素子及びその形成方法を提供する。
本発明の他の目的は、高い集積度の相変化メモリ素子及びその形成方法を提供する。
上述の目的を達成するため、本発明の一実施形態による抵抗メモリ素子において、基板上に抵抗メモリ要素が具備されることができる。前記抵抗メモリ要素上にビットラインが具備される。前記抵抗メモリ要素の上及び外側に前記ビットラインと同一である物質を含み、前記ビットラインの下面より高い下面を有する上スタッド（ｕｐｐｅｒ ｓｔｕｄ）が具備されることができる。
本発明の他の実施形態による抵抗メモリ素子において、基板上に抵抗メモリ要素が具備されることができる。前記抵抗メモリ要素の上に銅を含むビットラインが具備されることができる。前記抵抗メモリ要素の上及び外側に前記銅ビットラインの下面より高い下面を有する銅を含むセルの上スタッドが具備されることができる。前記セルの上スタッドの下面に連結され、前記セルの上スタッドと異なる物質を含むセルの下スタッド（ｌｏｗｅｒ ｓｔｕｄ）が具備されることができる。
本発明の他の実施形態による抵抗メモリ素子において、基板のセルアレイ領域に抵抗メモリ要素が具備されることができる。前記抵抗メモリ要素の上に銅を含むビットラインが具備されることができる。前記抵抗メモリ要素の上及び外側に前記銅ビットラインの下面より高い下面を有する銅を含むセルの上スタッドが具備されることができる。前記セルの上スタッドの下面に連結され、前記セルの上スタッドと異なる物質を含むセルの下スタッドが具備されることができる。前記基板と前記セルの下スタッドの間に前記基板と前記セルの下スタッドに電気的に連結され、前記セルの下スタッドの下面より大きい直径の上面を有するセルコンタクトプラグが具備されることができる。
本発明の他の実施形態による抵抗メモリ素子形成方法において、抵抗メモリ要素、及びセルコンタクトプラグが具備された基板が提供される。前記抵抗メモリ要素、及び前記セルコンタクトプラグの上に前記セルコンタクトプラグを露出するコンタクト穴を有する第１絶縁膜が形成される。前記コンタクト穴の内側に、セルの下スタッドが形成される。前記セルの下スタッド及び前記第１絶縁膜上に第２絶縁膜が形成される。前記第２絶縁膜、及び前記第１絶縁膜をパターニングして前記抵抗メモリ要素、及び前記セルの下スタッドを露出する第１開口部、及び第２開口部が形成される。前記第１開口部の内側には、前記相変化メモリ要素に連結されるビットラインが、前記第２開口部の内側には、前記セルの下スタッドに連結されて前記ビットラインの下面より高い下面を有するセルの上スタッドが形成される。
本発明の他の実施形態は、メモリアレイを提供する。前記メモリアレイは、基板に具備された複数個のメモリセルを含む。同一である行に配列されたメモリセルにワードラインが連結され、同一である列に配列されたメモリセルにビットラインが連結される。前記ビットラインは、銅を含む。前記ワードラインは、前記ビットラインの下に具備された下ワードラインと前記ビットラインの上に具備された上ワードラインを含む。前記下ワードライン及び前記上ワードラインは、コンタクトを通じて互いに連結する。前記コンタクトは、前記下ワードラインに連結されたコンタクトプラグと前記コンタクトプラグ及び前記上ワードラインに連結されて、銅を含むスタッドを含む。
本発明の他の実施形態による抵抗メモリ素子は、基板上に形成された抵抗メモリ要素を含む。前記抵抗メモリ要素の一端に第１銅配線が具備される。前記第１銅配線の上に前記抵抗メモリ要素の他端に連結された第２銅配線が具備される。
本発明の一実施形態によると、下スタッド（ｌｏｗｅｒ ｓｔｕｄ）及び上スタッド（ｕｐｐｅｒ ｓｔｕｄ）の二重スタッド構造を採用して、ダマシン法（ｄａｍａｓｃｅｎｅ）に対して優れた抵抗特性の銅スタッド、銅ビットライン、銅局所配線、及び／または銅ワードラインを形成することができる。
本発明の一実施形態によると、銅スタッドが銅ビットライン、或いは銅配線と同時に形成されることができてコンタクト抵抗を減少させることができる。
本発明の一実施形態によると、二重スタッド構造を採用して銅スタッドが形成される開口部の縦横比を縮めることができて銅の埋め立て特性を向上させることができる。
本発明の実施形態は、抵抗メモリ素子及びその形成方法に関することである。抵抗メモリ素子は、印加される信号によって、区別可能である少なくとも二つ以上の抵抗状態、例えば、高い抵抗状態及び低い抵抗状態を示すことができる抵抗メモリ要素を使用するメモリ素子である。抵抗メモリ要素は、例えば、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）メモリ要素、相変化（ｐｈａｓｅ−ｃｈａｎｇｅ）メモリ要素、磁気抵抗性（ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）メモリ要素、導電性金属酸化物（ＣＭＯ）メモリ要素、固体電解質（ｓｏｌｉｄ ｅｌｅｃｔｒｏｌｙｔｅ）メモリ要素、抵抗性ポリマー（ｒｅｓｉｓｔｉｖｅ ｐｏｌｙｍｅｒ）メモリ要素、抵抗性ポリシリコンメモリ要素などを含むことができる。
ペロブスカイトメモリ要素は、例えば、巨大磁気抵抗ＣＭＲ（ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）物質、高温超電導ＨＴＳＣ（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ）物質などを含むことができる。固体電解質メモリ要素は、金属イオンが固体電解質内で移動可能であり、従って導電性連結通路（ｃｏｎｄｕｃｔｉｖｅ ｂｒｉｄｇｉｎｇ）を形成することができる物質を含むことができる。
以下では、一例として相変化メモリ要素を採択する抵抗メモリ素子を使用して本発明の実施形態を説明するようにする。従って、以下で記述される説明は、上述された多様なメモリ要素を採択する抵抗メモリ素子に適用されることができる。
本発明の一実施形態は、相変化メモリ素子及びその形成方法を提供する。本発明の一実施形態にしたがう相変化メモリ素子は、相変化メモリ要素を含む。本発明の実施形態にしたがう相変化メモリ要素は、相変化物質を含むことができる。例えば、相変化メモリ要素は、相変化物質、或いは相変化物質膜、及びその両面に連結された二つの電極を全べて指すことが理解されうる。相変化物質は、提供される熱に依存して、互いに異なる抵抗状態を示す多数の結晶状態の間で、可逆的に転換することができる物質でありうる。相変化物質の結晶状態を変更するための信号として、電流、電圧のような電気的信号、光学信号、または放射線などを使用することができる。例えば、相変化物質の両端に連結された電極の間に電流が流れると、抵抗加熱によって相変化物質に熱（ｈｅａｔ）が提供されて、提供される熱の大きさ及び提供される時間に従って相変化物質の結晶状態を変更させることができる。例えば、相変化物質は、抵抗が高い非晶質状態（リセット状態）と抵抗が低い結晶質状態（セット状態）を示すことができる。相変化物質は、例えば、カルコゲン化合物を含むことができる。本発明の実施形態に従う相変化物質を‘ＸＹ’で表示する場合、ここで‘Ｘ’は、テルルＴｅ、セレニウムＳｅ、硫黄Ｓ、ポロニウムＰｏのうちで少なくとも一つを含み、‘Ｙ’は、アンチモンＳｂ、砒素Ａｓ、ゲルマニウムＧｅ、錫Ｓｎ、燐Ｐ、酸素Ｏ、インジウムＩｎ、ビスマスＢｉ、銀Ａｇ、金Ａｕ、パラジウムＰｄ、チタニウムＴｉ、硼素Ｂ、窒素Ｎ、シリコンＳｉのうち、少なくとも一つを含むことができる。
本発明の一実施形態による相変化物質は、例えば、Ｇｅ−Ｓｂ−Ｔｅ（ＧＳＴ）、Ｇｅ−Ｂｉ−Ｔｅ（ＧＢＴ）、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、周期律表の５Ａ族元素−Ｓｂ−Ｔｅ、周期律表の６Ａ族元素−Ｓｂ−Ｔｅ、周期律表の５Ａ族元素−Ｓｂ−Ｓｅ、周期律表の６Ａ族元素−Ｓｂ−Ｓｅなどのカルコゲン化合物、または上述で列挙したカルコゲン化合物に不純物がドーピングされたカルコゲン化合物を含むことができる。カルコゲン化合物にドーピングされる不純物は、例えば、窒素、酸素、シリコン、或いはこれらの組合せを含むことができる。
本発明の一実施形態は、相変化メモリ素子で、導電性構造の間の相互連結方法を含み、セルアレイ領域のビットラインとワードライン、周辺回路領域の局所配線のような多様な機能の配線の形成方法を提供する。
集積度が増加すると、横方向で素子（ｅｌｅｍｅｎｔ）の間の距離、ビットライン、局所配線のような各種配線（ｃｏｎｄｕｃｔｉｖｅ ｌｉｎｅ）の間の距離、及び配線の線幅（ｌｉｎｅ ｗｉｄｔｈ）は減少する反面、縦方向で基板上に積まれる層の高さは増加している。このような縦方向での高さ増加は、下及び上の導電性領域（ｃｏｎｄｕｃｔｉｖｅ ｒｅｇｉｏｎ）と配線の間、導電性領域の間、或いは配線の間の連結のためのコンタクト穴（ｃｏｎｔａｃｔ ｈｏｌｅ）、ビア穴（ｖｉａ ｈｏｌｅ）のような各種開口部（ｏｐｅｎｉｎｇ）の縦横比の増加を引き起こす。隣接した配線の間の距離が減少することによって、蝕刻による配線パターン形成が難しくなり、また配線の線幅減少によって配線の抵抗が増加している。一方、開口部の縦横比（縦横の比率）が増加することによって開口部の内側に導電物質を満たすことが難しくなり、開口部うち内側に満たされる導電物質の抵抗も増加している。
これによって、本発明の一実施形態は、ダマシン法（ｄａｍａｓｃｅｎｅ）を利用して少なくとも一つ以上の配線、例えば、ビットラインを銅を使用して形成する方法を提供する。
本発明の他の実施形態によると、ダマシン法を利用して銅ビットラインを形成する際、導電性領域の間、導電性領域と配線の間、或いは配線の間の連結のためのコンタクト構造の一部分のうち銅ビットラインに隣接した所を銅で形成する。例えば、ビットラインのためのストライプ形態（ｓｔｒｉｐｅ ｔｙｐｅ）の開口部を形成する際、コンタクト構造の一部分のための穴形態（ｈｏｌｅ ｔｙｐｅ）の開口部を形成し、ビットライン用開口部を銅で満たして銅ビットラインを形成し、コンタクト構造の一部分のための開口部は銅で満たされ、銅スタッド（ｓｔｕｄ；柱）が形成される。
本発明の他の実施形態によると、銅ビットライン及び銅スタッドを形成する前に、銅スタッドが形成される開口部の縦横比をさらに減少させるためにタングステンなどを使用した金属スタッドを形成することができる。
本明細書で、ある構成要素に関して使われた‘下面’（ｌｏｗｅｒ ｓｕｒｆａｃｅ）及び‘上面’（ｕｐｐｅｒ ｓｕｒｐａｃｅ）という用語は、その構成要素が形成される基板の主表面（ｍａｉｎ ｓｕｒｆａｃｅ）を基準として相対的に‘近い面’及び‘遠い面’を各々示す相対的な用語である。そして、本明細書で、ある構成要素の面の間の高さの比較は、基板の主表面を基準としたことでありうる。例えば、ある構成要素の下面が異なる構成要素の下面より低いということは、ある構成要素の下面が異なる構成要素の下面より基板の主表面から近くにあるということを示すことができる。
本明細書に使用された用語‘導電物質’は、金属、導電性金属窒化物、導電性金属酸化物、導電性酸化窒化物、ケイ化物、金属合金、またはこれらの組合せを示す。金属は、例えば、銅、アルミニウムＡｌ、タングステンチタニウムＴｉＷ、タンタルＴａ、モリブデンＭｏ、タングステンＷなどを含み、これに限定されることではない。導電性金属窒化物は、例えば、窒化チタニウムＴｉＮ、窒化タンタルＴａＮ、窒化モリブデンＭｏＮ、窒化ニオビウムＮｂＮ、窒化シリコンチタニウムＴｉＳｉＮ、窒化アルミニウムチタニウムＴｉＡｌＮ、窒化ボロンチタニウムＴｉＢＮ、窒化シリコンジルコニウムＺｒＳｉＮ、窒化シリコンタングステンＷＳｉＮ、窒化ボロンタングステンＷＢＮ、窒化アルミニウムジルコニウムＺｒＡＩＮ、窒化シリコンモリブデンＭｏＳｉＮ、窒化アルミニウムモリブデンＭｏＡｌＮ、窒化シリコンタンタルＴａＳｉＮ、窒化アルミニウムタンタルＴａＡｌＮなどを含み、これに限定されることではない。導電性酸化窒化物は、窒化酸化チタニウムＴｉＯＮ、窒化酸化アルミニウムチタニウムＴｉＡｌＯＮ、窒化酸化タングステンＷＯＮ、窒化酸化タンタルＴａＯＮなどを含み、これに限定されることではない。導電性金属酸化物は、酸化イリジウムＩｒＯ、酸化ルテニウムＲｕＯなどの導電性貴金属酸化物を含み、これに限定されることではない。
本明細書に使用された‘及び／または’という用語は、この用語の前後の要素の各々、或いはこれらの要素の多様な組合を示す意味に使用された。例えば、‘Ａ及び／またはＢ’という用語は、‘Ａ’、‘Ｂ’または‘Ａ及びＢ’を示す。このように、‘Ａ、Ｂ、及び／またはＣ’という用語は、‘Ａ’、‘Ｂ’、‘Ｃ’、‘Ａ及びＢ’、‘Ａ及びＣ’、‘Ｂ及びＣ’、または‘Ａ、Ｂ及びＣ’を示す。
以下、本発明の多様な実施形態に関して、添付される図面を参照して詳細に説明する。本発明の特徴及び長所は、添付される図面に関する以下の実施形態を通じて容易に理解される。本発明の実施形態は、ここで説明される実施形態に限定されなく、異なる形態に具体化されることができる。ここで紹介される実施形態は、開示された内容が徹底して完全になることができるように、そして当業者に本発明の思想が十分に伝えられることができるようにするために提供されることである。図面で同一である機能を有する構成要素に対しては同一である参照番号を併記した。
本明細書で‘基板’または‘半導体基板’または‘半導体層’は、シリコン表面を有する任意の半導体基板構造（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｂａｓｅｄ ｓｔｒｕｃｔｕｒｅ）を示すことができる。また、これらは任意の導電性領域、絶縁性領域、及び／または、任意の素子が形成された半導体基板構造を示すことができる。このような、半導体基板構造は、例えば、シリコン、絶縁体上のシリコンＳＯＩ、シリコンゲルマニウムＳｉＧｅ、ゲルマニウム、ヒ化ガリウムＧａＡｓ、ドーピング或いはドーピングされないシリコン、半導体構造によって支持されるシリコンのエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）、または異なる任意の半導体構造物を示すことができる。
本明細書で、ある構成が、異なる構成または基板上に具備されると（或いは形成されると）言及される場合に、そのある構成は、異なる構成または基板上に直接具備される（或いは形成される）、またはこれらの間にもう一つの第３の構成が具備されることも（或いは形成されることも）もありうるということを意味する。また、本明細書の多様な実施形態において、第１、第２、第３などの用語がスタッド（ｓｔｕｄ）、配線（ｃｏｎｄｕｃｔｉｖｅ ｌｉｎｅ）、コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）、絶縁膜、導電物質、コンタクト穴（ｃｏｎｔａｃｔ ｈｏｌｅ）、ビア穴（ｖｉａ ｈｏｌｅ）、開口部（ｏｐｅｎｉｎｇ）などの構成要素を記述するために使用されるが、これは、ある特定構成要素を異なる構成要素と区別するために使用されるだけであり、このような用語によって限定されてはならない。
図１は、本発明の一実施形態による抵抗メモリ素子が具備された基板１００のセルアレイ領域の一部分を示す平面図である。図１を参照すると、基板１００は、第１方向、例えば、行方向に伸張する帯形態（ｓｔｒｉｐｅ ｐａｔｔｅｒｎ）の素子領域ＡＣＴ （ｅｌｅｍｅｎｔ ｒｅｇｉｏｎ） を具備する。この素子領域ＡＣＴに、例えば不純物が注入されてワードラインＷＬが形成されることができる。素子領域ＡＣＴ以外の領域に素子分離領域ＳＴＩが具備される。すなわち、素子分離領域ＳＴＩによって素子領域ＡＣＴが限定される。
第２方向、例えば、列方向に伸張する帯形態のビットラインＢＬがワードラインＷＬと交差するように具備される。ワードラインＷＬとビットラインＢＬが交差する部分にメモリセルが具備されることができる。本発明の一実施形態において、メモリセルは、例えば、相変化メモリ要素のような抵抗メモリ要素Ｍｐを含むことができる。抵抗メモリ要素Ｍｐの一端は、ビットラインＢＬに連結され、他端は、ワードラインＷＬに連結される。ワードラインＷＬと抵抗メモリ要素Ｍｐの他端の間には、選択素子が具備されることができる。本発明の一実施形態によると、抵抗メモリ要素Ｍｐは、相変化物質を含むことができる。この相変化物質は、それに印加される信号、例えば、電圧または電流のような電気的信号、光学的信号または放射線（ｒａｄｉａｔｉｏｎ）によって、その結晶状態が可逆的に変わることができる物質でありうる。例えば、抵抗メモリ要素Ｍｐは、カルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ）のような相変化物質を含むことができる。
ワードラインＷＬとビットラインＢＬの配置は、多様に変わることができる。例えば、基板１００でワードラインＷＬがビットラインＢＬより近くに位置するできる。または、その反対にビットラインＢＬがワードラインＷＬより近くに位置することができる。
ワードラインＷＬの抵抗減少のためにワードラインＷＬは、ワードラインコンタクト構造ＷＬＣを通じて低い抵抗の配線に電気的に連結されることができる。例えば、ワードラインＷＬの抵抗減少のために用いられた低抵抗を有する配線は、該配線が前記ワードラインＷＬより基板から遠く離れているということを考慮して、上ワードラインＵＷＬとして参照されうる。そして、この上ワードラインＵＷＬを考慮して、前記ワードラインＷＬは下ワードラインＬＷＬとして参照されうる。また、本明細書で、ワードラインＷＬは、下ワードラインＬＷＬだけではなく上ワードラインＵＷＬを示すということが理解されることができる。ワードラインコンタクト構造ＷＬＣは、第１方向に隣接した抵抗メモリ要素Ｍｐの間に具備されることができる。ワードラインコンタクト構造ＷＬＣは、所定のメモリセル毎に形成されることができ、例えば、隣接した８個のメモリセル毎に形成されることができる。すなわち、第１方向に隣接したワードラインコンタクト構造ＷＬＣの間に８個のメモリセルが提供されることができる。また、ワードラインコンタクト構造ＷＬＣは、不規則に多様なメモリセル毎に形成されることができる。すなわち、第１方向に隣接したコンタクト構造の間に多様な個数、例えば、１６個、３２個などのメモリセルが提供されることができる。
図２は、本発明の一実施形態による抵抗メモリ素子のセルアレイ領域の一部分に対する等価回路図である。図２を参照すると、メモリ要素Ｍｐ、例えば、相変化メモリ要素の一端はビットラインＢＬに連結され、他端は選択素子Ｄを通じてワードラインＷＬに連結されることができる。メモリ要素Ｍｐを選択するための選択素子Ｄで、特別にここに限定されることではなくて、ダイオード、ＭＯＳトランジスタ、ＭＯＳダイオードなどが使用されることができ、図面には選択素子の一例としてダイオードＤが図示される。
図３乃至図８を参照して、本発明の一実施形態による相変化メモリ素子形成方法に対して説明をする。図３乃至図８は、メモリセルアレイ領域及び周辺回路領域の断面を示しているが、メモリセルアレイ領域の場合、行方向の断面（ワードラインが伸張する方向に切断した時の断面）及び列方向の断面（ビットラインが伸張する方向に切断した時の断面）を共に図示した。図３乃至図８で、左側の図面は、メモリセルアレイ領域で行方向の断面であり、中央の図面は、メモリセルアレイ領域で列方向の断面であり、右側の図面は、周辺回路領域の断面である。
図３を参照すると、基板１００に素子分離領域１１０によって限定された素子領域１２０Ａ、１２０Ｂを形成した後、セルアレイ領域の素子領域１２０Ａに不純物を注入して下ワードラインＬＷＬを形成する。下ワードラインＬＷＬは、例えば行方向に伸張する帯形態を示すことができる。また、下ワードラインＬＷＬは、多様な異なる方法を使用して形成されることができる。例えば、下ワードラインＬＷＬは、基板１００の上に複数個の平行である帯形態（ｓｔｒｉｐｅ ｐａｔｔｅｒｎ）のエピタキシャル半導体パターンを形成して、それに不純物イオンを注入することによって形成されることができる。素子分離領域１１０は、例えば、基板１００の一部分を蝕刻してトレンチを形成した後、ここに絶縁物質を埋めたてすることによって形成されることができる。周辺回路領域の素子領域１２０Ｂには、通常の工程を使用してソース／ドレーンＳ／Ｄ、ゲートＧを含む駆動トランジスタ１３０を形成する。本発明の一実施形態を説明することにおいて、同一のまたは類似の構造または機能を有するコンタクト穴、ビア穴、帯形態の穴のような各種開口部がセルアレイ領域と周辺回路領域において同時に形成されるとき、これらの開口の区別が必要な場合に、セルアレイ領域に形成される際には‘セル’という用語を、周辺回路領域に形成される際には‘周辺’という用語を該当する構成要素の前に付記した。このように、各種開口部を満たすコンタクト構造に関しても‘セル’及び‘周辺’という用語を使用してセルアレイ領域に形成されることと周辺回路領域に形成されることを区別した。
下ワードラインＬＷＬ及び駆動トランジスタ１３０を形成した後、基板１００の上に第１層間絶縁膜１４０を形成する。第１層間絶縁膜１４０をパターニングして、下ワードラインＬＷＬを露出させる下コンタクト穴１４０ｃを形成する。下コンタクト穴１４０ｃの内側にダイオードのような選択素子１５０を形成する。ダイオード１５０は、下コンタクト穴１４０ｃの内側にゲルマニウム、シリコン、またはシリコン−ゲルマニウムなどの半導体層を形成した後、そこに不純物を注入することによって形成されることができる。下コンタクト穴１４０ｃの内側の半導体層は、選択的エピタキシャル成長技術ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）、或いは固相エピタキシャル技術（ｓｏｌｉｄ ｐｈａｓｅ ｅｐｉｔａｘｉａｌ ｔｅｃｈｎｉｑｕｅ）などによって形成されることができる。選択的エピタキシャル成長技術は，下コンタクト穴１４０ｃによって露出された下ワードラインＬＷＬをシード層（ｓｅｅｄ ｌａｙｅｒ）に使用して半導体エピタキシャル層を成長させる方法である。これと違い、固相エピタキシャル技術は、下コンタクト穴１４０ｃの内側に非晶質半導体層または多結晶半導体層を形成した後、それを結晶化させる方法である。
ダイオード形成のための不純物を下コンタクト穴１４０ｃの半導体層に注入する前に、下コンタクト穴１４０ｃに形成された半導体層の一部分を除去することができる。これによって、第１層間絶縁膜１４０の上面より低い上面を有するリセスされた（ｒｅｃｅｓｓｅｄ）ダイオード１５０が形成されることができる。
下コンタクト穴１４０ｃの残余部分にタングステンなどの導電物質を満たして、下コンタクト穴１４０ｃの上部分に導電性プラグ１６０を形成する。導電性プラグ１６０を形成する前にダイオード１５０とのコンタクト抵抗特性を考慮して、ケイ化物層がダイオード１５０の上に形成されることができる。例えば、このケイ化物層は、コバルトケイ化物、ニッケルケイ化物、タングステンケイ化物、またはチタニウムケイ化物でありうる。
第２層間絶縁膜１７０を第１層間絶縁膜１４０及び導電性プラグ１６０の上に形成する。第２層間絶縁膜１７０をパターニングして導電性プラグ１６０を露出する上コンタクト穴１７０ｃを形成する。上コンタクト穴１７０ｃに電極用導電物質を埋めたてして、第１電極１８０を形成する。電極用導電物質を埋め立てする前に上コンタクト穴１７０ｃの側壁に絶縁性スペーサーを形成することができる。この絶縁性スペーサーによって、第１電極１８０が形成される上コンタクト穴１７０ｃの直径が減って、結果的に第１電極１８０とこの後に形成される相変化物質の間の接触面積が減少する。
セルアレイ領域で、第２層間絶縁膜１７０及び第１層間絶縁膜１４０をパターニングして、下ワードラインＬＷＬを露出するセルコンタクト穴１７５ｃを形成する。一方、周辺回路領域では、駆動トランジスタ１３０のゲートＧ、ソース／ドレーンＳ／Ｄ、素子領域１２０Ｂに形成された不純物拡散領域１２５を露出する周辺コンタクト穴１７５ｐ１、１７５ｐ２、１７５ｐ３を形成する。セルコンタクト穴１７５ｃに導電物質を埋めたてして、例えば、チタニウム窒化膜、及びタングステンを順に埋めたてしてセルコンタクトプラグ１９０ｃを形成する。一方、周辺コンタクト穴１７５ｐ１、１７５ｐ２、１７５ｐ３には、周辺コンタクトプラグ１９０ｐ１、１９０ｐ２、１９０ｐ３が形成される。
次の図４を参照して、対応する第１電極１８０の上に相変化物質膜２００及び第２電極２１０を形成する。ここで相変化物質膜２００は、同一である列の少なくとも二つ以上のメモリセル、或いは同一である行の少なくとも二つ以上のメモリセルが相変化物質膜を共有するように形成されることができる。すなわち、相変化物質膜２００は、列方向、或いは行方向に伸張する帯形態に形成されることができる。図面では、相変化物質膜２００が列方向に伸張する帯形態に形成されたことを図示する。しかし、これと違い、相変化物質膜２００は、隣接したメモリセル単位に、互いに分離されるように形成されることができる。すなわち、相変化物質膜が島模様（ｉｓｌａｎｄ ｔｙｐｅ）に形成されることができる。
絶縁膜を形成した後、第２電極２１０が露出されるように絶縁膜に対して平坦化工程を進行して、平坦である上面を有する第３層間絶縁膜２２０を形成する。第３層間絶縁膜２２０は、相変化物質膜２００及び第２電極２１０の側面を覆う。周辺回路領域では、第３層間絶縁膜２２０が第２層間絶縁膜１７０の上に形成される。第３層間絶縁膜２２０、第２電極２１０の上に蝕刻停止膜２３０を形成する。蝕刻停止膜２３０は、後続のフォトリソグラフィー工程の工程マージン（ｍａｒｇｉｎ）を確保するためである。
次の図５を参照して、蝕刻停止膜２３０の上に第４層間絶縁膜２４０を形成する。第４層間絶縁膜２４０、蝕刻停止膜２３０、第３層間絶縁膜２２０をパターニングしてセルコンタクトプラグ１９０ｃ及び周辺コンタクトプラグ１９０ｐ１〜１９０ｐ３を各々露出させるセルコンタクト穴２４０ｃ及び周辺コンタクト穴２４０ｐ１〜２４０ｐ３を形成する。
このコンタクト穴２４０ｃ、２４０ｐ１〜２４０ｐ３に導電物質を、例えば，チタニウム窒化膜及びタングステンを順に埋めたてて、対応するコンタクトプラグに連結されるセルの下スタッド２５０ｃ及び周辺下スタッド２５０ｐ１〜２５０ｐ３を形成する。
次の図６を参照して、第５層間絶縁膜２６０を第４層間絶縁膜２４０及び下スタッド２５０ｃ、２５０ｐ１〜２５０ｐ３の上に形成する。セルアレイ領域では、第５層間絶縁膜２６０をパターニングしてセルの下スタッド２５０ｃを露出させる穴形態のセルコンタクト開口部２６０ｃ１を形成すると同時に、第５層間絶縁膜２６０、第４層間絶縁膜２４０及び蝕刻停止膜２３０をパターニングして第２電極２１０を露出させるビットラインのための帯形態のセル帯開口部２６０ｃ２を形成する。一方、周辺回路領域では、第５層間絶縁膜２６０をパターニングして周辺下スタッド２５０ｐ１を露出させる穴形態の周辺コンタクト開口部２６０ｐ１と第５層間絶縁膜２６０、第４層間絶縁膜２４０及び蝕刻停止膜２３０をパターニングして周辺下スタッド２５０ｐ２、２５０ｐ３の側面一部分及び上面を露出させる第１配線のための帯形態の周辺帯開口部２６０ｐ２を形成する。
次の図７を参照して、セルコンタクト開口部２６０ｃ１、セル帯開口部２６０ｃ２、周辺コンタクト開口部２６０ｐ１、及び周辺帯開口部２６０ｐ２に導電物質、望ましくは、銅を埋めたてしてセルの上スタッド２７０ｃ１、ビットライン２７０ｃ２、周辺上スタッド２７０ｐ１及び第１配線２７０ｐ２を形成する。セルの上スタッド２７０ｃ１は、セルの下スタッド２５０ｃに電気的に連結される。ビットライン２７０ｃ２は、第２電極２１０に電気的に連結される。周辺上スタッド２７０ｐ１は、周辺下スタッド２５０ｐ１に電気的に連結され、第１配線２７０ｐ２は、周辺下スタッド２７０ｐ２、２７０ｐ３に電気的に連結される。ここで、第１配線２７０ｐ２は、配線構造でなく、周辺下スタッド２７０ｐ２、２７０ｐ３を互いに電気的に連結するコンタクトパッド構造になりうる。
第１配線２７０ｐ２は、周辺下スタッド２７０ｐ２〜２７０ｐ３の側面の一部分及び上面に接触することができる。そして、第１配線２７０ｐ２の下面一部分は、周辺下スタッド２７０ｐ２、２７０ｐ３の上面より低いこともあるうる。例えば、第１配線２７０ｐ２の下面は、第３層間絶縁膜２２０の上面に接触することができる。従って、第１配線２７０ｐ２の下面は、凹凸形態を示すことができる。
図８を参照して、ビットライン２７０ｃ２、セルの上スタッド２７０ｃ１、第１配線２７０ｐ２及び周辺の上スタッド２７０ｐ１、第５層間絶縁膜２６０の上に第６層間絶縁膜２８０を形成する。第６層間絶縁膜２８０をパターニングして、セルアレイ領域でセルの上スタッド２７０ｃ１を露出させるセルビア穴２８０ｃ及び上ワードラインを限定する帯形態のセル開口部を形成する。このように、周辺回路領域では、周辺上スタッド２７０ｐ１を露出させる周辺ビア穴２８０ｐ及び配線を限定する帯形態の周辺開口部を形成する。セルビア穴及び帯形態のセル開口部、そして周辺ビア穴及び帯形態の周辺開口部を導電物質、例えば、銅で満たすことで、セルアレイ領域では、セルの上スタッド２７０ｃ１に電気的に連結される上ワードライン２９０ｃを形成する。一方、周辺回路領域では、周辺ビア穴及び周辺開口部を銅で満たして周辺上スタッド２７０ｐ１に電気的に連結される第２配線２９０ｐを形成する。
上述の本発明の一実施形態によると、銅を使用したダマシン法を相変化メモリ素子の形成方法に適用する。上述の方法によると、相変化メモリ要素に電気的に連結される銅ビットラインが形成される際、セルコンタクトプラグに連結される銅スタッドも同時に形成されることができる。銅スタッドを形成する前にセルコンタクトプラグに連結されるタングステンスタッドが形成されることができる。
上述の本発明の一実施形態によると、下ワードラインＬＷＬと上ワードライン２９０ｃを電気的に連結するコンタクト構造は、例えば、チタニウム窒化膜及びタングステンが順に積層されたセルコンタクトプラグ１９０ｃ及び銅を含むセルの上スタッド２７０ｃ１を含むことができる。
そして、セルコンタクトプラグ１９０ｃとセルの上スタッド２７０ｃ１の間に窒化膜及びタングステンが順に積層されたセルの下スタッド２５０ｃが提供されることができる。セルコンタクトプラグ１９０ｃの上面の直径は、セルの下スタッド２５０ｃの下面の直径より大きいことがありうる。
図９は、本発明の一実施形態による相変化メモリ素子を概略的に図示する断面図として、メモリセルアレイ領域及び周辺回路領域の断面を示す。本発明の一実施形態による相変化メモリ素子に対するより明確である理解のために、メモリセルアレイ領域の断面の場合、行方向の断面（ワードラインが伸張する方向に切断した際の断面）及び列方向の断面（ビットラインが伸張する方向に切断した際の断面）の全てを図示した。図９で、左側の図面は、行方向の断面であり、中央の図面は、列方向の断面であり、右側の図面は、周辺回路領域の断面である。
図９を参照すると、メモリセルアレイ領域の半導体基板１００に複数個のワードラインが、すなわち、下ワードラインＬＷＬが提供される。下ワードラインＬＷＬは、例えば、半導体層にｎ型の不純物がドーピングされて形成されることができる。例えば、下ワードラインＬＷＬは、行方向に伸張することができる。または、下ワードラインＬＷＬは、金属、導電性金属窒化物、導電性金属酸化物、導電性酸化窒化物、ケイ化物、金属合金、またはこれらの組合せを含むことができる。隣接した下ワードラインＬＷＬを素子分離膜１１０のような絶縁膜によって、互いに電気的に絶縁されることができる。周辺回路領域では、素子分離膜１１０によって限定された活性領域１２０Ｂの上にメモリセルアレイ領域を駆動するための駆動素子、例えば、駆動トランジスタ１３０が提供されることができる。
下ワードラインＬＷＬと交差するようにメモリセルアレイ領域の基板１００の上に複数個のビットラインＢＬが提供される。周辺回路領域では、ビットラインＢＬに相応する第１配線Ｍ１が提供される。この第１配線Ｍ１は、駆動トランジスタ１３０のゲートＧ、及び／または、ソース／ドレーン領域Ｓ／Ｄに電気的に連結されることができる。ビットラインＢＬ及び第１配線Ｍ１は、銅を含むことができる。本発明の一実施形態によると、ビットラインＢＬ及び第１配線Ｍ１は、銅を使用したダマシン法（ｄａｍａｓｃｅｎｅ）で形成されることができて、その抵抗を減らすことができる。
下ワードラインＬＷＬとビットラインＢＬの間に相変化物質２００が位置する。相変化物質２００と下ワードラインＬＷＬの間には、第１電極１８０と選択素子１５０が提供され、相変化物質２００とビットラインＢＬの間には、第２電極２１０が提供される。すなわち、第１電極１８０及び第２電極２１０が相変化物質２００に連結される。第１電極１８０は、例えば、相変化物質２００を加熱するヒーター（ｈｅａｔｅｒ）に使用されることができる。第１電極１８０は、例えば、ダイオードのような選択素子１５０を通じて下ワードラインＬＷＬに電気的に連結される。そして、第２電極２１０は、ビットラインＢＬに電気的に連結される。
選択素子１５０は、基板１００上に積層されたｎ型半導体及びｐ型半導体を含むことができる。ｐ型半導体層は、第１電極１８０に隣接し、ｎ型半導体層は、下ワードラインＬＷＬに隣接することができる。
セルアレイ領域で、ビットラインＢＬに隣接して、下ワードラインＬＷＬに電気的に連結して、セルコンタクトプラグ１９０ｃ及びセルの下スタッド２５０ｃを含むセルコンタクト構造２５５ｃが提供されることができる。このセルコンタクト２５５ｃ構造の上にビットラインＢＬと同一である物質に構成されるセルの上スタッド２７０ｃ１が具備される。セルの上スタッド２７０ｃ１の上面は、ビットラインＢＬの上面と実質的に同一である高さを有することができる。セルコンタクト構造２５５ｃの上面は、詳細には、セルの下スタッド２５０ｃの上面は、ビットラインＢＬの下面より高いこともありうる。従って、このセルの上スタッド２７０ｃ１の下面は、ビットラインＢＬの下面より高いこともありうる。例えば、ビットラインＢＬの幅よりセルの上スタッド２７０ｃ１の幅が狭いこともありうる。例えば、セルの上スタッド２７０ｃ１とビットラインＢＬが銅を使用してダマシン法で形成される際、セルの上スタッド２７０ｃ１のためのセルコンタクト穴の縦横比が減少して銅の埋めたて特性を向上させることができる。また、セルの上スタッド２７０ｃ１とビットラインＢＬが同時に形成されることができて、すなわちビットラインＢＬを形成する際、セルの上スタッド２７０ｃ１も共に形成することができて、コンタクト抵抗を減少させることができる。
このセルコンタクトプラグ１９０ｃ、セルの下スタッド２５０ｃ、及びセルの上スタッド２７０ｃ１が下ワードラインＬＷＬ及び上ワードラインＵＷＬを連結する図１に図示されたようなワードラインコンタクト構造ＷＬＣを構成することができる。
一方、周辺回路領域では、セルコンタクト構造２５５ｃに相応する周辺コンタクト構造２５５ｐ１〜２５５ｐ３が提供されることができる。この周辺コンタクト構造２５５ｐ１〜２５５ｐ３はやはり周辺コンタクトプラグ１９０ｐ１〜１９０ｐ３及び周辺下スタッド２５０ｐ１〜２５０ｐ３を含むことができる。周辺コンタクト構造２５５ｐ１〜２５５ｐ３は、駆動トランジスタ１３０のゲートＧ、ソース／ドレーン領域Ｓ／Ｄ、または不純物拡散領域１２５に電気的に連結されることができる。
セルコンタクト構造２５５ｃのように、周辺コンタクト構造２５５ｐ１の上に、より詳細には、周辺下スタッド２５０ｐ１の上に周辺の上スタッド２７０ｐ１が具備されることができる。一方、周辺コンタクト構造２５５ｐ２〜２５５ｐ３の周辺下スタッド２５０ｐ２〜２５０ｐ３の側面一部及び上面に、第１配線Ｍ１が接触されることができる。従って、第１配線Ｍ１とそこに連結される周辺コンタクト構造２５５ｐ２〜２５５ｐ３の間の結合をより堅くすることができる。また、第１配線Ｍ１とそこに連結される周辺コンタクト構造２５５ｐ２〜２５５ｐ３の間の接触抵抗特性を向上させることができる。
本発明の一実施形態によると、セルコンタクトプラグ１９０ｃ、及び／または、セルの下スタッド２５０ｃは、セルの上スタッド２７０ｃ１と異なる物質で構成されることができる。このように、周辺コンタクトプラグ１９０ｐ１〜１９０ｐ３、及び／または、周辺下スタッド２５０ｐ１〜２５０ｐ３は、やはり周辺上スタッド２７０ｐ１と異なる物質に構成されることができる。
本発明の一実施形態において、コンタクトプラグとそれに対応する下スタッドは、同一である物質で構成されることができる。また、下スタッドとそれに対応する上スタッドは、異なる物質で構成されることができる。例えば、上スタッドは銅を含み、下スタッドは銅を含まない。例えば下スタッドはタングステンを含みうる。
一実施形態において、セルコンタクトプラグ１９０ｃの上面の直径は、セルの下スタッド２５０ｃの下面の直径より大きいこともありうる。すなわち、セルコンタクト構造２５５ｃの側面は、段差（ｓｔｅｐ）を示すことができる。このように、周辺コンタクトプラグ１９０ｐ１〜１９０ｐ３の直径は、周辺下スタッド２５０ｃ１〜２５０ｃ３の直径より大きいこともありうる。すなわち、周辺コンタクト構造２５５ｐ１〜２５５ｐ３の側面は、段差を示すことができる。
セルアレイ領域のワードラインコンタクト構造ＷＬＣ、より詳細にはセルの上スタッド２７０ｃ１は、例えば、下ワードラインＬＷＬの抵抗減少のための上ワードラインＵＷＬが連結されることができる。一方、周辺回路領域では、上ワードラインＵＷＬに相応する第２配線Ｍ２が提供されることができる。この第２配線Ｍ２は、例えば、周辺上スタッド２７０ｐ１に連結されることができる。または、第２配線Ｍ２は、第１配線Ｍ１に連結されることができる。本発明の一実施形態によると、上ワードラインＵＷＬ及び第２配線Ｍ２は、銅を含むことができる。本発明の一実施形態によると、上ワードラインＵＷＬ及び第２配線Ｍ２は、使用したダマシン法で形成されることができて、その抵抗を減らすことができる。
セルアレイ領域で、上ワードラインＵＷＬの上には、全域ビットラインＧＢＬが提供され、周辺回路領域で第２配線Ｍ２の上には、全域ビットラインＧＢＬに相応する第３配線Ｍ３が提供される。この全域ビットラインＧＢＬ及び第３配線Ｍ３は、銅を含むことができる。この全域ビットラインＧＢＬ及び第３配線Ｍ３は、銅を利用したダマシン法で形成されることができて、その抵抗を減らすことができる。第３配線Ｍ３は、第２配線Ｍ２に電気的に連結されることができる。
全域ビットラインＧＢＬ及び第３配線Ｍ３の上には、保護膜３３０（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）が提供されることができる。
本発明の他の実施形態によると、より高い集積度を得るために、相変化メモリ素子は、基板１００の上に多様な層（ｍｕｌｔｉ−ｌｅｖｅｌ）が形成されることができる。
上述の抵抗メモリ素子は、多様な形態に具現される、或いは多様な装置のある構成要素に使用されることができる。例えば、上述の抵抗メモリ素子は、多様な形態のメモリ装置、例えば、多様な形態のメモリカード、ＵＳＢメモリ、固相ドライバＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅ ｄｒｉｖｅｒ）などを具現することに適用されることができる。
上述の抵抗メモリ素子は、多様な形態に具現される、或いは多様な装置のある構成要素に使用されることができる。例えば、上述の抵抗メモリ素子は、多様な形態のメモリ装置、例えば、多様な形態のメモリカード、ＵＳＢメモリ、固相ドライバＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅ ｄｒｉｖｅｒ）などを具現することに適用されることができる。
図１０は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、本実施形態の装置は、メモリ５１０とメモリ制御機５２０を含む。メモリ５１０は、上述の本発明の実施形態による抵抗メモリ素子を含むことができる。メモリ制御機５２０は、メモリ５１０の動作を制御する入力信号を供給することができる。例えば、メモリ制御機５２０は、命令語及びアドレス信号を提供することができる。メモリ制御機５２０は、受信した制御信号に基づいてメモリ５１０を制御することができる。
図１１は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、本実施形態の装置は、インタフェース５１５に連結されたメモリ５１０を含む。メモリ５１０は、上述の本発明の実施形態による抵抗メモリ素子を含むことができる。インタフェース５１５は、例えば、外部で発生した入力信号を提供することができる。例えば、インタフェース５１５は、命令語及びアドレス信号を提供することができる。インタフェース５１５が、例えば、外部で発生した受信した制御信号に基づいてメモリ５１０を制御することができる。
図１２は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、本実施形態による装置は、メモリ５１０及びメモリ制御機５２０がメモリカード５３０に具現されたことを除いては、図１０の半導体装置と類似である。例えば、メモリカード５３０は、デジタルカメラ、パーソナルコンピュータなどの消費者電子装置と共に使用されるための標準を満足するメモリカードでありうる。メモリ制御機５２０は、メモリカード５３０が異なる装置、例えば、外部装置から受信した制御信号に基づいてメモリ５１０を制御することができる。
図１３は、本発明の一実施形態による抵抗メモリ素子を含む携帯装置６０００を図示する。携帯装置６０００は、ＭＰ３、ビデオ再生機、ビデオ及びオーディオ再生機などでありうる。図示されたように、携帯装置６０００は、メモリ５１０及びメモリ制御機５２０を含む。メモリ５１０は、上述の本発明の実施形態による抵抗メモリ素子を含む。携帯装置６０００は、エンコーダ及びデコーダＥＤＣ６１０、表現部６２０及びインタフェース６３０を含むことができる。データ（ビデオ、オーディオなど）は、メモリ制御機５２０を経由して、メモリ５１０とエンコーダ及びデコーダＥＤＣ６１０の間で、互いに取り交わすことができる。点線に表示されたように、データは、メモリ５１０とエンコーダ及びデコーダＥＤＣ６１０の間で、直接に取り交わすことができる。
ＥＤＣ６１０は、メモリ５１０に格納されるデータをエンコードすることができる。例えば、ＥＤＣ６１０は、オーディオデータをＭＰ３エンコーディングして、メモリ５１０に格納することができる。または、ＥＤＣ６１０は、ＭＰＥＧビデオデータをエンコーディング（例えば、ＭＰＥＧ３、ＭＰＥＧ３、ＭＰＥＧ４など）して、メモリ５１０に格納することができる。また、ＥＤＣ６１０は、異なるデータフォーマットによる異なる類型のデータをエンコーディングする多数のエンコーダを含むことができる。例えば、ＥＤＣ６１０は、オーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含むことができる。ＥＤＣ６１０は、メモリ５１０から出力されるデータをデコードすることができる。例えば、ＥＤＣ６１０は、メモリ５１０から出力されるオーディオデータをＭＰ３デコーディングすることができる。または、ＥＤＣ６１０は、メモリ５１０から出力されるビデオデータをＭＰＥＧデコーディング（例えば、ＭＰＥＧ３、ＭＰＥＧ３、ＭＰＥＧ４など）することができる。また、ＥＤＣ６１０は、異なるデータフォーマットによる異なる類型のデータをデコーディングする多数のデコーダを含むことができる。例えば、ＥＤＣ６１０は、オーディオデータのためのＭＰ３デコーダ及びビデオデータのためのＭＰＥＧデコーダを含むことができる。また、ＥＤＣ６１０は、デコーダのみを含むことができる。例えば、既にエンコードされたデータがＥＤＣ６１０に伝達されてデコーディングされた後にメモリ制御機５２０、及び／または、メモリ５１０に伝達されることができる。
ＥＤＣ６１０は、インタフェース６３０を経由して、エンコーディングのためのデータ、または既にエンコードされたデータを受信する。インタフェース６３０は、広く知られた標準（例えば、ＵＳＢ、ファイアワイヤなど）に従うことができる。インタフェース６３０は、また一つ以上のインタフェースを含むことができる。例えば、インタフェース６３０は、ファイアワイヤ（ｆｉｒｅｗｉｒｅ）インタフェース、ＵＳＢインタフェースなどを含むことができる。メモリ５１０から提供されたデータは、またインタフェース６３０を経由して出力されることができる。
表現部６２０は、メモリ５１０、及び／または、ＥＤＣ６１０によってデコーディングされたデータを使用者が認識することができるように表示する。例えば、表現部６２０は、ビデオデータなどを出力する表示スクリーン、オーディオデータを出力するスピーカージャッキなどを含むことができる。
図１４は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、メモリ５１０は、ホストシステム７０００に連結されることができる。メモリ５１０は、上述の本発明の実施形態による抵抗メモリ素子を含む。ホストシステム７０００は、パーソナルコンピュータ、デジタルカメラなどのプロセシングシステムでありうる。メモリ５１０は、例えば、脱着が可能である格納媒体形態、例えば、メモリカード、ＵＳＢメモリ、固相ドライバＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅｄｒｉｖｅｒ）でありうる。
ホストシステム７０００は、メモリ５１０の動作を制御するための入力信号を提供することができる。例えば、ホストシステム７０００は、命令語及びアドレス信号を提供することができる。
図１５は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。本実施形態では、ホストシステム７０００がメモリカード５３０に連結される。本実施形態で、ホストシステム７０００は、制御信号をメモリカード５３０に提供して、メモリ制御機５２０がメモリ５１０の動作を制御するようにする。
図１６は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように本実施形態の装置によると、メモリ５１０は、コンピュータシステム８０００のうちの中央処理装置ＣＰＵ８１０に連結されることができる。例えば、コンピュータシステム８０００は、パーソナルコンピュータ、パーソナルデータアシスタント（ａｓｓｉｓｔａｎｔ）などでありうる。メモリ５１０は、中央処理装置８１０にバス（ｂｕｓ）を通じて連結されることができる。
図１７は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、本実施形態による装置９０００は、制御機９１０、キーボード、ディスプレイなどの入出力装置９２０、メモリ９３０、インタフェース９４０を含むことができる。本実施形態で装置の各構成は、バス９５０を通じて互いに連結されることができる。
制御機９１０は、一つ以上のマイクロプロセッサ、デジタルプロセッサ、マイクロコントローラ、またはプロセッサを含むことができる。メモリ９３０は、データ、及び／または、制御機９１０によって実行された命令を格納することができる。インタフェース９４０は、異なるシステム、例えば、通信ネットワークから、または通信ネットワークにデータを電送することに使用されることができる。装置９０００は、ＰＤＡのようなモバイルシステム、携帯用コンピュータ、ウェブタブレット（Ｗｅｂ ｔａｂｌｅｔ）、無線電話機、モバイル電話機、デジタル音楽再生機、メモリカードまたは情報を送信、及び／または、受信することができる異なるステムでありうる。
１００ 半導体基板
１１０ 素子分離膜
１２０Ａ 素子領域
１２０Ｂ 活性領域
１２５ 不純物拡散領域
１３０ 駆動トランジスタ
１４０ 第１層間絶縁膜
１５０ 選択素子
１７０ 第２層間絶縁膜
１８０ 第１電極
２００ 相変化物質膜
２１０ 第２電極
２２０ 第３層間絶縁膜
２３０ 蝕刻停止膜
２４０ 第４層間絶縁膜
２６０ 第５層間絶縁膜
２８０ 第６層間絶縁膜
３３０ 保護膜
１１０ 素子分離膜
１２０Ａ 素子領域
１２０Ｂ 活性領域
１２５ 不純物拡散領域
１３０ 駆動トランジスタ
１４０ 第１層間絶縁膜
１５０ 選択素子
１７０ 第２層間絶縁膜
１８０ 第１電極
２００ 相変化物質膜
２１０ 第２電極
２２０ 第３層間絶縁膜
２３０ 蝕刻停止膜
２４０ 第４層間絶縁膜
２６０ 第５層間絶縁膜
２８０ 第６層間絶縁膜
３３０ 保護膜
Claims (28)
- 基板上に具備された抵抗メモリ要素と、
前記抵抗メモリ要素の上に具備されたビットラインと、
前記抵抗メモリ要素の上及び外側に具備され、前記ビットラインと同一である物質を含み、前記ビットラインの下面より高い下面を有する上スタッドと、を含む抵抗メモリ素子。 - 前記ビットライン、及び前記上スタッドは、銅を含むことを特徴とする請求項１に記載の抵抗メモリ素子。
- 前記基板と前記上スタッドの間に具備され、前記上スタッドに連結され、前記ビットラインの下面より高い上面を有し、前記上スタッドと異なる物質に構成される下スタッドをさらに含むことを特徴とする請求項１または２に記載の抵抗メモリ素子。
- 前記下スタッドは、タングステンを含むことを特徴とする請求項３に記載の抵抗メモリ素子。
- 前記上スタッドの上に提供され、前記上スタッドに電気的に連結され、ワードラインとして作用する配線をさらに含むことを特徴とする請求項１ないし４のいずれか一項に記載の抵抗メモリ素子。
- 前記ワードラインとして作用する配線は、銅を含むことを特徴とする請求項５に記載の抵抗メモリ素子。
- 前記基板と前記上スタッドの間に具備され、前記上スタッドに連結され、前記ビットラインの下面より高い上面を有し、前記上スタッドと異なる物質に構成される下スタッドと、
前記下スタッドと前記基板の間に具備され、前記基板の下ワードライン及び前記下スタッドに電気的に連結され、前記下スタッドの下面の直径より狭い直径を有するコンタクトプラグと、
前記上スタッドの上に提供され、前記上スタッドに電気的に連結される上ワードラインと、をさらに含むことを特徴とする請求項１ないし６のいずれか一項に記載の抵抗メモリ素子。 - 前記基板と前記上スタッドの間に具備され、前記上スタッドに連結され、前記ビットラインの下面より高い上面を有し、前記上スタッドと異なる物質に構成されるセルの下スタッドと、
前記抵抗メモリ要素の上及び外側に具備され、前記上スタッドと異なる物質に構成される周辺下スタッドと、
前記周辺下スタッドの側面一部分の上に、そして上面の上に具備され、前記ビットラインと同一である物質に構成される配線と、をさらに含むことを特徴とする請求項１ないし７のいずれか一項に記載の抵抗メモリ素子。 - 前記上スタッドの上面は、前記ビットラインの上面と実質的に同一である高さを示すことを特徴とする請求項１ないし８のいずれか一項に記載の抵抗メモリ素子。
- 基板上に具備された抵抗メモリ要素と、
前記抵抗メモリ要素の上に具備された銅を含むビットラインと、
前記抵抗メモリ要素の上及び外側に具備され、前記ビットラインの下面より高い下面を有する銅を含むセルの上スタッドと、
前記セルの上スタッドの下面に連結され、前記セルの上スタッドと異なる物質を含むセルの下スタッドと、を含むことを特徴とする抵抗メモリ素子。 - 前記セルの下スタッドは、タングステンを含むことを特徴とする請求項１０に記載の抵抗メモリ素子。
- 前記セルの下スタッドと前記基板の間に具備されて、前記セルの下スタッド及び前記基板に連結され、前記セルの下スタッドの下面の直径より、より広い直径の上面を有するセルコンタクトプラグをさらに含むことを特徴とする請求項１０または１１に記載の抵抗メモリ素子。
- 前記セルの上スタッドに電気的に連結され、前記セルの上スタッドの上に具備された銅を含むワードラインとして作用する配線をさらに含むことを特徴とする請求項１０ないし１２のいずれか一項に記載の抵抗メモリ素子。
- 前記抵抗メモリ要素の上及び外側に具備され、前記セルの上スタッドと異なる物質に構成され、前記セルの下スタッドと実質に同一である高さの上面及び下面を有する周辺の下スタッドと、前記周辺の下スタッドの側面一部分の上に、そして上面の上に具備され、銅を含む配線と、をさらに含むことを特徴とする請求項１０ないし１３のいずれか一項に記載の抵抗メモリ素子。
- 基板のセルアレイ領域に具備された抵抗メモリ要素と、
前記抵抗メモリ要素の上に具備された銅を含むビットラインと、
前記抵抗メモリ要素の上及び外側に具備され、前記銅ビットラインの下面より高い下面を有する銅を含むセルの上スタッドと、
前記セルの上スタッドの下面に連結され、前記セルの上スタッドと異なる物質を含むセルの下スタッドと、
前記基板と前記セルの下スタッドの間に具備されて前記基板と前記セルの下スタッドに電気的に連結され、前記セルの下スタッドの下面より大きい直径の上面を有するセルコンタクトプラグと、を含むことを特徴とする抵抗メモリ素子。 - 基板の周辺回路領域に提供された周辺コンタクトプラグと、前記周辺コンタクトプラグに電気的に連結された周辺下スタッドと、前記周辺下スタッドの側面一部及び上面の上に具備され、前記ビットラインと同一である物質に形成された第１配線と、前記セルの上スタッドに電気的に連結されたワードラインと、前記第１配線に電気的に連結され、前記ワードラインと同一である物質に形成された第２配線と、をさらに含むことを特徴とする請求項１５に記載の抵抗メモリ素子。
- 前記第２配線及び前記ワードラインは、銅を各々含むことを特徴とする請求項１６に記載の抵抗メモリ素子。
- 抵抗メモリ要素及びセルコンタクトプラグが具備された基板を提供する段階と、
前記抵抗メモリ要素及び前記セルコンタクトプラグの上に前記セルコンタクトプラグを露出させるセルコンタクト穴を有する第１絶縁膜を形成する段階と、
前記コンタクト穴の内側にセルの下スタッドを形成する段階と、
前記セルの下スタッド及び前記第１絶縁膜上に第２絶縁膜を形成する段階と、
前記第２絶縁膜及び前記第１絶縁膜をパターニングして前記抵抗メモリ要素及び前記セルの下スタッドを露出させる第１開口部及び第２開口部を形成する段階と、
前記第１開口部の内側には前記抵抗メモリ要素に連結されるビットラインを形成し、前記第２開口部の内側には前記セルの下スタッドに連結され、前記ビットラインの下面より高い下面を有するセルの上スタッドを形成する段階、を含むことを特徴とする抵抗メモリ素子形成方法。 - 前記第１開口部の内側にビットラインを形成し、前記第２開口部の内側にセルの上スタッドを形成する段階は、前記第１開口部及び前記第２開口部を銅で満たす段階を含むことを特徴とする請求項１８に記載の抵抗メモリ素子形成方法。
- 前記コンタクト穴の内側にセルの下スタッドを形成する段階は前記コンタクト穴の内側にタングステンを満たす段階を含むことを特徴とする請求項１８または１９に記載の抵抗メモリ素子形成方法。
- 前記抵抗メモリ要素、前記セルコンタクトプラグ、前記セルの下スタッド及び前記セルの上スタッドは、前記基板のセルアレイ領域に形成され、
前記基板の周辺回路領域には、周辺コンタクトプラグがさらに具備され、
前記セルの下スタッドを形成する際、前記周辺コンタクトプラグに連結される周辺の下スタッドを前記基板の周辺回路領域に形成する段階をさらに含むことを特徴とする請求項１８ないし２１のいずれか一項に記載の抵抗メモリ素子形成方法。 - 前記第２絶縁膜及び前記第１絶縁膜をパターニングして、前記抵抗メモリ要素及び前記セルの下スタッドを露出させる第１開口部及び第２開口部を形成する際、前記基板の周辺回路領域に前記周辺下スタッドの側面の一部分及び上面を露出させる第３開口部を形成し、
前記第１開口部及び第２開口部を銅で満たして、前記ビットライン及びセルの上スタッドを前記基板のセルアレイ領域に形成する際、前記基板の周辺回路領域で前記第３開口部の内側に銅を満たして第１配線を形成する段階をさらに含むことを特徴とする請求項２１に記載の抵抗メモリ素子形成方法。 - 前記ビットラインと、前記の上スタッドと、前記第２絶縁膜の上に前記セルの上スタッドを露出させる第１ビア穴を有する第３絶縁膜を形成し、
前記第１ビア穴の内側に、そして前記第３絶縁膜の上に導電物質を形成して前記セルの上スタッドに電気的に連結されるワードラインを形成する段階をさらに含むことを特徴とする請求項１８ないし２２のいずれか一項に記載の抵抗メモリ素子。 - 前記ワードラインを形成する段階は、前記第１ビア穴の内側に、そして前記第３絶縁膜の上に銅を形成する段階を含むことを特徴とする請求項２３に記載の抵抗メモリ素子形成方法。
- 前記抵抗メモリ要素と、前記セルコンタクトプラグと、前記セルの下スタッドと、前記セルの上スタッドと、前記ワードラインは、前記基板のセルアレイ領域に形成され、
前記基板の周辺回路領域に周辺コンタクトプラグがさらに具備され、
前記セルの下スタッドを形成する際、前記周辺コンタクトプラグに連結される周辺下スタッドを前記基板の周辺回路領域に形成する段階をさらに含み、
前記第２絶縁膜及び前記第１絶縁膜をパターニングして、前記抵抗メモリ要素及び前記セルの下スタッドを露出させる第１開口部及び第２開口部を形成する際、前記基板の周辺回路領域に前記周辺下スタッドの側面一部分及び上面を露出させる第３開口部を形成し、
前記第１開口部及び第２開口部を銅で満たして、前記ビットライン及びセルの上スタッドを前記基板のセルアレイ領域に形成する際、前記基板の周辺回路領域で前記第３開口部の内側に銅を満たして第１配線を形成する段階をさらに含み、
前記第３絶縁膜は、前記周辺回路領域の第１配線を露出させる第２ビア穴を具備し、前記ワードラインを形成する際、前記基板の周辺回路領域で前記第１配線に連結される第２配線を形成する段階をさらに含むことを特徴とする請求項２３に記載の抵抗メモリ素子形成方法。 - 基板に具備された複数個のメモリセルと、
同一である行に配列されたメモリセルに連結されたワードラインと、
同一である列に配列されたメモリセルに連結されたビットラインと、を含み、
前記ビットラインは、銅を含み、
前記ワードラインは、前記ビットラインの下に具備された下ワードラインと、前記ビットラインの上に具備された上ワードラインと、を含み、
前記の下ワードライン及び前記の上ワードラインは、コンタクトを通じて互いに連結され、
前記コンタクトは、前記の下ワードラインに連結されたコンタクトプラグと、
前記コンタクトプラグ及び前記上ワードラインに連結され、銅を含むスタッドと、を含むことを特徴とするメモリアレイ。 - 基板上に形成された抵抗メモリ要素と、
前記抵抗メモリ要素の一端に連結された第１銅配線と、
前記第１銅配線の上に具備され、前記抵抗メモリ要素の他端に連結された第２銅配線と、を含むことを特徴とする抵抗メモリ素子。 - 前記第１銅配線は、ビットラインとして作用し、前記第２銅配線は、ワードラインとして作用することを特徴とする請求項２７に記載の抵抗メモリ素子。
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