JP2006019376A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有する半導体装置を容易に製造可能な半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜中の一方領域においてコンタクトホールを比較的密に形成し、他方領域においてはコンタクトホールを比較的疎に形成して、層間絶縁膜の表面にＣＭＰを施すことにより、比較的密なコンタクトホールの形成部分にエロージョンを発生させる。
【選択図】図４７

Description

この発明は、多層配線に挟まれたある層の層間絶縁膜内に厚薄各部分を有する半導体装置の製造方法に関する。

一般に、シリコン基板等の半導体基板の表面には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子や配線などが形成される。そして、それら半導体素子などの形成後、半導体基板表面及び形成済み半導体素子を覆うように、シリコン酸化膜等を材料とする層間絶縁膜が形成される。そして、層間絶縁膜上に第１層配線が形成され、第１層配線上にさらに層間絶縁膜が形成される。このようにして、更なる上層配線と上層配線の層数に応じた層間絶縁膜とが多層に形成される。

また、この出願の発明に関連する先行技術文献情報としては次のものがある。

特開平４−８２２６３号公報 特開２０００−５８６３８号公報 特開２０００−２２３４９２号公報 特開２００２−３１３９０８号公報 R.Scheuerlein et al.,「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」 ISSCC 2000/SESSION 7/TD:EMERGING MEMORY & DEVICE TECHNOLOGIES/PAPER TA 7.2,pp.128-129 P.K.Naji et al.,「A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM」 ISSCC 2001/SESSION 7/TECHNOLOGY DIRECTIONS:ADVANCED TECHNOLOGIES/7.6,pp.122-123

半導体基板上において、多層配線に挟まれたある層の層間絶縁膜内で厚薄の各部分を形成するには、例えば以下の手法が行われていた。

まず、ＣＶＤ（Chemical Vapor Deposition）技術を用いて、一様の厚みを持つ層間絶縁膜を下部構造（半導体基板から、形成しようとする層間絶縁膜に覆われる第ｎ層配線（ｎ＝０，１，２，３…：ただしｎ＝０のときは半導体基板表面に形成された配線）までの構造を指す）上に形成する。その後、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜の表面のうち膜厚を薄くしたい部分のエッチングを選択的に行う。こうすれば、エッチングが行われた部分が薄膜部、行われなかった部分が厚膜部となり、同層の層間絶縁膜が厚薄の各部分を有するよう形成することができる。

しかし、上記の手法によれば、層間絶縁膜の形成後に形成膜の部分的除去という追加の工程が必要となり、煩雑な製造方法となる。

また、薄くしたい部分を一重の層間絶縁膜として形成し、一方、厚くしたい部分を二重の層間絶縁膜として形成する、など重ねる層数の違いを利用する手法も考えられる。しかし、この場合も、新たな層間絶縁膜の形成という追加の工程が必要となり、煩雑な製造方法となる。

この発明は上記の事情に鑑みてなされたもので、多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有する半導体装置を容易に製造可能な半導体装置の製造方法を提供することを目的とする。

本発明は、（ａ）半導体基板を含む下部構造上に層間絶縁膜を形成する工程と、（ｂ−１）前記層間絶縁膜の第１領域において第１コンタクトホールを比較的密に形成する工程と、（ｂ−２）前記第１領域と異なる前記層間絶縁膜の第２領域において第２コンタクトホールを比較的疎に形成する工程と、（ｃ）前記第１および第２領域において前記層間絶縁膜の表面にＣＭＰ（Chemical Mechanical Polishing）を施すことにより、前記第１コンタクトホールの形成部分にエロージョンを発生させる工程と、（ｄ）前記第１および第２領域においてそれぞれ、前記層間絶縁膜の表面に第１および第２配線を形成する工程とを備える半導体装置の製造方法である。

本発明によれば、層間絶縁膜の第１領域において第１コンタクトホールを比較的密に形成し、第２領域においては第２コンタクトホールを比較的疎に形成して、層間絶縁膜の表面にＣＭＰを施すことにより、第１領域の第１コンタクトホール形成部分にエロージョンを発生させる。よって、単一のＣＭＰ工程によって、第１領域では層間絶縁膜を薄く、第２領域では層間絶縁膜を厚く形成することができる。これにより、多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有する半導体装置を容易に製造することができる。

＜実施の形態１＞
本実施の形態は、層間絶縁膜中の一方領域においてコンタクトホールを比較的密に形成し、他方領域においてはコンタクトホールを比較的疎に形成して、層間絶縁膜の表面にＣＭＰ（Chemical Mechanical Polishing）を施すことにより、比較的密なコンタクトホールの形成部分にエロージョンを発生させる半導体装置の製造方法である。これにより、単一のＣＭＰ工程によって、第１領域では層間絶縁膜を薄く、第２領域では層間絶縁膜を厚く形成することができ、多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有する半導体装置を容易に製造することができる。

図１は、本実施の形態に係る半導体装置の製造方法により製造された半導体装置の上面図である。また、図２、図３、図４はそれぞれ、図１中の切断線II-II、III-III、IV-IVにおける断面図である。

図１ないし図４に示すように、この半導体装置においては、シリコン基板等の半導体基板を含む下部構造１上に、第ｎ層配線（ｎ＝０，１，２，３…：ただしｎ＝０のときは半導体基板表面に形成された配線）Ｌ４〜Ｌ８およびシリコン酸化膜等の層間絶縁膜２が形成されている。ここで、下部構造１とは、半導体基板から、形成しようとする層間絶縁膜２に覆われる第ｎ層配線Ｌ４〜Ｌ８までの構造を指す。

層間絶縁膜２の第１領域ＡＲ１には、コンタクトプラグＰＧ５や第ｎ層配線Ｌ５，Ｌ６に接続されるコンタクトプラグＰＧ２、第ｎ層配線には接続されないダミープラグＤＰ１，ＤＰ２が比較的密に形成されている。そして、コンタクトプラグＰＧ２，ＰＧ５およびダミープラグＤＰ１，ＤＰ２はいずれも、層間絶縁膜２の表面に形成された厚くて太い配線Ｌ３に接続されている。なお、配線Ｌ３の厚さＢは例えば４００ｎｍである。

一方、層間絶縁膜２の第２領域ＡＲ２には、コンタクトプラグＰＧ４や第ｎ層配線Ｌ４に接続されるコンタクトプラグＰＧ１、第ｎ層配線Ｌ８に接続されるコンタクトプラグＰＧ３が比較的疎に形成されている。そして、コンタクトプラグＰＧ１，ＰＧ４は層間絶縁膜２の表面に形成された薄くて細い配線Ｌ１に接続され、コンタクトプラグＰＧ３，ＰＧ４は層間絶縁膜２の表面に形成された薄くて細い配線Ｌ２に接続されている。なお、配線Ｌ１，Ｌ２の厚さＡは例えば３００ｎｍである。

なお、配線Ｌ１〜Ｌ３は、第ｎ＋１層配線として機能する。

図５〜図１１は、図４の断面構造を例に採って図１ないし図４に示された半導体装置の製造工程を説明する図である。

まず、下部構造１上に層間絶縁膜２を構成するシリコン酸化膜等の絶縁膜２ａをＣＶＤ（Chemical Vapor Deposition）法等により形成し、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜２ａに第ｎ層配線Ｌ４〜Ｌ８のパターニングを行う。その後、パターニング部を埋め込むように銅等の導電膜（図示せず）を形成し、導電膜に対してＣＭＰを行うことにより、第ｎ層配線Ｌ４〜Ｌ８を形成する（図５）。

次に、第ｎ層配線Ｌ４〜Ｌ８および絶縁膜２ａを覆うように、層間絶縁膜２を構成するシリコン酸化膜等の絶縁膜２ｂをＣＶＤ法等により形成する（図６）。

続いて、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜２ｂの第１領域ＡＲ１において、コンタクトプラグＰＧ２，ＰＧ５、ダミープラグＤＰ１，ＤＰ２を形成するためのコンタクトホールを比較的密に形成し、一方、絶縁膜２ｂの第２領域ＡＲ２において、コンタクトプラグＰＧ１，ＰＧ３，ＰＧ４を形成するためのコンタクトホールを比較的疎に形成する（図７）。

なお、図７においては、ダミープラグＤＰ１形成用のダミーホールＤＨ１とコンタクトプラグＰＧ３形成用のコンタクトホールＶＨ１とが図示されているが、もちろん図示しない他のコンタクトプラグＰＧ１，ＰＧ２，ＰＧ４，ＰＧ５、および、ダミープラグＤＰ２の形成領域においても、同様のコンタクトホールおよびダミーホールが形成される。

次に、コンタクトプラグＰＧ１〜ＰＧ５、ダミープラグＤＰ１，ＤＰ２の形成材料となる銅等の導電膜ＭＴ１を、ダミーホールＤＨ１およびコンタクトホールＶＨ１、並びに、その他のコンタクトホールおよびダミーホール内にスパッタ法等により埋め込む（図８）。

続いて、導電膜ＭＴ１の表面からＣＭＰを行い、絶縁膜２ｂの表面より上層の導電膜ＭＴ１を除去してコンタクトプラグＰＧ１〜ＰＧ５、ダミープラグＤＰ１，ＤＰ２を形成する。

このとき、絶縁膜２ｂ上の導電膜ＭＴ１がＣＭＰにより除去された直後においては、第１および第２領域ＡＲ１，ＡＲ２の両領域において、層間絶縁膜を構成する絶縁膜２ｂの表面にもＣＭＰは施されることとなる。絶縁膜２ｂの表面にもＣＭＰが施されることにより、比較的密にコンタクトホールが形成された第１領域ＡＲ１の部分において、エロージョンＥＲが発生する（図９）。

ここで、エロージョンとは、例えば特許文献３の図７にも示されているように、配線やプラグのパターンの密集した領域にて層間絶縁膜がＣＭＰにより除去されてしまう現象のことを指す。本発明では、このエロージョン現象を利用することにより、単一のＣＭＰ工程によって、第１領域ＡＲ１では層間絶縁膜を薄く（図２の厚さＤを参照）、第２領域ＡＲ２では層間絶縁膜を厚く（図２の厚さＣを参照）形成するのである。

次に、絶縁膜２ｂ上にシリコン酸化膜等の絶縁膜２ｃをＣＶＤ法等により形成し（図１０）、第１および第２領域ＡＲ１，ＡＲ２においてそれぞれ絶縁膜２ｂの表面の一部が露出するよう、フォトリソグラフィ技術およびエッチング技術によって絶縁膜２ｃに配線Ｌ１〜Ｌ３形成用のパターニングＰＴ１〜ＰＴ３を施す。そして、絶縁膜２ｃおよび露出した絶縁膜２ｂの表面の一部を覆うよう銅等の導電膜ＭＴ２をスパッタ法等により形成する（図１１）。この後、導電膜ＭＴ２にＣＭＰを施す。これにより、第１および第２領域ＡＲ１，ＡＲ２においてそれぞれ、絶縁膜２ｂの表面に配線Ｌ１〜Ｌ３が形成される。

本実施の形態に係る半導体装置の製造方法によれば、層間絶縁膜を構成する絶縁膜２ｂの第１領域ＡＲ１においてコンタクトホール（例えばダミープラグＤＰ１形成用のダミーホールＤＨ１など）を比較的密に形成し、第２領域ＡＲ２においてはコンタクトホール（例えばコンタクトプラグＰＧ３形成用のコンタクトホールＶＨ１など）を比較的疎に形成して、絶縁膜２ｂの表面にＣＭＰを施すことにより、第１領域ＡＲ１のコンタクトホール形成部分にエロージョンＥＲを発生させる。

よって、単一のＣＭＰ工程によって、第１領域ＡＲ１では、層間絶縁膜を構成する絶縁膜２ｂを薄く、第２領域ＡＲ２では絶縁膜２ｂを厚く形成することができる。これにより、多層配線に挟まれたある層の層間絶縁膜が厚薄各部分を有する半導体装置を容易に製造することができる。

また、本実施の形態に係る半導体装置の製造方法によれば、第１および第２領域ＡＲ１，ＡＲ２においてそれぞれ絶縁膜２ｂの表面が一部露出するよう絶縁膜２ｃに配線Ｌ１〜Ｌ３形成用のパターニングを施し、絶縁膜２ｃおよび露出した絶縁膜２ｂの表面の一部を覆う導電膜ＭＴ２にＣＭＰを施すことにより配線Ｌ１〜Ｌ３を形成する。よって、層間絶縁膜の薄い第１領域ＡＲ１では厚い配線Ｌ３を形成し、層間絶縁膜の厚い第２領域ＡＲ２では薄い配線Ｌ１，Ｌ２を形成することができる。その結果、第１領域ＡＲ１に低抵抗の配線Ｌ３を形成可能である。

なお、図４の断面図に代わって図１２に示すように、ダミープラグＤＰ１の下部に第ｎ層配線Ｌ９を設けておき、配線Ｌ３と第ｎ層配線Ｌ９とをダミープラグＤＰ１により接続してもよい。

＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の変形例であって、実施の形態１における第１領域ＡＲ１の少なくとも一部において、コンタクトホール形成時にエッチングストッパ膜として機能する絶縁膜を形成するものである。

図１３は、本実施の形態に係る半導体装置の製造方法により製造された半導体装置の上面図である。また、図１４、図１５はそれぞれ、図１３中の切断線XIV-XIV、XV-XVにおける断面図である。

図１３ないし図１５に示すように、この半導体装置においては、実施の形態１の場合と同様に、シリコン基板等の半導体基板を含む下部構造１上に、第ｎ層配線Ｌ５〜Ｌ８およびシリコン酸化膜等の層間絶縁膜２が形成されている。

層間絶縁膜２の第１領域ＡＲ１には、コンタクトプラグＰＧ９や第ｎ層配線Ｌ５，Ｌ６に接続されるコンタクトプラグＰＧ６、第ｎ層配線Ｌ５，Ｌ６には接続されないダミープラグＤＰ３が比較的密に形成されている。そして、コンタクトプラグＰＧ６，ＰＧ９およびダミープラグＤＰ３はいずれも、層間絶縁膜２の表面に形成された厚くて太い配線Ｌ３に接続されている。

一方、層間絶縁膜２の第２領域ＡＲ２には、第ｎ層配線Ｌ８に接続されるコンタクトプラグＰＧ７や第ｎ層配線Ｌ７に接続されるコンタクトプラグＰＧ８が比較的疎に形成されている。そして、コンタクトプラグＰＧ７は層間絶縁膜２の表面に形成された薄くて細い配線Ｌ２に接続され、コンタクトプラグＰＧ８は層間絶縁膜２の表面に形成された薄くて細い配線Ｌ１に接続されている。なお、配線Ｌ１〜Ｌ３は、第ｎ＋１層配線として機能する。

図１６〜図２８は、図１５の断面構造を例に採って図１３ないし図１５に示された半導体装置の製造工程を説明する図である。

まず、下部構造１上に層間絶縁膜２を構成するシリコン酸化膜等の絶縁膜２ａをＣＶＤ法等により形成し、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜２ａに第ｎ層配線Ｌ５〜Ｌ８のパターニングを行う。その後、パターニング部を埋め込むように銅等の導電膜（図示せず）を形成し、導電膜に対してＣＭＰを行うことにより、第ｎ層配線Ｌ５〜Ｌ８を形成する（図１６）。

次に、第ｎ層配線Ｌ５〜Ｌ８および絶縁膜２ａを覆うように、層間絶縁膜２を構成するシリコン酸化膜等の絶縁膜２ｂをＣＶＤ法等により形成する（図１７）。

次に、コンタクトホールの形成時にエッチングストッパ膜として機能するシリコン窒化膜等の絶縁膜３０ａを、絶縁膜２ｂ上にＣＶＤ法等により形成する（図１８）。そして、フォトリソグラフィ技術およびエッチング技術によって絶縁膜３０ａにパターニングを施し、第１領域ＡＲ１内のダミープラグＤＰ３形成領域にのみ、絶縁膜３０を形成する（図１９）。

続いて、シリコン酸化膜等の絶縁膜２ｃを絶縁膜２ｂ，３０上に形成する（図２０）。なお、絶縁膜２ｂ，２ｃが層間絶縁膜２を構成する。

そして、フォトリソグラフィ技術およびエッチング技術により、第１領域ＡＲ１において絶縁膜２ｃにダミープラグＤＰ３を形成するためのダミーホールＤＨ２を、絶縁膜３０をエッチングストッパ膜として用いつつ形成する（図２１）。このとき、絶縁膜３０の存在のため、ダミーホールＤＨ２のエッチングは絶縁膜２ｂにまで及ぶことはない。

次に、ダミープラグＤＰ３の形成材料となる銅等の導電膜ＭＴ３を、ダミーホールＤＨ２内にスパッタ法等により埋め込む（図２２）。

続いて、導電膜ＭＴ３の表面からＣＭＰを行い、絶縁膜２ｃの表面より上層の導電膜ＭＴ３を除去してダミープラグＤＰ３を形成する。

このとき、絶縁膜２ｃ上の導電膜ＭＴ３がＣＭＰにより除去された直後においては、第１および第２領域ＡＲ１，ＡＲ２の両領域において、層間絶縁膜を構成する絶縁膜２ｃの表面にもＣＭＰは施されることとなる。絶縁膜２ｃの表面にもＣＭＰが施されることにより、比較的密にコンタクトホールが形成された第１領域ＡＲ１の部分において、エロージョンＥＲが発生する（図２３）。

次に、絶縁膜２ｃおよびダミープラグＤＰ３上に、配線パターンの形成時にエッチングストッパ膜として機能するシリコン窒化膜等の絶縁膜２ｄをＣＶＤ法等により形成し（図２４）、絶縁膜２ｄ上にシリコン酸化膜等の絶縁膜２ｅをＣＶＤ法等により形成する（図２５）。

続いて、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜２ｂ〜２ｅの第１領域ＡＲ１において、コンタクトプラグＰＧ６，ＰＧ９を形成するためのコンタクトホールを比較的密に形成し、一方、絶縁膜２ｂ〜２ｅの第２領域ＡＲ２において、コンタクトプラグＰＧ７，ＰＧ８を形成するためのコンタクトホールを比較的疎に形成する（図２６）。

なお、図２６においては、コンタクトプラグＰＧ８形成用のコンタクトホールＶＨ２だけが図示されているが、もちろん図示しない他のコンタクトプラグＰＧ６，ＰＧ７，ＰＧ９の形成領域においても、同様のコンタクトホールが形成される。

次に、第１および第２領域ＡＲ１，ＡＲ２においてそれぞれ絶縁膜２ｃの表面の一部が露出するよう、フォトリソグラフィ技術およびエッチング技術によって、絶縁膜２ｄをエッチングストッパ膜として用いつつ絶縁膜２ｅに配線Ｌ１〜Ｌ３形成用のパターニングＰＴ１〜ＰＴ３を施す（図２７）。そして、絶縁膜２ｅおよび露出した絶縁膜２ｃの表面の一部を覆うよう銅等の導電膜ＭＴ４をスパッタ法等により形成する（図２８）。この後、導電膜ＭＴ４にＣＭＰを施す。これにより、第１および第２領域ＡＲ１，ＡＲ２においてそれぞれ、絶縁膜２ｃの表面に配線Ｌ１〜Ｌ３が形成される。

本実施の形態に係る半導体装置の製造方法によれば、第１領域ＡＲ１の少なくとも一部において、絶縁膜３０をエッチングストッパ膜として用いつつ、ダミーホールＤＨ２等のコンタクトホールを絶縁膜２ｃ内に形成する。よって、それらのコンタクトホールの形成に際して絶縁膜３０がコンタクトホールの底部となり、絶縁膜３０より下部にはコンタクトホールが及ばない。これにより、絶縁膜３０より下部の部分を、コンタクトホールとは絶縁された配線Ｌ５，Ｌ６の形成領域等として自由に使用することができる。

なお、図１３の上面図に代わって図２９に示すように、ダミープラグＤＰ３の形成領域だけではなく、コンタクトプラグＰＧ６，ＰＧ９の形成領域にも亘って、コンタクトホールのエッチングストッパ膜たる絶縁膜３１を形成してもよい。

この場合、図３０（図２９内の切断線XXX-XXXにおける断面図である）に示すように、絶縁膜３１の下部にまで導通させる必要のあるコンタクトプラグＰＧ６，ＰＧ９については、絶縁膜３１を貫通して形成される。このように形成するためには、図２５から図２６に至る工程において、絶縁膜３１と他の絶縁膜２ｂ〜２ｅとの間でエッチ選択性を設けないようにすればよい。なお、図２９中の切断線XV-XVにおける断面図は、図１５と同様である。

＜実施の形態３＞
本実施の形態は、実施の形態２に係る半導体装置の製造方法の変形例であって、実施の形態２におけるエロージョンを発生させるためのＣＭＰを、研磨ストッパ膜としても機能する絶縁膜３０が露出するまで行うようにしたものである。

図３１は、本実施の形態に係る半導体装置の製造方法により製造された半導体装置の上面図である。また、図３２は、図３１中の切断線XXXII-XXXIIにおける断面図である。なお、図３１中の切断線XIV-XIVにおける断面図は、図１４と同様である。

図３１および図３２に示すように、この半導体装置においては、実施の形態２の場合と同様に、シリコン基板等の半導体基板を含む下部構造１上に、第ｎ層配線Ｌ５〜Ｌ８およびシリコン酸化膜等の層間絶縁膜２が形成されている。

層間絶縁膜２の第１領域ＡＲ１には、コンタクトプラグＰＧ９や第ｎ層配線Ｌ５，Ｌ６に接続されるコンタクトプラグＰＧ６が形成されているが、実施の形態２の場合とは異なり、ダミープラグＤＰ３は形成されていない。これは、後述するように、ダミーホールを消滅させることに起因する。

そして、配線Ｌ３が絶縁膜３０に接するように形成されている。その他の構造については、実施の形態２の場合と同様であるので、説明を省略する。

図３３および図３４は、図３２の断面構造を例に採って図３１および図３２に示された半導体装置の製造工程を説明する図である。

まず、実施の形態２の場合と同様に、図１６〜図２１の工程を行う。そして、ダミーホールＤＨ２の形成部分に導電膜を埋め込むことなく、絶縁膜３０を研磨ストッパ膜として用いつつ絶縁膜２ｃの表面にＣＭＰを施す。絶縁膜２ｃの表面にＣＭＰが施されることにより、比較的密にコンタクトホールが形成された第１領域ＡＲ１の部分において、エロージョンＥＲが発生する（図３３）。このとき、絶縁膜３０が露出するまでＣＭＰを行い、ダミーホールＤＨ２を消滅させる。

次に、絶縁膜２ｃおよび露出した絶縁膜３０上に、配線パターンの形成時にエッチングストッパ膜として機能するシリコン窒化膜等の絶縁膜２ｄをＣＶＤ法等により形成する（図３４）。この後、図２５〜図２８と同様の工程を行うことにより、図３１および図３２に示した半導体装置を製造できる。

本実施の形態に係る半導体装置の製造方法によれば、エロージョンを発生させるためのＣＭＰを、研磨ストッパ膜としても機能する絶縁膜３０が露出するまで行う。よって、絶縁膜３０上においてダミーホールＤＨ２が消滅する代わりに、絶縁膜３０により過剰研磨を防止することができる。これにより、第１領域ＡＲ１の各部において配線Ｌ３の厚みが絶縁膜３０までの深さに揃うこととなり、第１領域ＡＲ１の配線Ｌ３の抵抗特性をそろえることができる。

＜実施の形態４＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の変形例であって、実施の形態１に係る半導体装置の製造方法を、ＭＲＡＭ（Magnetic Random Access Memory）の形成に適用したものである。

ＭＲＡＭとは、非特許文献１および２に記載のような、２つの磁性層（フリー層およびピン層）と両磁性層に挟まれたトンネル絶縁層とを備えたＭＴＪ（Magneto-Tunneling Junction）素子を記憶素子とする記憶装置のことを指す。ＭＲＡＭにおいては、ＭＴＪ素子の上にビット線が、下にディジット線がそれぞれ設けられており、これらビット線およびディジット線の発生させる磁界がＭＴＪ素子の磁気特性を変化させる。なお、ビット線およびディジット線は、直交して配置される。

図３５は、本実施の形態に係る半導体装置の製造方法により製造された半導体装置の断面図である。

図３５に示すように、この半導体装置においては、シリコン基板等の半導体基板を含む下部構造１０上に、ディジット線ＤＬ１、シリコン窒化膜等の絶縁膜２０ａ、シリコン酸化膜等の絶縁膜２０ｂ、シリコン窒化膜等の絶縁膜２０ｃ、および、シリコン酸化膜等の絶縁膜２０ｄが形成されている。ここで、下部構造１０とは、半導体基板からディジット線ＤＬ１より下部までの構造を指す。また、絶縁膜２０ａないし２０ｄが層間絶縁膜を構成する。

絶縁膜２０ｂの第１領域ＡＲａには、絶縁膜２０ａ上においてＭＴＪ素子Ｔ１が形成されている。ＭＴＪ素子Ｔ１は、フリー層ＦＲ、トンネル絶縁層ＴＮおよびピン層ＰＮで構成される。また、ピン層ＰＮ下には引き出し電極たるストラップ層ＳＰが設けられ、フリー層ＦＲ上にはＭＴＪ素子Ｔ１の形成時に使用されたハードマスクＨＭが残っている。なお、ディジット線ＤＬ１とＭＴＪ素子Ｔ１およびストラップ層ＳＰとは、絶縁膜２０ａにより絶縁されている。

そして、ＭＴＪ素子Ｔ１および絶縁膜２０ａを覆うように絶縁膜２０ｂが形成され、絶縁膜２０ｂの第１領域ＡＲａには、ハードマスクＨＭを介してＭＴＪ素子Ｔ１に接続されるコンタクトプラグＰＧ１１が比較的密に形成されている。そして、コンタクトプラグＰＧ１１はいずれも個々に、対応する、絶縁膜２０ｂの表面に形成された厚いビット線ＢＬ１に接続されている。なお、ビット線ＢＬ１は、紙面に垂直な方向に延在し、その厚さＦは例えば４００ｎｍである。

一方、絶縁膜２０ｂの第２領域ＡＲｂには、絶縁膜２０ａを貫通してディジット線ＤＬ１に接続されるコンタクトプラグＰＧ１０が比較的疎に形成されている。そして、コンタクトプラグＰＧ１０は絶縁膜２０ｂの表面に形成された薄い配線Ｌ１０に接続されている。なお、配線Ｌ１０は、紙面に垂直な方向に延在し、その厚さＥは例えば３００ｎｍである。

図３５の構造も、実施の形態１の場合と同様の工程により製造される。すなわち、ＣＶＤ法やスパッタ法等の膜形成技術とフォトリソグラフィ技術およびエッチング技術とを用いて、下部構造１０上に、ディジット線ＤＬ１、絶縁膜２０ａ、ストラップ層ＳＰ、ＭＴＪ素子Ｔ１、ハードマスクＨＭ、および、絶縁膜２０ｂを形成する。

続いて、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜２０ｂの第１領域ＡＲａにおいて、コンタクトプラグＰＧ１１を形成するためのコンタクトホールを比較的密に形成し、コンタクトホール内にスパッタ法等により銅等の導電膜を埋め込む。そして、絶縁膜２０ｂ上の導電膜をＣＭＰにより除去し、絶縁膜２０ｂ表面にもＣＭＰを施してエロージョンを発生させる。これにより、第１領域ＡＲａでは層間絶縁膜を薄く（図３５の厚さＤを参照）、第２領域ＡＲｂでは層間絶縁膜を厚く（図３５の厚さＣを参照）形成するのである。

次に、第２領域ＡＲ２においてもコンタクトプラグＰＧ１０を形成し、絶縁膜２０ｂ上に絶縁膜２０ｃおよび絶縁膜２０ｄを形成する。続いて、両絶縁膜にフォトリソグラフィ技術およびエッチング技術によって配線Ｌ１０、ビット線ＢＬ１形成用のパターニングを施す。そして、絶縁膜２０ｄおよび露出した絶縁膜２０ｂの表面の一部を覆うよう銅等の導電膜をスパッタ法等により形成し、導電膜にＣＭＰを施す。これにより、第１および第２領域ＡＲａ，ＡＲｂにおいてそれぞれ、絶縁膜２０ｂの表面に配線Ｌ１０およびビット線ＢＬ１が形成される。

なお、図３６に示すように、コンタクトプラグＰＧ１１を無くしてビット線ＢＬ１がハードマスクＨＭを介してＭＴＪ素子Ｔ１に直接に接続される構造を採用してもよい。この場合は、コンタクトホール形成後に導電膜を埋め込むことなくＣＭＰを行い、コンタクトホールがなくなるまでエロージョンを起こさせればよい。

また、配線Ｌ１０およびビット線ＢＬ１の形成材料に、例えばアルミニウム等のエッチングによるパターニングを行いやすい材料を採用してもよい。この場合は、ＣＭＰ法ではなく、フォトリソグラフィ技術およびエッチング技術によりパターニングが行えることから、図３７に示す構造となる。また、コンタクトホールがなくなるまでエロージョンを起こさせれば、図３８のようにコンタクトプラグＰＧ１１の無い構造となる。

また、エロージョン発生時の研磨ストッパ膜を設けておくのが、図３９の構造である。図３９の構造では、図３５の構造に加えて、ＣＭＰ時に研磨ストッパ膜として機能する絶縁膜２０ｅが絶縁膜２０ａおよびＭＴＪ素子Ｔ１を覆うように形成されている。

図４０〜図５３は、図３９に示された半導体装置の製造工程を説明する図である。

まず、下部構造１０上に、図示しないシリコン酸化膜等の絶縁膜（図示せず）をＣＶＤ法等により形成し、フォトリソグラフィ技術およびエッチング技術を用いて、当該層間絶縁膜にディジット配線ＤＬ１のパターニングを行う。その後、パターニング部を埋め込むように銅等の導電膜（図示せず）を形成し、導電膜に対してＣＭＰを行うことにより、ディジット線ＤＬ１を形成する。そして、ディジット線ＤＬ１および絶縁膜を覆うように絶縁膜２０ａをＣＶＤ法等により形成する（図４０）。

次に、例えばタンタル等の導電膜を形成した後、フォトリソグラフィ技術およびエッチング技術を用いてストラップ層ＳＰを形成する（図４１）。その後、ピン層材料（例えばコバルトやニッケルの合金）、トンネル絶縁層材料（例えばシリコン酸化膜）、フリー層材料（例えばコバルトやニッケルの合金）、ハードマスク材料（例えばタンタル膜）、の順に膜形成を行って、フォトリソグラフィ技術およびエッチング技術を用いてハードマスク材料をパターニングし、ハードマスクＨＭを形成する。

そして、ハードマスクＨＭをマスクとしてエッチングを行い、ピン層ＰＮ、トンネル絶縁層ＴＮ、フリー層ＦＲのパターニングを行ってＭＴＪ素子Ｔ１を形成する（図４２）。

次に、コンタクトホールの形成時にＣＭＰストッパ膜として機能するシリコン窒化膜等の絶縁膜２０ｅを、絶縁膜２ａおよびＭＴＪ素子Ｔ１上にＣＶＤ法等により形成する（図４３）。そして、絶縁膜２０ｅ上に絶縁膜２０ｂを、ＣＶＤ法等により形成する（図４４）。

そして、フォトリソグラフィ技術およびエッチング技術により、第１領域ＡＲａにおいて、絶縁膜２０ｂおよび絶縁膜２０ｅ内にコンタクトプラグＰＧ１１を形成するためのコンタクトホールＶＨ３を比較的密に、ハードマスクＨＭを介してＭＴＪ素子Ｔ１に接続するよう形成する（図４５）。

次に、コンタクトプラグＰＧ１１の形成材料となるタンタル等の導電膜ＭＴ５を、コンタクトホールＶＨ３内にスパッタ法等により埋め込む（図４６）。

続いて、導電膜ＭＴ５の表面からＣＭＰを行い、絶縁膜２０ｂの表面より上層の導電膜ＭＴ５を除去してコンタクトプラグＰＧ１１を形成する。

このとき、絶縁膜２０ｂ上の導電膜ＭＴ５がＣＭＰにより除去された直後においては、第１および第２領域ＡＲａ，ＡＲｂの両領域において、層間絶縁膜を構成する絶縁膜２０ｂの表面にもＣＭＰは施されることとなる。絶縁膜２０ｂの表面にもＣＭＰが施されることにより、比較的密にコンタクトホールが形成された第１領域ＡＲａの部分において、エロージョンＥＲが発生する（図４７）。

なお、ＣＭＰ時に研磨ストッパ膜として機能する絶縁膜２０ｅを絶縁膜２０ａおよびＭＴＪ素子上に形成しているので、絶縁膜２０ｂへの過剰研磨が生じたときであっても、ＭＴＪ素子Ｔ１に研磨が及ぶことを防止できる。

次に、絶縁膜２０ｂおよびコンタクトプラグＰＧ１１上に、配線パターンの形成時にエッチングストッパ膜として機能するシリコン窒化膜等の絶縁膜２０ｃをＣＶＤ法等により形成し（図４８）、絶縁膜２０ｃ上にシリコン酸化膜等の絶縁膜２０ｄをＣＶＤ法等により形成する（図４９）。

続いて、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜２０ｂ〜２０ｄの第２領域ＡＲｂにおいて、コンタクトプラグＰＧ１０を形成するためのコンタクトホールＶＨ４ａを比較的疎に形成する（図５０）。

なお、図５０においては、一断面しか示していないためコンタクトプラグＰＧ１１形成用のコンタクトホールＶＨ４ａだけが図示されているが、もちろん図示しない他のコンタクトプラグの形成領域においても、同様のコンタクトホールが形成される。

次に、第１および第２領域ＡＲａ，ＡＲｂにおいてそれぞれ、フォトリソグラフィ技術およびエッチング技術によって、絶縁膜２０ｃをエッチングストッパ膜として用いつつ絶縁膜２０ｄに配線Ｌ１０およびビット線ＢＬ１形成用のパターニングＰＴ５ａ，ＰＴ４ａを施す（図５１）。そしてさらに、絶縁膜２０ｄおよび絶縁膜２０ｃ間に逆のエッチ選択性をもたせて、エッチング技術により絶縁膜２０ｃにもパターニングＰＴ５ａ，ＰＴ４ａと同様のパターニングＰＴ５ｂ，ＰＴ４ｂを施す（図５２）。これにより、第１および第２領域ＡＲａ，ＡＲｂにおいてそれぞれ絶縁膜２０ｂの表面の一部が露出する。

なお、このときシリコン窒化膜たる絶縁膜２０ｅおよび２０ａもエッチングされ、第２領域ＡＲｂにおけるコンタクトホールＶＨ４ａの底部がディジット線ＤＬ１とつながり、コンタクトホールＶＨ４ｂとなる。

そして、絶縁膜２０ｄおよび露出した絶縁膜２０ｂの表面の一部を覆うよう銅等の導電膜ＭＴ６をスパッタ法等により形成する（図５３）。この後、導電膜ＭＴ６にＣＭＰを施す。これにより、第１および第２領域ＡＲａ，ＡＲｂにおいてそれぞれ、絶縁膜２０ｂの表面にビット線ＢＬ１および配線Ｌ１０が形成される。

本実施の形態に係る半導体装置の製造方法によれば、ディジット線ＤＬ１、ＭＴＪ素子Ｔ１およびビット線ＢＬ１を形成する。よって、第１領域ＡＲａにおいてＭＲＡＭを形成することができる。第１領域ＡＲａでは層間絶縁膜が薄いため、ＭＴＪ素子Ｔ１はディジット線ＤＬ１およびビット線ＢＬ１のいずれとも近接して形成できる。その結果、ディジット線ＤＬ１およびビット線ＢＬ１に流れる電流量が小電流であっても強度の高い磁界を発生可能なＭＲＡＭを容易に製造可能となる。また、第２領域ＡＲｂでは層間絶縁膜が厚いため、ＭＲＡＭの制御を行うロジック回路等を形成できる。その結果、メモリ回路とロジック回路とが混在したシステムＬＳＩ（Large Scale Integration）を容易に製造可能となる。

また、第１および第２領域ＡＲａ，ＡＲｂにおいてそれぞれ絶縁膜２０ｂの表面が一部露出するよう絶縁膜２０ｄ，２０ｃにパターニングを施し、絶縁膜２０ｄおよび露出した絶縁膜２０ｂの表面の一部を覆う導電膜ＭＴ６にＣＭＰを施すことによりビット線ＢＬ１および配線Ｌ１０を形成する。よって、層間絶縁膜の薄い第１領域ＡＲａでは厚い配線を形成し、層間絶縁膜の厚い第２領域ＡＲｂでは薄い配線を形成することができる。その結果、第１領域ＡＲａに低抵抗の配線を形成可能である。第１領域の配線はビット線ＢＬ１として機能するので、ビット線ＢＬ１での電力消費の抑制が実現できる。

＜実施の形態５＞
本実施の形態は、実施の形態４に係る半導体装置の製造方法の変形例であって、実施の形態４におけるエロージョンを発生させるためのＣＭＰを、研磨ストッパ膜として機能する絶縁膜２０ｅが露出するまで行うようにしたものである。

図５４は、本実施の形態に係る半導体装置の製造方法により製造された半導体装置の断面図である。

図５４に示すように、この半導体装置においては、実施の形態４の場合と同様に、シリコン基板等の半導体基板を含む下部構造１０上に、ディジット線ＤＬ１、絶縁膜２０ａ、ストラップ層ＳＰ、ＭＴＪ素子Ｔ１、ハードマスクＨＭ、絶縁膜２０ｅ，２０ｂ〜２０ｄ、コンタクトプラグＰＧ１０，ＰＧ１１、配線Ｌ１０、および、ビット線ＢＬ１が形成されている。

ただし、実施の形態４の場合とは異なり、ＭＴＪ素子Ｔ１上において、絶縁膜２０ｅには絶縁膜２０ｂを介することなくビット線ＢＬ１が接して形成されている。これは、後述するように、絶縁膜２０ｅ上のコンタクトホールを消滅させることに起因する。

図５５ないし図５７は、図５４に示された半導体装置の製造工程を説明する図である。

まず、実施の形態４の場合と同様に、図４０〜図４５の工程を行う。そして、コンタクトホールＶＨ３の形成部分に導電膜を埋め込むことなく、絶縁膜２０ｅを研磨ストッパ膜として用いつつ絶縁膜２０ｂの表面にＣＭＰを施す。絶縁膜２０ｂの表面にＣＭＰが施されることにより、比較的密にコンタクトホールが形成された第１領域ＡＲａの部分において、エロージョンＥＲが発生する（図５５）。このとき、絶縁膜２０ｅが露出するまでＣＭＰを行い、絶縁膜２０ｅ上のコンタクトホールＶＨ３を消滅させる。

そして、絶縁膜２０ｂおよび露出した絶縁膜２０ｅ上にタンタル等の導電膜（図示せず）をスパッタ法等により形成し、この導電膜にＣＭＰを施すことにより、絶縁膜２０ｅ内に残ったコンタクトホールＶＨ３内にコンタクトプラグＰＧ１１を形成する（図５６）。

次に、絶縁膜２０ｂおよび露出した絶縁膜２０ｅ上に、配線パターンの形成時にエッチングストッパ膜として機能するシリコン窒化膜等の絶縁膜２０ｃをＣＶＤ法等により形成する（図５７）。この後、図４９〜図５３と同様の工程を行うことにより、図５４に示した半導体装置を製造できる。

本実施の形態に係る半導体装置の製造方法によれば、エロージョンを発生させるためのＣＭＰを、研磨ストッパ膜として機能する絶縁膜２０ｅが露出するまで行う。よって、絶縁膜２０ｅ上においてコンタクトホールＶＨ３が消滅する代わりに、絶縁膜２０ｅにより過剰研磨を防止することができる。これにより、第１領域ＡＲａの各部においてビット線ＢＬ１の厚みが絶縁膜２０ｅまでの深さに揃うこととなり、第１領域ＡＲａのビット線ＢＬ１の抵抗特性をそろえることができる。

＜変形例＞
実施の形態４および５においては、ビット線ＢＬ１とＭＴＪ素子Ｔ１とを接続するコンタクトプラグＰＧ１１の形状は、実施の形態１〜３の場合と同様に、円筒状であることを想定していた。なお、図５８は、実施の形態４におけるコンタクトプラグＰＧ１１周辺の構造を具体的寸法の数値例とともに拡大して示した図である。

ここで、図４５のコンタクトホールＶＨ３の形成工程においてスパッタエッチングを採用し、例えばスパッタ角度を半導体基板表面の垂直方向からずらすことが可能である。このようにすれば、コンタクトホールＶＨ３の側壁にテーパを設けることができ、コンタクトホールＶＨ３内に導電膜を埋め込めば、図５９に示すようなコンタクトプラグＰＧ１１ａの形状を実現できる。なお、図５９においては、コンタクトプラグＰＧ１１ａ周辺の構造の具体的寸法の数値例も示している。

さらに、絶縁膜２０ｅへのスパッタ角度と絶縁膜２０ｂへのスパッタ角度とを異ならしめれば、図６０のように二段のテーパを有するコンタクトプラグＰＧ１１ｂの形状を実現することも可能である。また、絶縁膜２０ｅにのみスパッタ角度をずらしたスパッタエッチングを行なえば、図６１のように下段にのみテーパを有するコンタクトプラグＰＧ１１ｃの形状を実現することも可能である。

この他にも、図４５のコンタクトホールＶＨ３の形成工程においてウェットエッチング等の等方性エッチングを採用すれば、コンタクトホールＶＨ３の頂部周縁に丸みを持たせることも可能であり、コンタクトホールＶＨ３内に導電膜を埋め込めば、図６２に示すようなコンタクトプラグＰＧ１１ｄの形状も実現できる。

さらに、絶縁膜２０ｂと２０ｅとの間で等方性エッチングのエッチ選択性を調節することにより、絶縁膜２０ｂのみへのエッチングを増加させて、図６３に示すような、絶縁膜２０ｂにおける径が絶縁膜２０ｅにおける径よりも広いコンタクトプラグＰＧ１１ｅの形状も実現できる。

加えて、絶縁膜２０ｅへの等方性エッチングもある程度生じるようにして、コンタクトホールＶＨ３の側壁下部にテーパを有し、コンタクトホールＶＨ３の頂部周縁に丸みを持たせて、図６４に示すようなコンタクトプラグＰＧ１１ｆの形状も実現できる。

さらに、図６５（図３９におけるビット線ＢＬ１の延在する方向での断面図である）および図６６（図６５におけるコンタクトプラグＰＧ１１ｇ周辺の構造を具体的寸法の数値例とともに拡大して示した図である）に示すように、絶縁膜２０ｂへのエッチング時間を調節することにより、ビット線ＢＬ１方向に並ぶ各ＭＴＪ素子Ｔ１へのコンタクトプラグＰＧ１１ｇ同士を接続部ＣＮにて接続することも可能である。そして、絶縁膜２０ｂへのエッチング時間および絶縁膜２０ｅへのエッチング時間、並びに、絶縁膜２０ｂと２０ｅとの間でのエッチング選択性を調節することにより、図６７、図６８、図６９の各図に示すコンタクトプラグＰＧ１１ｈ，ＰＧ１１ｉ，ＰＧ１１ｊのような、様々な図６６の変形形状をも実現することが可能である。

以上のことは、実施の形態５のコンタクトホールＶＨ３の形成工程においても当てはまり、実施の形態５におけるコンタクトプラグＰＧ１１周辺の構造を具体的寸法の数値例とともに拡大して示した図７０の構造も、図７１〜図７４のように様々な形状に変形させることが可能である。

さらに、絶縁膜２０ｅを有しない図３５および図３７におけるコンタクトプラグＰＧ１１の形状についても、同様の変形を行なうことができる。

このように、コンタクトホールＶＨ３の側壁にテーパを設けつつ、および／または、コンタクトホールＶＨ３の頂部周縁に丸みを持たせつつ、コンタクトホールＶＨ３を形成し、コンタクトホールＶＨ３内に導電膜を埋め込めば、コンタクトホールＶＨ３内に導電膜の埋め込み不良が生じにくく、ＭＴＪ素子Ｔ１のコンタクトプラグＰＧ１１の抵抗値のばらつきが減少する。

実施の形態１に係る半導体装置の製造方法により製造された半導体装置の上面図である。 図１中の切断線II-IIにおける断面図である。 図１中の切断線III-IIIにおける断面図である。 図１中の切断線IV-IVにおける断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 図１中の切断線IV-IVにおける他の断面図である。 実施の形態２に係る半導体装置の製造方法により製造された半導体装置の上面図である。 図１３中の切断線XIV-XIVにおける断面図である。 図１３中の切断線XV-XVにおける断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法により製造された他の半導体装置の上面図である。 図２９中の切断線XXX-XXXにおける断面図である。 実施の形態３に係る半導体装置の製造方法により製造された半導体装置の上面図である。 図３１中の切断線XXXII-XXXIIにおける断面図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す図である。 実施の形態３に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法により製造された半導体装置の断面図である。 実施の形態４に係る半導体装置の製造方法により製造された他の半導体装置の断面図である。 実施の形態４に係る半導体装置の製造方法により製造された他の半導体装置の断面図である。 実施の形態４に係る半導体装置の製造方法により製造された他の半導体装置の断面図である。 実施の形態４に係る半導体装置の製造方法により製造された他の半導体装置の断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す図である。 実施の形態５に係る半導体装置の製造方法により製造された半導体装置の断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す図である。 実施の形態４に係る半導体装置におけるコンタクトプラグの周辺構造を示す図である。 実施の形態４に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態４に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態４に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態４に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態４に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態４に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 図３９におけるビット線の延在する方向での断面図である。 図６５におけるコンタクトプラグ周辺の構造を拡大して示した図である。 図６６の構造の変形例を示す図である。 図６６の構造の他の変形例を示す図である。 図６６の構造の他の変形例を示す図である。 実施の形態５に係る半導体装置におけるコンタクトプラグの周辺構造を示す図である。 実施の形態５に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態５に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態５に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。 実施の形態５に係る半導体装置におけるコンタクトプラグの他の形状を示す図である。

符号の説明

１，１０ 下部構造、２，２０ａ〜２０ｅ 層間絶縁膜、ＰＧ１〜ＰＧ１１ コンタクトプラグ、ＤＰ１〜ＤＰ３ ダミープラグ、ＶＨ１〜ＶＨ３，ＶＨ４ｂ コンタクトホール、ＤＨ１〜ＤＨ２ ダミーホール、Ｌ１〜Ｌ１０ 配線、ＤＬ１ ディジット線、ＢＬ１ ビット線、Ｔ１ ＭＴＪ素子。

Claims (10)

1. （ａ）半導体基板を含む下部構造上に層間絶縁膜を形成する工程と、
   （ｂ−１）前記層間絶縁膜の第１領域において第１コンタクトホールを比較的密に形成する工程と、
   （ｂ−２）前記第１領域と異なる前記層間絶縁膜の第２領域において第２コンタクトホールを比較的疎に形成する工程と、
   （ｃ）前記第１および第２領域において前記層間絶縁膜の表面にＣＭＰ（Chemical Mechanical Polishing）を施すことにより、前記第１コンタクトホールの形成部分にエロージョンを発生させる工程と、
   （ｄ）前記第１および第２領域においてそれぞれ、前記層間絶縁膜の表面に第１および第２配線を形成する工程と
   を備える半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記工程（ｄ）は、
   （ｄ−１）前記層間絶縁膜上に第１絶縁膜を形成する工程と、
   （ｄ−２）前記第１および第２領域においてそれぞれ前記層間絶縁膜の表面の一部が露出するよう前記第１絶縁膜に前記第１および第２配線の形成用のパターニングを施す工程と、
   （ｄ−３）前記第１絶縁膜および露出した前記層間絶縁膜の表面の前記一部を覆うよう導電膜を形成する工程と、
   （ｄ−４）前記導電膜にＣＭＰを施すことにより前記第１および第２配線を形成する工程と
   を含む
   半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法であって、
   前記工程（ｂ−１）における前記第１コンタクトホールの形成を、フォトリソグラフィ技術およびエッチング技術を用いて行い、
   前記工程（ａ）は、
   （ａ−１）第２絶縁膜を前記下部構造上に形成する工程と、
   （ａ−２）前記第１領域の少なくとも一部において、第３絶縁膜を前記第２絶縁膜上に形成する工程と、
   （ａ−３）第４絶縁膜を前記第２および第３絶縁膜上に形成する工程と
   を含み、
   前記第２および第４絶縁膜が前記層間絶縁膜を構成し、
   前記工程（ｂ−１）において、前記第３絶縁膜をエッチングストッパ膜として用いつつ前記第１コンタクトホールを前記第４絶縁膜内に形成する
   半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法であって、
   前記第３絶縁膜は研磨ストッパ膜としても機能し、
   前記工程（ｃ）における前記ＣＭＰを、前記第３絶縁膜が露出するまで行う
   半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法であって、
   前記工程（ａ）は、
   （ａ−１）ディジット線および第５絶縁膜をこの順に前記下部構造上に形成する工程と、
   （ａ−２）前記第１領域の少なくとも一部において、ＭＴＪ（Magneto-Tunneling Junction）素子を前記第１絶縁膜上に形成する工程と、
   （ａ−３）第６絶縁膜を前記第５絶縁膜および前記ＭＴＪ素子上に形成する工程と
   を含み、
   前記第５および第６絶縁膜が前記層間絶縁膜を構成し、
   前記工程（ｂ−１）において、前記ＭＴＪ素子に接続するよう前記第１コンタクトホールを前記第６絶縁膜内に形成し、
   前記工程（ｄ）において、前記第１領域の前記第１配線を、ビット線として前記ＭＴＪ素子上に形成する
   半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記工程（ｄ）は、
   （ｄ−１）前記層間絶縁膜上に第７絶縁膜を形成する工程と、
   （ｄ−２）前記第１および第２領域においてそれぞれ前記層間絶縁膜の表面の一部が露出するよう前記第７絶縁膜にパターニングを施す工程と、
   （ｄ−３）前記第７絶縁膜および露出した前記層間絶縁膜の表面の前記一部を覆うよう導電膜を形成する工程と、
   （ｄ−４）前記導電膜にＣＭＰを施すことにより前記第１および第２配線を形成する工程と
   を含む
   半導体装置の製造方法。
7. 請求項５に記載の半導体装置の製造方法であって、
   前記工程（ａ）は、
   （ａ−２ａ）前記工程（ａ−２）後、前記工程（ａ−３）前に、前記第１領域の少なくとも一部において、前記工程（ｃ）におけるＣＭＰ時に研磨ストッパ膜として機能する第８絶縁膜を前記第５絶縁膜および前記ＭＴＪ素子上に形成する工程、
   をさらに含み、
   前記第５、第６および第８絶縁膜が前記層間絶縁膜を構成し、
   前記工程（ｂ−１）において、前記ＭＴＪ素子に接続するよう前記第１コンタクトホールを前記第６および第８絶縁膜内に形成する
   半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記工程（ｃ）における前記ＣＭＰを、前記第８絶縁膜が露出するまで行う
   半導体装置の製造方法。
9. 請求項５または請求項７に記載の半導体装置の製造方法であって、
   前記工程（ｂ−１）において、前記第１コンタクトホールの側壁にテーパを設けつつ、および／または、前記第１コンタクトホールの頂部周縁に丸みを持たせつつ、前記第１コンタクトホールを形成し、
   （ｅ）前記第１コンタクトホール内に導電膜を埋め込む工程
   をさらに備える半導体装置の製造方法。
10. 請求項１ないし請求項９のいずれかに記載の半導体装置の製造方法により製造された
    半導体装置。
    

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