KR101266656B1

KR101266656B1 - 반도체 장치 및 그 제조 방법

Info

Publication number: KR101266656B1
Application number: KR1020060111748A
Authority: KR
Inventors: 하루오 후루따; 료우지 마쯔다; 슈우이찌 우에노; 다께하루 구로이와
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2005-11-14
Filing date: 2006-11-13
Publication date: 2013-05-22
Also published as: CN102157680B; KR20070051708A; CN101162755B; US20070108543A1; US20110204458A1; JP5072012B2; US7973376B2; TW200807775A; US7605420B2; CN101162755A; JP2007158301A; CN102157680A; US20090315128A1

Abstract

기억 정밀도가 열화되지 않는 TMR막을 포함하는 메모리 셀을 갖는 반도체 장치 및 그 제조 방법을 얻는다. TMR 하부 전극(28) 상에 있어서, 평면에서 보아 디지트선(25d)의 형성 영역의 일부에 해당하는 영역에 TMR 소자(5)(TMR막(29), TMR 상부 전극(31))가 선택적으로 형성된다. TMR 상부 전극(31)은 Ta에 의해 30∼100㎚의 막 두께로 형성되고, 제조 공정 시에 있어서 하드 마스크로서도 기능한다. TMR 소자(5)의 전체면 및 TMR 하부 전극(28)의 상면 상에 LT-SiN으로 이루어지는 층간 절연막(30)이 형성되고, TMR 하부 전극(28)의 측면을 포함하는 전체면을 피복하여 LT-SiN으로 이루어지는 층간 절연막(32)이 형성된다. 또한, 전체면을 피복하여 SiO₂로 이루어지는 층간 절연막(33)이 형성된다.

하부 전극, TMR막, 상부 전극, 메모리 셀, TMR 소자, 층간 절연막, Cu 배선

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 실시 형태 1의 반도체 장치인 MRAM의 메모리 셀부의 평면 구조를 도시하는 평면도.

도 2는 도 1의 A-A 단면을 도시하는 단면도.

도 3은 실시 형태 1의 MRAM의 전체 층에 있어서의 단면 구조를 도시하는 단면도.

도 4는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 5는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 6은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 7은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 8은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 9는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 10은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 11은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 12는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 13은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 14는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 15는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 16은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 17은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 18은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 19는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 20은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 21은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 22는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 23은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 24는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 25는 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 26은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도.

도 27은 본 발명의 실시 형태 1의 반도체 장치인 MRAM의 메모리 셀부의 평면 구조를 도시하는 평면도.

도 28은 도 27의 A-A 단면을 도시하는 단면도.

도 29는 실시 형태 2의 MRAM의 전체 층에 있어서의 단면 구조를 도시하는 단면도.

도 30은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 31은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 32는 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 33은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 34는 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 35는 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 36은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 37은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 38은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 39는 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 40은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 41은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 42는 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 43은 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 44는 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도.

도 45는 MRAM구성의 개략을 도시하는 설명도.

도 46은 MRAM의 메모리 소자와 상부 Cu 배선 및 하부 Cu 배선의 접속 관계의 상세 내용을 도시하는 단면도.

도 47은 비아 LS 접속 구조를 얻기 위한 LS 공정을 도시하는 단면도.

도 48은 비아 LS 접속 구조를 얻기 위한 LS 공정을 도시하는 단면도.

도 49는 비아 LS 접속 구조를 얻기 위한 LS 공정을 도시하는 단면도.

도 50은 본 발명의 실시 형태 3의 반도체 장치인 MRAM의 메모리 셀부의 구조 를 도시하는 단면도.

도 51은 실시 형태 3의 반도체 장치의 효과를 도시하는 단면도.

도 52는 절연성막의 형성 온도에 대한 TMR 소자의 보자력을 도시하는 그래프.

도 53은 절연성막의 형성 온도에 대한 TMR 소자의 이방성 자계를 도시하는 그래프.

도 54는 실시 형태 3의 반도체 장치의 효과를 도시하는 단면도.

도 55는 실시 형태 3의 반도체 장치의 효과를 도시하는 단면도.

도 56은 실시 형태 3의 다른 양태를 도시하는 단면도.

도 57은 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도.

도 58은 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도.

도 59는 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도.

도 60은 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도.

도 61은 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도.

도 62는 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도.

도 63은 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도.

<도면의 주요부분에 대한 부호의 설명>

5, 105: TMR 소자

10: Cu 플러그

25d, 125: 디지트선

25r, 125r: 리드선

28, 128: TMR 하부 전극

29, 129: TMR막

31, 131: TMR 상부 전극

30, 32, 33: 층간 절연막

34: Cu 배선(비트선)

125: 하부 Cu 배선

126a: 실리콘 질화막

126b, 133: 산화막

134: 상부 Cu 배선

[특허 문헌 1] 일본 특허 공개 2003-243630호 공보

본 발명은, TMR(Tunneling Magneto Resistance) 등의 메모리 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.

MRAM은, 전자가 갖는 스핀에 정보를 저장함으로써 데이터를 유지하는 메모리이며, 랜덤 액세스 가능하게 회로가 구성되어 있다. 기본 물리 현상으로서 GMR(Giant Magneto Resistance), TMR, CMR(Colossal Magneto Resistance)을 이용하 는 타입이 있다.

TMR은 2층의 자성막으로 절연층을 샌드위치하는 구조에 있어서, 관측되는 저항 변화 현상을 이용하는 타입이며, 절연층을 사이에 두는 상하 자성층의 스핀 상태에서, 상자성층∼절연층∼하자성층을 흐르는 전류(즉 TMR의 저항치)가 변화한다. 상하 자성층의 2개의 스핀 상태가 패러럴이면 저항치가 작아지고, 안티패러럴이면 저항치가 커진다. 이 저항치 변화에 의해 정보 기억을 행할 수 있다. 이러한 TMR 소자를 갖는 자기 메모리 장치 및 그 제조 방법을 개시한 문헌으로서, 예를 들면 특허 문헌 1이 있다. TMR과 마찬가지 구조의 소자로서 MTJ(Magnetro-Tunneling Junction) 소자라고 불리는 구조도 있는데, 이하, 본원 명세서 중에서는, 「TMR 소자」란 TMR 소자뿐만 아니라, 널리 MTJ 소자를 포함하는 의의를 갖는다.

그러나, TMR 소자를 구성하는 TMR막(절연층을 사이에 두는 상하 자성층)의 하부 인출 전극(LS(Local Strap))을 가공할 때, 에칭 디포지션재에 의한 이물이 TMR막의 상하 자성층에 디포지션됨으로써, TMR막의 상하의 자성층을 통하는 리크 전류가 발생하게 되어, TMR막이 소정의 저항 변화율을 확보할 수 없게 되고, 정상적인 기억 동작을 할 수 없게 되어 기억 정밀도가 열화한다고 하는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 기억 정밀도가 열화되지 않는 TMR막을 포함하는 메모리 셀을 갖는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 한다.

본 발명에 따른 제1 양태의 반도체 장치는, 반도체 기판 상에 형성되고, 하부 전극, 상기 하부 전극 상의 일부에 형성된 TMR막 및 상부 전극의 적층 구조로 이루어지는 메모리 셀과, 상기 메모리 셀에 대하여, 상기 하부 전극의 상면 및 상기 TMR막의 측면을 적어도 피복하여 형성되는 산화 방지막과, 상기 산화 방지막 상에 형성되는 산화막을 포함하고 있다.

본 발명에 따른 제2 양태의 반도체 장치는, 반도체 기판 상에 형성되고, 하부 전극, 상기 하부 전극 상의 일부에 형성된 TMR막 및 상부 전극의 적층 구조로 이루어지는 메모리 셀과, 상기 TMR막으로부터 평면에서 보아 소정의 거리를 두고, 상기 하부 전극의 하방에 형성되는 리드선과, 상기 리드선 상에 형성되고, 상기 리드선과 상기 하부 전극을 전기적으로 접속하는 금속 플러그를 포함하고 있다.

본 발명에 따른 제3 양태의 반도체 장치는, 반도체 기판 상에 형성되고, 하부 전극, 상기 하부 전극 상의 일부에 형성된 TMR막 및 상부 전극의 적층 구조로 이루어지는 메모리 셀을 갖고, 상기 상부 전극은, 상기 하부 전극과 동일한 재질을 이용하여 형성된 막 두께가 30∼100㎚인 도전성을 갖는 하드 마스크층이다.

본 발명에 따른 제4 양태의 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 있어서, 하부 전극, 상기 하부 전극 상의 일부에 형성된 TMR막 및 상부 전극의 적층 구조를 형성하는 스텝과, (b) 상기 상부 전극 및 상기 TMR막을 패터닝하는 스텝과, (c) 상기 하부 전극, 상기 상부 전극 및 상기 TMR막을 피복하여 제1 산화 방지막을 형성하는 스텝과, (d) 상기 상부 전극 및 상기 TMR막을 상기 제1 산화 방지 막이 피복한 상태에서, 상기 제1 산화 방지막 및 상기 하부 전극을 패터닝하는 스텝과, (e) 전체면에 산화막을 형성하는 스텝을 포함하고 있다.

본 발명에 따른 제5 양태의 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 있어서 리드선을 형성하는 스텝과, (b) 상기 리드선 상에 층간 절연막을 형성하는 스텝과, (c) 상기 리드선 상의 층간 절연막을 관통하여 비아 홀(via hole)을 형성하는 스텝과, (d) 상기 비아 홀을 매립하여 금속 플러그(plug)를 형성하는 스텝과, (e) 상기 비아 홀을 포함하는 상기 층간 절연막 상에 하부 전극, TMR막 및 상부 전극의 적층 구조를 형성하는 스텝을 포함하고, 상기 하부 전극은 상기 금속 플러그를 통하여 상기 리드선과 전기적으로 접속되고, (f) 상기 상부 전극 및 상기 TMR막을 패터닝하는 스텝을 더 포함하고, 패터닝 후의 상기 TMR막은, 상기 리드선으로부터 평면에서 보아 소정의 거리를 두고 형성되어 있다.

본 발명에 따른 제6 양태의 반도체 장치의 제조 방법은, (a) 반도체 기판 상에 있어서, 하부 전극, TMR막 및 상부 전극의 적층 구조를 형성하는 스텝과, (b) 상기 상부 전극을 패터닝하는 스텝과, (c) 상기 상부 전극을 하드 마스크층으로서 이용하여 상기 TMR막을 패터닝하는 스텝을 포함하고 있다.

본 발명에 따른 제7 양태의 반도체 장치는, 상기 반도체 기판의 상방에 형성되는 제1 층간 절연막과, 상기 제1 층간 절연막을 관통하여 선택적으로 형성되는 하층 배선과, 상기 하층 배선을 포함하는 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막을 포함하고, 상기 제2 층간 절연막은 상기 하층 배선의 적어도 일부가 저면으로 되는 비아 홀을 갖고, 상기 비아 홀의 저면 및 측면 그리고 상기 제2 층 간 절연막 상에 형성되는 하부 전극을 더 포함하며, 상기 하부 전극은 상기 비아 홀을 통하여 상기 하층 배선과 전기적으로 접속되고, 상기 하부 전극 상의 일부 상에 선택적으로 형성되고, TMR막 및 상부 전극의 적층 구조로 이루어지는 TMR 소자와, 상기 비아 홀 내를 포함하는 상기 하부 전극 상에 형성된 절연성막을 더 포함하고, 상기 제2 층간 절연막 상에 있어서 상기 절연성막 및 상기 하부 전극은 모두 동일 방향으로 측면을 갖고, 상기 하부 전극의 측면은 상기 절연성막의 측면에 대하여, 상기 동일 방향에 있어서 일치하거나 상기 절연성막보다 우묵하게 형성된다.

본 발명에 따른 제8 양태의 반도체 장치의 제조 방법은, (a) 반도체 기판의 상방에 제1 층간 절연막을 형성하는 스텝과, (b) 상기 제1 층간 절연막을 관통하여 하층 배선을 선택적으로 형성하는 스텝과, (c) 상기 하층 배선을 포함하는 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 스텝과, (d) 상기 하층 배선 상의 상기 제2 층간 절연막을 관통하여 비아 홀을 형성하는 스텝을 포함하고, 상기 비아 홀의 저면이 상기 하층 배선의 적어도 일부로 되고, (e) 상기 비아 홀의 저면 및 측면 그리고 상기 제1 층간 절연막 상에 하부 전극을 형성하는 스텝을 더 포함하고, 상기 하부 전극은 상기 비아 홀을 통하여 상기 하층 배선과 전기적으로 접속되고, (f) 상기 제2 층간 절연막 상에서의 상기 하부 전극 상에, TMR막 및 상부 전극의 적층 구조로 되는 TMR 소자를 선택적으로 형성하는 스텝과, (g) 상기 비아 홀을 포함하는 상기 하부 전극 상에 절연성막을 형성하는 스텝과, (h) 상기 절연성막 상에 패터닝된 레지스트를 형성하는 스텝과, (i) 상기 레지스트를 마스크로 하여, 상기 하부 전극 및 상기 절연성막을 동시에 에칭하여, 상기 하부 전극 및 상기 절연 성막을 패터닝하는 스텝과, (j) 상기 레지스트를 제거하는 스텝을 더 포함한다.

<실시 형태1>

(구조)

도 1은 본 발명의 실시 형태 1의 반도체 장치인 MRAM의 메모리 셀부의 평면 구조를 도시하는 평면도이고, 도 2는 도 1의 A-A 단면을 도시하는 단면도이다.

도 1에 도시한 바와 같이, TMR막(29)은 평면에서 보아 4각이 둥글게 된 세로 길이의 형상을 나타내고 있다. 도 2에 도시한 바와 같이, TMR막(29) 아래에 TMR 하부 전극(28)이 형성되고, TMR막(29) 상에 TMR 상부 전극(31)이 형성된다. 이들 TMR 하부 전극(28), TMR막(29) 및 TMR 상부 전극(31)에 의해 메모리 셀 MC가 구성된다. 또한, 본 명세서에서, 설명의 편의상, TMR막(29) 및 TMR 상부 전극(31)을 아울러 TMR 소자(5)라고 표현하는 경우가 있다. 또한, TMR막(29)은 예를 들면 위에서부터 강자성층, 비자성층 및 강자성층의 적층 구조로 이루어진다. 강자성층은, 예를 들면 NiFe, CoFeB, CoFe를 포함하는 자성막으로 형성되고, 비자성층은, 예를 들면 알루미나막이나 산화 마그네슘으로 형성된다.

도 3은 실시 형태 1의 MRAM의 전체 층에서의 단면 구조를 도시하는 단면도이고, 도 3의 (a)는 도 1의 A-A 단면, 도 3의 (b)는 도 1의 B-B 단면, 도 3의 (c)는 도 1의 C-C 단면에 상당한다. 이하, 도 1∼도 3을 참조하여 실시 형태 1의 MRAM의 구조를 설명한다.

반도체 기판(100)의 상층부에 소자 분리 영역(2)이 선택적으로 형성되고, 소자 분리 영역(2, 2) 사이의 웰 영역(1w)이 트랜지스터 형성 영역으로서 기능한다. 상기 트랜지스터 형성 영역에 있어서, 채널 영역(1c)을 사이에 두고 한 쌍의 소스·드레인 영역(14, 14)이 형성되고, 채널 영역(1c) 상에 게이트 절연막(11), 게이트 전극(12)이 적층되고, 게이트 전극(12)의 측면에 2층 구조의 사이드 월(13)이 형성된다. 또한, 소스·드레인 영역(14) 및 게이트 전극(12) 상에 각각 코발트 실리사이드 영역(15)이 형성된다.

이들 채널 영역(1c), 게이트 절연막(11), 게이트 전극(12), 사이드 월(13) 및 소스·드레인 영역(14)에 의해, 판독 시 선택용의 MOS 트랜지스터 Q1이 구성된다.

MOS 트랜지스터 Q1을 포함하는 반도체 기판(100) 위 전체면을 피복하여 SiO₂ 등의 산화막으로 이루어지는 층간 절연막(16)이 형성되고, 층간 절연막(16)을 관통하여 컨택트 플러그(17)가 형성되고, 한 쌍의 소스·드레인 영역(14, 14)의 한쪽의 코발트 실리사이드 영역(15)과 전기적으로 접속된다.

층간 절연막(16) 상에 질화막(41), 산화막으로 이루어지는 층간 절연막(18)이 적층되고, 질화막(41) 및 층간 절연막(18)을 관통하여 Cu 배선(19)이 선택적으로 형성되고, 하나의 Cu 배선(19)이 컨택트 플러그(17)와 전기적으로 접속된다.

Cu 배선(19)을 포함하는 층간 절연막(18) 상에, 질화막(42), 산화막으로 이루어지는 층간 절연막(20 및 21)이 적층되고, 질화막(42) 및 층간 절연막(20)을 관통하여 형성된 미세 구멍(52), 층간 절연막(21)을 관통하여 형성된 배선 구멍(62)이 형성되고, 미세 구멍(52) 및 배선 구멍(62)에 매립되어 Cu 배선(22)이 형성된 다. Cu 배선(22)은 Cu 배선(19)(컨택트 플러그(17)와 전기적으로 접속되는 상기 하나의 Cu 배선(19))과 전기적으로 접속된다.

Cu 배선(22)을 포함하는 층간 절연막(21) 상에, 질화막(43), 산화막으로 이루어지는 층간 절연막(23 및 24)이 적층되고, 질화막(43) 및 층간 절연막(23)을 관통하여 미세 구멍(53)이 형성되고, 층간 절연막(24)을 관통하여 배선 구멍(63)이 형성되고, 미세 구멍(53) 및 배선 구멍(63)에 매립되어 Cu 배선(25)(리드선(25r), 디지트선(25d))이 형성된다. 리드선(25r)은 Cu 배선(22)(컨택트 플러그(17) 상에 위치하는 Cu 배선(22))과 전기적으로 접속된다.

Cu 배선(25)을 포함하는 층간 절연막(24) 상에 질화막으로 이루어지는 층간 절연막(26a) 및 산화막으로 이루어지는 층간 절연막(26b)이 적층되고, 평면에서 보아 리드선(25r)의 형성 영역의 일부에 해당하는 층간 절연막(26a 및 26b)에 비아 홀(9)이 설치된다. 층간 절연막(26b) 상 및 비아 홀(9)의 저면 및 측면 상에 TMR 하부 전극(28)이 선택적으로 형성됨으로써, TMR 하부 전극(28)은 리드선(25r)과 전기적으로 접속된다. 또한, TMR 하부 전극(28)은, TMR막(29)과 결정 격자의 격자 간격이 가까운, 예를 들면 탄탈(Ta)에 의해 형성되기 때문에, TMR막(29)에 발생하는 왜곡을 저감할 수 있다. 또한, TMR 하부 전극(28)은, 리드선(25r)과 TMR막(29)을 전기적으로 접속하는 인출 배선(LS(Local Strap))이라고 부르는 경우도 있다.

TMR 하부 전극(28) 상에 있어서, 평면에서 보아 디지트선(25d)의 형성 영역의 일부에 해당하는 영역에 TMR 소자(5)(TMR막(29), TMR 상부 전극(31))가 선택적으로 형성된다. TMR 상부 전극(31)은 탄탈(Ta)에 의해 30∼100㎚의 막 두께로 형 성되고, 제조 공정 시에 있어서 하드 마스크로서도 기능한다.

그리고, TMR 소자(5)의 전체면 및 TMR 하부 전극(28)의 상면 상에 LT(Low Temperature)-SiN으로 형성되는 층간 절연막(30)이 형성된다. 또한, TMR 하부 전극(28)의 측면을 포함하는 전체면을 피복하여 LT-SiN으로 이루어지는 층간 절연막(32)이 형성된다. 또한, 전체면을 피복하여 SiO₂로 이루어지는 층간 절연막(33)이 형성된다.

층간 절연막(33)의 상층부에 비트선으로 되는 Cu 배선(34)이 선택적으로 형성되고, 평면에서 보아 TMR 소자(5)가 형성되는 영역의 일부에 있어서, 층간 절연막(30), 층간 절연막(32) 및 층간 절연막(33)을 관통하여 비아 홀(40)이 형성되고, 이 비아 홀(40)에도 Cu 배선(34)이 매립됨으로써, Cu 배선(34)과 TMR 상부 전극(31)이 전기적으로 접속된다. 그리고, Cu 배선(34)을 포함하는 층간 절연막(33) 상의 전체면에 패시베이션막(35)이 설치된다.

실시 형태 1의 MRAM은 상기와 같은 구성을 나타내고 있으며, 이하에 기재하는 제1 및 제2 특징을 갖고 있다.

제1 특징은, LT-SiN으로 형성되는 층간 절연막(30) 외에, 층간 절연막(32)에 의해, TMR 하부 전극(28)의 상면 및 측면 그리고 TMR 소자(5)의 측면을 모두 피복하고 있는 점이다.

LT-SiN으로 이루어지는 층간 절연막(30 및 32)은, SiO₂로 이루어지는 층간 절연막(33)을 퇴적할 때의 산화 방지막으로서 기능하는데, 층간 절연막(30)뿐인 경 우, TMR막(29)의 측면이 얇아졌을 때에, 산화 방지막으로서 충분하게 기능하는 것이 어려운 경우가 있다. 그러나, 실시 형태 1에서는 2층의 층간 절연막(30 및 32)에 의해 TMR막(29)을 보호함으로써, 충분한 산화 방지 기능을 발휘할 수 있다. 또한, TMR 하부 전극(28)의 상면 및 측면을 피복하여 층간 절연막(30 및 32)이 형성되어 있기 때문에, TMR 하부 전극(28)에 대하여도 충분한 산화 방지 기능을 발휘할 수 있다.

덧붙여, TMR 하부 전극(28)의 가공 시에 있어서, 층간 절연막(30)이 TMR 소자(5)의 측면을 모두 피복하고 있기 때문에, 메모리 셀 MC, 특히 TMR막(29)의 측면을 확실하게 보호함으로써, 에칭·디포지션재에 의한 이물이 부착되어 리크 전류가 발생하는 것을 방지할 수 있다.

또한, LT-SiN은 300℃ 이하의 비교적 저온에서 형성되기 때문에, 층간 절연막(30 및 32)의 제조 시에 TMR막(29)의 자기 특성을 열화시키는 일도 없다.

제2 특징은, TMR 상부 전극(31)을 30∼100㎚의 막 두께의 Ta를 이용함으로써, 제조 공정 시에 있어서 하드 마스크로서 이용하는 것을 가능하게 한 점이다.

이 제2 특징에 의해, TMR 상부 전극(31)을 하드 마스크로서 이용할 수 있으며, 별도로 하드 마스크를 설치하는 공정이 불필요해지는 분만큼, 제조 공정의 간략화를 도모할 수 있다. 또한, TMR 상부 전극(31)의 막 두께를 비교적 얇은 30∼100㎚의 막 두께로 형성했기 때문에, TMR 상부 전극(31)의 형성 시에 TMR막(29)에 가하는 스트레스의 경감이 도모되고, TMR막(29)의 자기 특성을 열화시키는 일도 없다.

또한, TMR 하부 전극(28) 및 TMR 상부 전극(31)을 모두 동일한 재료(Ta)로 형성하는 것에 의해, TMR 상부 전극(31)을 마스크로 하여 TMR막(29)을 가공할 때에, TMR 하부 전극(28)이 스토퍼로서 기능하여, TMR막(29)을 패터닝 정밀도있게 형성할 수 있는 효과도 발휘한다.

(제조 방법)

도 4∼도 26은 실시 형태 1의 MRAM의 제조 방법을 도시하는 단면도이다. 이들 도면에 있어서, (a)는 도 1의 A-A 단면, (b)는 도 1의 B-B 단면, (c)는 도 1의 C-C 단면에 상당한다. 또한, 도 12∼도 26에서의 (d)는 주변 회로부의 단면을 도시하고 있다. 이하, 이들 도면을 참조하여, 실시 형태 1의 MRAM의 제조 방법을 설명한다.

우선, 도 4에 도시한 바와 같이, 반도체 기판(100)의 상층부에 선택적으로 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2, 2) 사이의 반도체 기판(100)의 상층부가 트랜지스터 등이 형성되는 활성 영역(1)으로 된다.

그리고, 도 5에 도시한 바와 같이, 제1 도전형의 불순물을 도입함으로써, 반도체 기판(100)의 상층부에 웰 영역(1w)을 형성한다.

다음으로, 도 6에 도시한 바와 같이, 웰 영역(1w) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 선택적으로 게이트 전극(12)을 형성한다. 게이트 전극(12) 아래의 웰 영역(1w)의 표면이 채널 영역(1c)으로서 규정된다.

그 후, 도 7에 도시한 바와 같이, 게이트 전극(12)에 대하여 자기 정합적으로 제2 도전형(제1 도전형과 반대의 도전형)의 불순물을 주입, 확산하고, 게이트 전극(12)의 측면에 2층 구조의 사이드 월(13)을 형성한 후, 게이트 전극(12) 및 사이드 월(13)에 대하여 자기 정합적으로 제2 도전형의 불순물을 주입, 확산함으로써 채널 영역(1c) 근방에 익스텐션 영역을 갖는 한 쌍의 소스·드레인 영역(14, 14)을 형성한다. 그 결과, 채널 영역(1c), 게이트 절연막(11), 게이트 전극(12), 소스·드레인 영역(14)으로 이루어지는 MOS 트랜지스터 Q1이 형성된다.

다음으로, 도 8에 도시한 바와 같이, 소스·드레인 영역(14, 14) 및 게이트 전극(12)의 표면 상에 각각 코발트 실리사이드 영역(15)을 형성한다.

계속해서, 도 9에 도시한 바와 같이, 전체면에 층간 절연막(16)을 형성하고, 층간 절연막(16)을 관통하여 컨택트 플러그(17)를 선택적으로 형성한다. 이 컨택트 플러그(17)는 한 쌍의 소스·드레인 영역(14, 14) 중의 한쪽의 코발트 실리사이드 영역(15)과 전기적으로 접속된다.

또한, 도 10에 도시한 바와 같이, 전체면에 질화막(41) 및 (산화막인) 층간 절연막(18)을 적층하고, 질화막(41) 및 층간 절연막(18)을 관통하여 Cu 배선(19)을 선택적으로 형성한다. 그 결과, Cu 배선(19)의 일부가 컨택트 플러그(17)와 전기적으로 접속된다. 이와 같이 하여, 제1층 메탈 배선인 Cu 배선(19)이 형성된다.

계속해서, 도 11에 도시한 바와 같이, 전체면에 질화막(42), (산화막인) 층간 절연막(20 및 21)이 적층되고, 질화막(42) 및 층간 절연막(20)을 관통하여 미세 구멍(52)이 선택적으로 형성되고, 또한, 미세 구멍(52)을 포함하는 영역 상에서의 층간 절연막(21)을 관통하여 배선 구멍(62)이 선택적으로 형성되고, 그 후, 미세 구멍(52) 및 배선 구멍(62)을 매립하여 Cu 배선(22)이 형성된다. Cu 배선(22)은 Cu 배선(19)(컨택트 플러그(17)와 전기적으로 접속되는 Cu 배선(19))과 전기적으로 접속된다. 이와 같이 하여, 다마신 기술을 이용하여 제2층 메탈 배선인 Cu 배선(22)이 형성된다.

그 후, 도 12에 도시한 바와 같이, 전체면에, 질화막(43), (산화막으로 이루어지는) 층간 절연막(23 및 24)이 형성되고, 질화막(43) 및 층간 절연막(23)을 관통하여 미세 구멍(53)이 선택적으로 형성되고, 또한, 미세 구멍(53)을 포함하는 영역 상에서의 층간 절연막(24)을 관통하여 배선 구멍(63)이 선택적으로 형성되고, 그 후, 미세 구멍(53) 및 배선 구멍(63)을 매립하여 Cu 배선(25)(리드선(25r), 디지트선(25d))이 형성된다. 그리고, 리드선(25r)이 Cu 배선(22)과 전기적으로 접속된다. 이와 같이 하여, 다마신 기술을 이용하여 제3층 메탈 배선인 Cu 배선(25)이 형성된다.

또한, 도 12의 (d)에 도시한 바와 같이, 주변 영역에 있어서도, MOS 트랜지스터 Q1과 등가인 MOS 트랜지스터 Q2가 반도체 기판(100) 상에 형성되고, 제1∼제3층 메탈 배선 각각에 Cu 배선(19), Cu 배선(22) 및 Cu 배선(25)이 형성된다.

그 후, 도 13에 도시한 바와 같이, 전체면에 층간 절연막(26a, 26b)을 형성하고, 메모리 셀부에 있어서의 리드선(25r)의 영역 상의 일부를 관통하여 비아 홀(9)을 선택적으로 형성한다.

그리고, 도 14에 도시한 바와 같이, 전체면에, TMR 하부 전극(28), TMR막(29) 및 TMR 상부 전극(31)으로 되어야 할 층을 적층한다. 이 때, 비아 홀(9)의 저면 및 측면에 TMR 하부 전극(28)이 형성됨으로써, TMR 하부 전극(28)은 리드 선(25r)과 전기적으로 접속된다.

이 때, TMR 상부 전극(31)의 막 두께를 비교적 얇은 30∼100㎚의 막 두께로 형성함으로써, TMR 상부 전극(31)의 형성 시에 TMR막(29)에 가하는 스트레스의 경감이 도모되고, TMR막(29)의 자기 특성을 열화시키는 일은 없다. 또한, TMR 하부 전극(28) 및 TMR 상부 전극(31)은 전술한 바와 같이 Ta를 구성 재료로 하고 있으며, 예를 들면, 스퍼터법에 의해 형성된다.

그 후, 도 15에 도시한 바와 같이, 도시하지 않은 패터닝된 레지스트를 이용하여 TMR 상부 전극(31)을 패터닝한 후, 패터닝된 TMR 상부 전극(31)을 하드 마스크로 하여, TMR막(29)에 대해서 에칭하여, TMR 소자(5)를 완성한다. 에칭 시에, TMR 상부 전극(31)과 동일한 Ta에 의해 구성되는 TMR 하부 전극(28)이 에칭 스토퍼로서 기능한다.

이와 같이, TMR 상부 전극(31)을 하드 마스크로서 이용함으로써, 별도로 하드 마스크를 설치하는 공정이 불필요해지는 분만큼, 제조 공정의 간략화를 도모할 수 있다.

또한, 레지스트 마스크로 에칭을 행한 경우와 같이, TMR막(29)의 측벽에, 소자 특성을 악화시키는 유기물계의 디포지션물이 부착되는 일도 없고, TMR막(29)의 레지스트 제거를 위한 애싱이나 세정 처리에 의한 자성막의 열화도 없다.

다음으로, 도 16에 도시한 바와 같이, 300℃ 이하의 저온 상태에서 전체면에 LT-SiN으로 이루어지는 층간 절연막(30)을 형성하고, 도 17에 도시한 바와 같이, 메모리 셀의 형성 영역만을 피복하도록 패터닝된 레지스트(45)를 형성한다.

그리고, 도 18에 도시한 바와 같이, 패터닝된 레지스트(45)를 마스크로 하여 TMR 하부 전극(28) 및 층간 절연막(30)을 에칭함으로써, TMR 하부 전극(28)을 패터닝하고, 도 19에 도시한 바와 같이, 레지스트(45)를 제거한다. 여기에서, 패터닝된 레지스트(45)를 마스크로 하여 층간 절연막(30)을 에칭하고, 레지스트(45)를 제거한 후, 층간 절연막(30)을 하드 마스크로 하여 TMR 하부 전극(28)을 패터닝하여도 된다. 이에 의해 TMR 하부 전극(28)을 더욱 고정밀도로 패터닝할 수 있다.

다음으로, 도 20에 도시한 바와 같이, 300℃ 이하의 저온 상태에서 전체면에 LT-SiN으로 이루어지는 층간 절연막(32)을 형성한다. 그 결과, TMR막(29)의 측면 영역 및 TMR 하부 전극(28)이 층간 절연막(30 및 32)에 의해 피복된다.

다음으로, 도 21에 도시한 바와 같이, SiO₂로 이루어지는 층간 절연막(33)을 전체면에 형성한다. 이 때, TMR막(29)의 측면 영역은 층간 절연막(30 및 32)에 의해 피복되기 때문에, 층간 절연막(33)의 형성 시에 산화 방지 기능을 충분히 발휘할 수 있다. 따라서, 층간 절연막(33)의 형성 시에 TMR막(29)이 악영향을 받을 일은 없다. 또한, TMR 하부 전극(28)의 상면 및 측면을 피복하여 층간 절연막(30 및 32)이 형성되어 있기 때문에, TMR 하부 전극(28)에 대하여도 충분한 산화 방지 기능을 발휘할 수 있다.

또한, 층간 절연막(30 및 32)의 형성 재료인 LT-SiN은 300℃ 이하의 비교적 저온 상태에서 형성되기 때문에, TMR막(29)의 자기 특성을 열화시키는 일도 없다.

그 후, 도 22에 도시한 바와 같이, 층간 절연막(33)에 대하여 CMP 처리를 실 시함으로써, 층간 절연막(33)을 평탄화한다.

계속해서, 도 23에 도시한 바와 같이, TMR 소자(5)의 상방에 있어서, 층간 절연막(33)을 관통하는 비아 홀(39)을 형성한다. 또한, 도 23의 (d)에 도시한 바와 같이, 주변 영역에서의 일부 Cu 배선(25)의 상층에 있어서 비아 홀(49)을 형성한다.

그리고, 도 24에 도시한 바와 같이, 비트선 형성용으로 층간 절연막(33)을 선택적으로 에칭 제거한다. 이 때, 비아 홀(39) 아래의 층간 절연막(30 및 32)도 에칭 제거되어, 비아 홀(40)이 형성되고, 비아 홀(49) 아래의 층간 절연막(30 및 32)이 에칭 제거되어, 비아 홀(50)이 형성된다.

다음으로, 도 25에 도시한 바와 같이, 비아 홀(40 및 50)을 포함하는 층간 절연막(33)을 에칭 제거한 영역에 Cu 배선(34)을 매립하는 것에 의해 비트선을 형성한다. 그 결과, 메모리 회로 영역에 있어서, Cu 배선(34)은 비아 홀(40)을 통하여 TMR 소자(5)(TMR 상부 전극(31))와 전기적으로 접속되고, 주변 회로 영역에 있어서, Cu 배선(34)은 Cu 배선(25)과 전기적으로 접속된다. 이와 같이, 제4층 메탈 배선인 Cu 배선(34)이 형성된다.

마지막으로, 도 26에 도시한 바와 같이, 전체면에 패시베이션막(35)을 형성함으로써, 실시 형태 1의 MRAM(주변 회로를 포함함)이 완성된다.

또한, 실시 형태 1에서는 제3층 및 제4층 메탈 배선에 메모리 셀 회로(메모리 셀 MC, 비트선(Cu 배선(34)) 등)를 구성하는 예를 나타냈지만, 제1층 및 제2층 메탈 배선 부분에 메모리 셀 회로를 구성하도록 해도 된다. 또한, 5층 이상으로 구성해도 된다.

<실시 형태 2>

(구조)

도 27은 본 발명의 실시 형태 2의 반도체 장치인 MRAM의 메모리 셀부의 평면 구조를 도시하는 평면도이고, 도 28은 도 27의 A-A 단면을 도시하는 단면도이다.

도 29는 실시 형태 2의 MRAM의 전체 층에 있어서의 단면 구조를 도시하는 단면도이고, 도 29의 (a)는 도 27의 A-A 단면, 도 29의 (b)는 도 27의 B-B 단면, 도 29의 (c)는 도 27의 C-C 단면에 상당한다. 이하, 도 27∼도 29를 참조하여 실시 형태 2의 MRAM의 구조를 설명한다. 또한, 반도체 기판(100)∼제3층 메탈 배선인 Cu 배선(25)에 이르기까지의 구조, 및 층간 절연막(33)층∼패시베이션막(35)에 이르기까지의 구조는, 도 1∼도 3으로 도시한 실시 형태 1의 MRAM과 마찬가지이기 때문에, 설명을 생략한다.

Cu 배선(25)을 포함하는 층간 절연막(24) 상에 층간 절연막(26a 및 26b)이 적층되고, 평면에서 보아 리드선(25r)의 형성 영역의 일부에 해당하는 층간 절연막(26a 및 26b)에 비아 홀(9)이 형성되고, 이 비아 홀(9)에 충전하여 Cu 플러그(10)가 형성된다.

Cu 플러그(10)를 포함하는 층간 절연막(26b) 상에 TMR 하부 전극(28)이 선택적으로 형성된다. 따라서, TMR 하부 전극(28)은 Cu 플러그(10)를 통하여 리드선(25r)과 전기적으로 접속된다. 또한, TMR 하부 전극(28)은, TMR막(29)의 결정 격자의 정합성을 취하기 위해서, 예를 들면 탄탈(Ta)에 의해 형성된다. 또한, TMR 하부 전극(28)은, 리드선(25r)과 TMR막(29)을 전기적으로 접속하는 인출 배선(LS(Local Strap))이라고 부르는 경우도 있다.

TMR 하부 전극(28) 상에 있어서, 평면에서 보아 디지트선(25d)의 형성 영역의 일부에 해당하는 영역에 TMR 소자(5)(TMR막(29), TMR 상부 전극(31))가 선택적으로 형성된다. TMR 상부 전극(31)은 탄탈(Ta)에 의해 30∼100㎚의 막 두께로 형성되고, 제조 공정 시에 있어서 하드 마스크로서도 기능한다.

그리고, TMR 소자(5)의 전체면 및 TMR 하부 전극(28)의 상면 상에 LT-SiN으로 형성되는 층간 절연막(30)이 형성된다. 또한, TMR 하부 전극(28)의 측면을 포함하는 전체면을 피복하여 LT-SiN으로 이루어지는 층간 절연막(32)이 형성된다. 또한, 전체면을 피복하여 SiO₂로 이루어지는 층간 절연막(33)이 형성된다.

실시 형태 2의 MRAM은 상기와 같은 구성을 나타내고 있으며, 실시 형태 1과 마찬가지로, 전술한 제1 및 제2 특징을 갖고 있고, 실시 형태 1과 마찬가지의 효과를 발휘한다.

또한, 실시 형태 2의 MRAM은 이하의 제3 특징을 갖고 있다. 제3 특징은, Cu 플러그(10)는 비아 홀(9)에 매립되어 형성되고 있으며, 이 Cu 플러그(10)에 의해 TMR 하부 전극(28)과 리드선(25r)의 전기적인 접속을 도모하는 점이다.

제3 특징을 갖는 것에 의해, 비아 홀(9)은 Cu 플러그(10)에 의해 매립되어 있기 때문에, 비아 홀(9)의 영향을 받지 않고 TMR 하부 전극(28)을 평탄성있게 형성할 수 있어, 메모리 셀 MC을 정밀도있게 형성할 수 있는 효과를 발휘한다.

이하, 상기 효과를 실시 형태 1의 구조와 비교하여 설명한다. 실시 형태 1의 경우, TMR 하부 전극(28)은 비아 홀(9) 내에도 형성되기 때문에, 비아 홀(9)과 TMR 소자(5)의 형성 위치 사이의 거리가 가까워짐에 수반하여, 비아 홀(9)의 영향에 의해 TMR 하부 전극(28)의 평탄성이 나빠진다.

한편, 실시 형태 2의 구조에서는, 비아 홀(9) 내에 Cu 플러그(10)가 매립되어 있고, TMR 하부 전극(28)을 비아 홀(9) 내에 형성하지 않기 때문에, 비아 홀(9)과 TMR 소자(5)의 거리에 관계없이 TMR 하부 전극(28)을 평탄성있게 형성할 수 있다. 즉, 실시 형태 2의 구조 쪽이, 보다 미세화에 적합하다.

또한, 실시 형태 2의 구조에 가까운 구조로서, Cu 플러그(10)의 바로 위쪽, 즉, 리드선(25r)의 상방에 TMR 소자(5)를 형성하는 다른 구조도 생각된다. 상기 다른 구조에서는, TMR 하부 전극(28)을 Cu 플러그(10) 상에 형성하게 되는 것에 대하여, 실시 형태 2의 구조에서는 TMR 하부 전극(28)을 층간 절연막(26b) 상에 형성하고 있어, 실시 형태 2의 구조 쪽이 TMR 하부 전극(28)을 평탄성있게 형성할 수 있다. 또한, 상기 다른 구조의 경우, 리드선(25r)이 TMR 소자(5) 바로 아래에 위치하는 관계상, 필연적으로 디지트선(25d)과 TMR 소자(5)의 거리가 멀어지기 때문에, 기입 불량이 발생하기 쉬운 마이너스면도 있다.

(제조 방법)

도 30∼도 44는 실시 형태 2의 MRAM의 제조 방법을 도시하는 단면도이다. 이들 도면에 있어서, (a)는 도 27의 A-A 단면, (b)는 도 27의 B-B 단면, (c)는 도 27의 C-C 단면, (d)는 주변 회로부의 단면을 도시하고 있다. 이하, 이들 도면을 참조하여, 실시 형태 2의 MRAM의 제조 방법을 설명한다.

실시 형태 1의 도 4∼도 12에 도시한 공정을 거친 후, 도 30에 도시한 바와 같이, 전체면에 층간 절연막(26a, 26b)을 형성하고, 메모리 셀부에 있어서의 리드선(25r)의 영역 상의 일부를 관통하여 비아 홀(9)을 선택적으로 형성한다.

그 후, 도 31에 도시한 바와 같이, 다마신 기술을 이용하여 비아 홀(9)을 매립하여 Cu 플러그(10)를 형성한다.

그리고, 도 32에 도시한 바와 같이, 전체면에, TMR 하부 전극(28), TMR막(29) 및 TMR 상부 전극(31)으로 되어야 할 층을 적층한다. 이 때, TMR 하부 전극(28)은 Cu 플러그(10)를 통하여 리드선(25r)과 전기적으로 접속된다. TMR 상부 전극(31)의 막 두께를 비교적 얇은 30∼100㎚의 막 두께로 형성함으로써, TMR 상부 전극(31)의 형성 시에 TMR막(29)에 관한 스트레스의 경감이 도모되고, TMR막(29)의 자기 특성을 열화시키는 일은 없다. 또한, TMR 하부 전극(28) 및 TMR 상부 전극(31)은 전술한 바와 같이 Ta를 구성 재료로 하고 있으며, 예를 들면, 스퍼터법에 의해 형성된다.

전술한 바와 같이, TMR 하부 전극(28)은 비아 홀(9) 내에는 형성되지 않기 때문에, TMR 하부 전극(28)을 층간 절연막(26b) 및 Cu 플러그(10) 상에 평탄성있게 형성할 수 있다.

그 후, 도 33에 도시한 바와 같이, TMR 상부 전극(31)을 패터닝한 후, 패터닝된 TMR 상부 전극(31)을 하드 마스크로 하여, TMR막(29)에 대해서 에칭하여, TMR 소자(5)를 완성한다. 에칭 시에, TMR 상부 전극(31)과 동일한 Ta에 의해 구성되는 TMR 하부 전극(28)이 에칭 스토퍼로서 기능한다.

다음으로, 도 34에 도시한 바와 같이, 전체면에 LT-SiN으로 이루어지는 층간 절연막(30)을 형성하고, 도 35에 도시한 바와 같이, 메모리 셀 MC의 형성 영역만을 피복하도록 패터닝된 레지스트(45)를 형성한다.

그리고, 도 36에 도시한 바와 같이, 패터닝된 레지스트(45)를 마스크로 하여 TMR 하부 전극(28) 및 층간 절연막(30)을 에칭함으로써, TMR 하부 전극(28)을 패터닝하고, 도 37에 도시한 바와 같이, 레지스트(45)를 제거한다.

다음으로, 도 38에 도시한 바와 같이, 전체면에 LT-SiN으로 이루어지는 층간 절연막(32)을 형성한다. 그 결과, TMR막(29)의 측면 영역이 층간 절연막(30 및 32)에 의해 피복됨과 함께, TMR 하부 전극(28)의 측면 영역이 층간 절연막(32)에 의해 피복된다.

다음으로, 도 39에 도시한 바와 같이, SiO₂로 이루어지는 층간 절연막(33)을 전체면에 형성한다. 이 때, TMR막(29)의 측면 영역은 층간 절연막(30 및 32)에 의 해 피복되기 때문에, 층간 절연막(33)의 형성 시에 산화 방지 기능을 충분히 발휘할 수 있다. 따라서, 층간 절연막(33)의 형성 시에 TMR막(29)이 악영향을 받을 일은 없다.

그 후, 도 40에 도시한 바와 같이, 층간 절연막(33)에 대하여 CMP 처리를 실시함으로써, 층간 절연막(33)을 평탄화한다.

계속해서, 도 41에 도시한 바와 같이, TMR 소자(5)의 상방에 있어서, 층간 절연막(33)을 관통하는 비아 홀(39)을 형성한다. 또한, 도 41의 (d)에 도시한 바와 같이, 주변 영역에서의 일부 Cu 배선(25)의 상층에 있어서 비아 홀(49)을 형성한다.

그리고, 도 42에 도시한 바와 같이, 비트선 형성용으로 층간 절연막(33)을 선택적으로 에칭 제거한다. 이 때, 비아 홀(39) 아래의 층간 절연막(30 및 32)도 에칭 제거되어, 비아 홀(40)이 형성되고, 비아 홀(39) 아래의 층간 절연막(30 및 32)이 에칭 제거되어, 비아 홀(50)이 형성된다.

다음으로, 도 43에 도시한 바와 같이, 비아 홀(40 및 50)을 포함하는 층간 절연막(33)을 에칭 제거한 영역에 Cu 배선(34)을 매립하는 것에 의해 비트선을 형성한다. 그 결과, 메모리 회로 영역에 있어서, Cu 배선(34)은 비아 홀(40)을 통하 여 TMR 소자(5)(TMR 상부 전극(31))와 전기적으로 접속되고, 주변 회로 영역에 있어서, Cu 배선(34)은 Cu 배선(25)과 전기적으로 접속된다. 이와 같이, 제4층 메탈 배선인 Cu 배선(34)이 형성된다.

마지막으로, 도 44에 도시한 바와 같이, 전체면에 패시베이션막(35)을 형성함으로써, 실시 형태 2의 MRAM(주변 회로를 포함함)이 완성된다.

<실시 형태3>

(전제 기술)

도 45는 MRAM구성의 개략을 도시하는 설명도이다. 도 45Z이, 매트릭스 형상으로 복수의 메모리 소자(102)가 배치되고, 열 방향(도면 중 경사 가로 방향)을 따라서 복수 개의 상부 Cu 배선(134)이 형성되어, 열 단위로 메모리 소자(102)와 전기적으로 접속되고, 행 방향(도면 중 경사 세로 방향)을 따라서 복수 개의 하부 Cu 배선(125)이 형성되어, 행 단위로 TMR 소자(105)와 전기적으로 접속된다.

도 46은 메모리 소자(102)와 상부 Cu 배선(134) 및 하부 Cu 배선(125)(리드선(125r), 디지트선(125d))의 접속 관계의 상세 내용을 도시하는 단면도이다. 도 46에 도시한 바와 같이, 반도체 기판(100)(도시하지 않음, 도 3 등 참조)의 상방에 형성되는 산화막(124) 내를 관통하여 선택적으로 하부 Cu 배선(125)이 형성되고, 하부 Cu 배선(125)을 포함하는 산화막(124) 상에, 실리콘 질화막(126a) 및 산화막(126b)이 적층되고, 평면에서 보아 리드선(125r)의 형성 영역의 일부에 해당하는 층간 절연막(126a 및 126b)에 비아 홀(109)(로컬 비아)이 형성된다. 층간 절연막(126b) 상 및 비아 홀(109)의 저면 및 측면 상에 인출 배선(LS(Local Strap))으 로 되는 TMR 하부 전극(158)이 선택적으로 형성됨으로써, TMR 하부 전극(158)은 리드선(125r)과 전기적으로 접속된다.

TMR 하부 전극(158) 상에 있어서, 평면에서 보아 디지트선(125d)의 형성 영역의 일부에 해당하는 영역에 TMR 소자(105)(TMR막(129), TMR 상부 전극(131))가 선택적으로 형성된다. TMR 소자(105) 및 TMR 하부 전극(158)에 의해 메모리 소자(102)가 구성된다. TMR막(129)은 위에서부터 강자성층(129a), 비자성층(129b) 및 강자성층(129c)의 적층 구조에 의해 이루어진다.

그리고, TMR 소자(105)를 포함하는 전체면을 피복하여 SiO₂로 이루어지는 산화막(133)이 형성된다.

산화막(133)의 상층부에 비트선으로 되는 상부 Cu 배선(134)이 선택적으로 형성되고, 평면에서 보아 TMR 소자(105)가 형성되는 영역의 일부에 있어서 산화막(133)을 관통하여 비아 홀(140)이 형성되며, 이 비아 홀(140)에도 상부 Cu 배선(134)이 매립되는 것에 의해, 상부 Cu 배선(134)과 TMR 상부 전극(131)이 전기적으로 접속된다.

전술한 바와 같이, 비아 홀(109) 내에 TMR 하부 전극(158)을 형성함으로써, 하부 Cu 배선(125)(리드선(125r))과 TMR 소자(105)(TMR막(129))를 전기적으로 접속하는 일반적인 구조(이하, 「비아 LS 접속 구조」라고 약기)는 도 46에 도시하는 구조로 된다.

도 46에 도시한 구조를 얻기 위해서는, 일반적으로 이하의 (1)∼(9)로 이루 어지는 제조 공정을 거친다. (1) 하부 Cu 배선(125)을 포함하는 산화막(124) 상에 실리콘 질화막(126a) 및 산화막(126b)을 퇴적한다. (2) 실리콘 질화막(126a) 및 산화막(126b)을 관통하는 비아 홀(109)을 선택적으로 형성한다. (3) 비아 홀(109)을 포함하는 산화막(126b) 상에 TMR 하부 전극(158)으로 되는 금속 박막을 퇴적한다. (4) 산화막(126b) 상에 있어서의 TMR 하부 전극(158) 상에 TMR 소자(105)의 형성층을 퇴적한다. (5) TMR 소자(105)를 패터닝한다. (6) 상기(3)에서 형성한 금속 박막을 패터닝하여 TMR 하부 전극(158)을 형성한다. (7) 전체면에 산화막(133)을 퇴적한다. (8) 산화막(133)을 관통하는 비아 홀(140) 및 상부 Cu 배선(134)의 형성 영역을 선택적으로 형성한다. (9) 상부 Cu 배선(134)을 매립하고 퇴적한 후, CMP 처리한다.

상기한 (6)의 공정은 LS 공정이라고 부르기로 하며, 이 LS 공정에서는, 이하에 기재하는 문제점이 있다.

도 47∼도 49는 비아 LS 접속 구조(도 46 참조)를 얻기 위한 LS 공정을 도시하는 단면도이다. 이하, 이들 도면을 참조하여 LS 공정을 설명한다.

도 47에 도시한 바와 같이, 반도체 기판의 상방에 형성된 산화막(124) 형성 후, 산화막(124)을 관통하는 하부 Cu 배선(125)(리드선(125r), 디지트선(125d))을 선택적으로 형성하고, 전체면에 실리콘 질화막(126a) 및 산화막(126b)을 형성한 후, 실리콘 질화막(126a) 및 산화막(126b)을 관통하여 리드선(125r)의 일부를 저면으로 한 비아 홀(109)을 형성하고, 비아 홀(109)의 저면 및 측면 그리고 산화막(126b) 상에 TMR 하부 전극(158)을 형성한 후, TMR 소자(105)(TMR막(129), TMR 상부 전극(131))를 얻고, 전체면에 레지스트(155)를 형성한 후, TMR 하부 전극(158)을 소자 단위로 분리하기 위한 개구부(156)를 형성함으로써 레지스트(155)를 패터닝한다.

그리고, 도 48에 도시한 바와 같이, 레지스트(155)를 마스크로 하여 TMR 하부 전극(158)을 에칭함으로써, TMR 하부 전극(158)을 패터닝한다. 그 후, 레지스트(155)를 애싱 처리에 의해 제거한다.

이 때, 도 48에 도시한 바와 같이, TMR막(129)의 측벽에서의 반응에 의해 폴리머, 자성막 등으로 이루어지는 측벽 반응부(159)가 형성되거나, 도 49에 도시한 바와 같이, 비아 홀(109)의 비아 저단부 영역(171)에 있어서, TMR 하부 전극(158)의 일부 극박 성막부 또는 미성막부(168)로부터, TMR 하부 전극(158) 아래의 하부 Cu 배선(125)(리드선(125r))의 일부가 부식되어, Cu 부식부(160)가 발생하는 염려 재료가 있었다.

이러한 염려 재료가 발생하는 것은, TMR 하부 전극(158)의 일부를 비아 홀(109)에 매립하여 형성한다는 점, 및 TMR 하부 전극(158)의 막 두께에 제약이 있다는 점의 이유 때문에, TMR 하부 전극(158)을 비아 홀(109) 내에 피복성 있게 매립 형성할 수 없다는 것에 기인한다. 또한, TMR 하부 전극(158)의 막 두께에 제약이 발생하는 것은, TMR 하부 전극(158) 상에 형성되는 TMR 소자(105)는 기초층인 TMR 하부 전극(158)의 러프네스에 의해 그 특성이 영향을 받기 때문에, TMR 소자(105)의 기초층으로 되는 TMR 하부 전극(158)의 막 두께는 100㎚ 이하로 제한되기 때문이다.

따라서, 비아 저단부 영역(171)에 있어서 TMR 하부 전극(158)에 극박 성막부 또는 미성막부(168)가 발생할 가능성이 높기 때문에, 레지스트(155)의 애싱 시에 극박 성막부 또는 미성막부(168)로부터 하부 Cu 배선(125)으로의 Cu 부식의 염려 재료는 무시할 수 없다.

그 결과, 상기 염려 재료의 현실화에 의해 TMR 하부 전극(158)과 리드선(25r)의 전기적 접속을 충분히 행할 수 없어, 배선 불량에 이르는 문제점이 있었다. 이 문제점의 해결을 도모한 것이 실시 형태 3이다.

(실시 형태 3의 구조)

도 50은 본 발명의 실시 형태 3의 반도체 장치인 MRAM의 메모리 셀부의 구조를 도시하는 단면도이다. 또한, 도 50에 있어서, 2개의 TMR 형성 영역(103, 104)(제1 및 제2 TMR 형성 영역)에 각각 동일 구조의 TMR 소자(105)(제1 및 제2 TMR 소자)가 형성되는 구조를 도시하고 있다.

도 50에 도시한 바와 같이, 제1 층간 절연막인 산화막(124)을 관통하여 선택적으로 하부 Cu 배선(125)(하층 배선)을 구성하는 리드선(125r) 및 디지트선(125d)이 TMR 형성 영역(103, 104) 각각에 형성된다. 또한, 실시 형태 3의 MRAM도 실시 형태 1의 MRAM과 마찬가지로 반도체 기판(100)의 상방에 적층 구조로 형성되지만, 설명의 편의상, 산화막(124)으로부터의 상부 구조만 도면에 도시하여, 설명하고 있다. 또한, 산화막(124)은 실시 형태 1의 층간 절연막(24)(도 3 등 참조)에 상당한다.

그리고, 하부 Cu 배선(125)을 포함하는 산화막(124) 상에, 실리콘 질화 막(126a)(제1 부분 층간 절연막) 및 SiO₂로 이루어지는 산화막(126b)(제2 부분 층간 절연막)이 적층되고, 실리콘 질화막(126a) 및 산화막(126b)에 의해 제2 층간 절연막을 구성한다.

TMR 형성 영역(103, 104) 각각에 있어서, 평면에서 보아 리드선(125r)의 형성 영역의 일부에 해당하는 층간 절연막(126a 및 126b)에 비아 홀(109)(로컬 비아)이 형성된다. 층간 절연막(126b) 상 및 비아 홀(109)의 저면 및 측면 상에 LS로 되는 TMR 하부 전극(128)이 선택적으로 형성됨으로써, TMR 형성 영역(103, 104) 각각에 있어서 TMR 하부 전극(128)은 리드선(125r)과 전기적으로 접속된다.

또한, TMR 형성 영역(103)의 TMR 하부 전극(128)(제1 하부 전극)과, TMR 형성 영역(104)의 TMR 하부 전극(128)(제2 하부 전극)은, TMR 형성 영역(103, 104) 경계 및 그 근방 영역에 설치된 개구부(147)(거리 d1)에 의해 서로 분리된다.

TMR 형성 영역(103, 104) 각각의 TMR 하부 전극(128) 상에 있어서, 평면에서 보아 디지트선(125d)의 형성 영역의 일부에 해당하는 영역에 TMR 소자(105)(TMR막(129), TMR 상부 전극(131))가 선택적으로 형성된다. 또한, TMR막(129)은 예를 들면 위에서부터 강자성층(129a), 비자성층(129b) 및 강자성층(129c)의 적층 구조에 의해 이루어진다.

그리고, TMR 하부 전극(128)의 상면 및 TMR 소자(105)의 측면 및 상면을 피복하여 절연성막(130)이 형성된다. 또한, 절연성막(130)은 예를 들면, 질화막(SiN), 산화막(SiO₂, GeO, Al₂O₃) 등이 생각된다.

또한, 절연성막(130)은, 300℃ 이하의 저온에서 형성되는 절연성 재료를 이용하여 형성된다. 예를 들면, 절연성막(130)으로서 저온에서 성막한 질화막(LT(Low Temperature)-SiN) 등이 생각된다.

그리고, 절연성막(130)을 포함하는 전체면을 피복하여 SiO₂로 이루어지고, 제3 층간 절연막인 산화막(133)이 형성된다. 이 때, 산화막(133)은 산화막(126b)과 화학종이 동일한 재료로 형성된다. 또한, 산화막(133)은 산화막(126b)과 완전히 동일 내용의 제조 프로세스에 의해 제조된다.

또한, 개구부(147)에도 산화막(133)이 형성됨으로써, TMR 형성 영역(103)의 TMR 하부 전극(128)과 TMR 형성 영역(104)의 TMR 하부 전극(128)은 완전하게 절연 분리된다.

산화막(133)의 상층부에 비트선으로 되는 상부 Cu 배선(134)이 선택적으로 형성되고, TMR 형성 영역(103, 104) 각각에 있어서 평면에서 보아 TMR 소자(105)가 형성되는 영역의 일부에 있어서 산화막(133) 및 절연성막(130)을 관통하여 비아 홀(140)이 형성되고, 이 비아 홀(140)에도 상부 Cu 배선(134)이 매립되는 것에 의해, 상부 Cu 배선(134)과 TMR 상부 전극(131)이 전기적으로 접속된다.

전술한 바와 같이, 비아 홀(109) 내에 TMR 하부 전극(128)을 형성함으로써, 하부 Cu 배선(125)(리드선(125r))과 TMR 소자(105)(TMR막(129))를 전기적으로 접속하는 비아 LS 접속 구조를 나타내고 있다.

(효과)

도 51은 실시 형태 3의 반도체 장치의 효과를 도시하는 단면도이다. 도 51에 도시한 바와 같이, 비아 저단부 영역(107)에 있어서 TMR 하부 전극(128)의 일부에 극박 성막부 또는 미성막부(148)가 발생해도, 비아 홀(109) 내에서 TMR 하부 전극(128) 상에 절연성막(130)이 형성되어 있기 때문에, LS 공정에서의 TMR 하부 전극(128) 패터닝에 이용한 레지스트의 애싱 처리를 LS 공정 후에 행하는 경우에 있어서, 애싱 처리 시에 극박 성막부 또는 미성막부(148)로부터 하부 Cu 배선(125)(리드선(125r))에 Cu 부식이 진행되는 것을 확실하게 회피할 수 있다.

따라서, 도 49에 도시한 바와 같은, Cu 부식부(160)가 발생하는 일없이, TMR 하부 전극(128)과 리드선(125r) 사이에는 양호한 전기적인 접속 관계가 담보되어, 수율의 향상을 기대할 수 있는 효과를 발휘한다.

또한, 전술한 효과는 TMR 하부 전극(28) 상에 층간 절연막(30)이 형성되는 실시 형태 1의 구조(도 2 등 참조)에서도 발휘할 수 있다.

또한, 개구부(147)의 근방 영역에서의 TMR 하부 전극(128)과 절연성막(130)의 측면은 거의 일치하고 있기 때문에, 절연성막(130)을 새롭게 형성함으로써 TMR 형성 영역(103, 104) 각각에 형성된 TMR 하부 전극(128) 사이의 거리 d1이 넓어지는 일이 없어, 집적도를 손상시키는 일이 없다고 하는 미세화 효과를 발휘한다.

즉, TMR 하부 전극(128)은, 절연성막(130)의 측면에 대하여 일치하고 있기 때문에, 후술하는 바와 같이 절연성막(130) 및 TMR 하부 전극(128)을 동시에 패터닝해도 TMR 하부 전극(128)의 가공 형상에 악영향을 끼치는 일이 없다.

덧붙여, 절연성막(130)으로서 300℃ 이하의 저온에서 형성되는 저온 절연성 막을 이용하고 있기 때문에, 300℃ 이하의 저온에서 절연성막(130)을 형성함으로써, 절연성막(130)의 형성 시에서의 TMR 소자(105)의 성능 열화를 확실하게 방지할 수 있다. 즉, 절연성막(130)의 형성 시에 TMR 소자(105)의 특성에 악영향을 끼치는 일은 없다. 그 결과, 300℃ 이상에 이르는 절연성막을 형성하는 경우에 비하여, TMR막(129)에 관하여, 자성 다층막의 스핀 배향 개선, 자성 다층막 간의 교환 결합 개선, 열 스트레스의 감소를 기대할 수 있다.

또한, 전술한 효과는, LT-SiN으로 형성되는 층간 절연막(30)을 TMR 하부 전극(28) 상에 형성하는 실시 형태 1의 구조(도 2 등 참조)에서도 발휘할 수 있다.

도 52 및 도 53은 절연성막(130)을 저온 형성 절연 재료로 구성한 경우의 효과를 도시하는 그래프이다. 도 52는 TMR 소자(105)의 보자력 Hc의 어닐링 온도 의존성을 도시하고, 도 53은 TMR 소자(105)의 이방성 자계 Hk의 어닐링 온도 의존성을 도시하고 있다. 이들 온도 영역에는 절연성막(130)의 형성 온도 상당도 포함된다. 또한, 도 52 및 도 53에 있어서 L1은 강자성층(129a)의 막 두께가 3㎚인 경우, L2는 강자성층(129a)의 막 두께가 5㎚인 경우를 나타내고 있다.

도 52에 도시한 바와 같이, 절연성막(130)의 형성이 300℃를 초과하는 영역에서는, TMR 소자(105)의 온도 변화에 대한 보자력 Hc의 기울기가 급경사로 되어, 보자력 Hc를 정밀도있게 설정하는 것이 매우 곤란해진다. 도 53에 도시한 바와 같이, 절연성막(130)의 형성이 300℃를 초과하는 영역에서는, TMR 소자(105)의 온도 변화에 대한 이방성 자계 Hk의 기울기가 보다 높아져, 이방성 자계 Hk를 정밀도있게 설정하는 것이 곤란해진다.

이와 같이, TMR 소자(105)의 형성 후에 300℃를 초과하는 처리를 행하면, TMR 소자(105)의 자기 특성을 정밀도있게 제어하는 것이 곤란해지고, 결과적으로 자기 특성이 열화할 가능성이 높다.

그러나, 실시 형태 3의 MRAM에서는, 절연성막(130)을 저온 형성 절연 재료를 이용하여 300℃ 이하의 저온에서 형성함으로써, TMR 소자(105)의 자기 특성 열화를 효과적으로 억제할 수 있다.

또한, 도 54에 도시한 바와 같이, TMR 소자(105)가 형성되어 있지 않은, 산화막(126b) 상의 TMR 주변 영역(108)에서도, TMR 하부 전극(128) 위 전체면에 절연성막(130)을 형성하고 있기 때문에, LS 공정 시에 TMR 하부 전극(128) 표면에 있어서의 산화 방지, TMR 하부 전극(128)의 전기적 특성의 개선(저항 감소) 효과를 기대할 수 있다.

또한, 전술한 효과는, TMR 소자(5)가 형성되어 있지 않은 층간 절연막(26b) 상에서의 TMR 하부 전극(28) 상에 층간 절연막(30)을 형성하고 있는 실시 형태 1의 구조(도 2 등 참조)에 있어서도 발휘할 수 있다.

덧붙여, 도 55에 도시한 바와 같이, 산화막(126b)과 산화막(133)을 화학종에 있어서 동일 재료(SiO₂)로 형성함으로써, 스트랩간 절연 영역(136)에 있어서, 동일 재료의 산화막(126b)과 산화막(133)이 접촉하는 계면(137)이 형성된다.

예를 들면, 질화막과 산화막의 계면이 존재하면 계면에서의 결함이 전해져, TMR 형성 영역(103, 104)에 있어서 서로 인접하는 TMR 하부 전극(128, 128) 사이에 리크 전류가 흐를 것으로 예상된다. 이 리크 전류는 장치의 미세화가 진행됨에 따라서 현저한 문제로 된다.

그러나, 실시 형태 3에서는, 산화막(126b)과 산화막(133)을 화학종을 동일 재료로 형성함으로써, 계면(137)에서의 결함을 확실하게 저감할 수 있기 때문에, 상기 리크 전류를 효과적으로 저감할 수 있어, 수율의 향상을 기대할 수 있다. 덧붙여, 장치의 미세화를 가능하게 하는 효과를 발휘한다.

또한, 본 실시 형태에서는, 산화막(126b) 및 산화막(133)이 모두 SiO₂인 경우를 예로 들었지만, 동일 재료의 low-k막 등, 다른 양태여도 됨은 물론이다.

또한, 실시 형태 3에서는, 산화막(126b)과 산화막(133)을 각각 동일 내용의 제조 프로세스에 의해 형성하고 있기 때문에, 상기 리크 전류 억제 효과를 더한층 발휘할 수 있어, 수율의 더욱 향상, 미세화 촉진 효과를 기대할 수 있다.

(다른 양태)

또한, TMR 형성 영역(103, 104)에서의 TMR 하부 전극(128, 128) 사이를 절연하는 산화막(133)으로서 저온에서 형성되는 low-k막만으로 구성함으로써, TMR 하부 전극(128, 128) 사이에 발생하는 배선간 용량을 저감하여 고속 동작이 가능하게 된다.

도 56은 실시 형태 3의 다른 양태를 도시하는 단면도이다. 도 56에 도시한 바와 같이, 스트랩 절연 단부 영역(138)에 있어서, TMR 하부 전극(128)의 단부가 산화됨으로써 단부 산화 영역(132)으로 되어 있다.

이와 같이, 실시 형태 3의 다른 양태는, 단부 산화 영역(132)의 존재에 의해, 스트랩 절연 단부 영역(138)에 있어서의 TMR 하부 전극(128)의 단부 측면이 절연성막(130)보다 내측에 있어서 위치하게 된다. 그 결과, 장치의 집적도를 손상시키는 일없이, TMR 형성 영역(103, 104)에서의 TMR 하부 전극(128, 128)(제1 및 제2 하부 전극 사이) 사이의 절연성을 높일 수 있는 효과를 발휘한다. 또한, 단부 산화 영역(132)은 TMR 하부 전극(128)에 대하여 충분히 작기 때문에, 단부 산화 영역(132)에 의해 TMR 하부 전극(128)의 도전성이 열화하는 일은 없다.

또한, 단부 산화 영역(132)을 형성하기 위해서, TMR 하부 전극(128)을 티탄(Ti), Ta과 같은 고융점 금속이며 또한 산화물이 절연성을 갖는 재료로 구성하는 것이 바람직하다. 예를 들면, TMR 하부 전극(128)을 Ta로 형성함으로써, 애싱 처치 시에 TMR 하부 전극(128)의 단부로부터 단부 산화 영역(132)으로서 산화 탄탈(Ta₂O₅)을 형성할 수 있다.

이와 같이, TMR 하부 전극(128)을 전술한 특성의 Ti, Ta 등에 의해 구성함으로써, 단부 산화 영역(132)에 의한 전술한 TMR 하부 전극(128, 128) 사이의 절연 효과 외에 제조 프로세스 중에서의 TMR 하부 전극(128) 형성 재료의 확산 방지 효과를 발휘한다.

(제조 방법)

도 57∼도 63은 실시 형태 3의 MRAM의 제조 방법의 일부를 도시하는 단면도이다. 또한, 도 62 및 도 63에서의 (a)는 메모리 회로 영역의 단면을, 이들 도면 의 (b)는 주변 회로 영역의 단면을 도시하고 있다. 이하, 이들 도면을 참조하여 실시 형태 3의 MRAM의 제조 방법을 설명한다.

우선, 실시 형태 1과 마찬가지의 방법에 의해, 도 57에 도시하는 구조를 얻는다. 즉, 도시하지 않은 반도체 기판의 상방에 형성되는 산화막(124)을 관통하여 선택적으로 형성되는 하부 Cu 배선(125)(리드선(125r), 디지트선(125d))을 얻은 후, 전체면에 실리콘 질화막(126a) 및 SiO₂로 이루어지는 산화막(126b)을 순차적으로 형성하고, 메모리 회로 영역에서의 리드선(125r)의 영역 상의 일부를 관통하여 비아 홀(109)을 선택적으로 형성한다.

그리고, 전체면에, TMR 하부 전극(128), TMR막(129) 및 TMR 상부 전극(131)으로 되어야 할 층을 적층한다. 이 때, 비아 홀(109)의 저면 및 측면에 TMR 하부 전극(128)이 형성됨으로써, TMR 하부 전극(128)은 리드선(125r)과 전기적으로 접속된다. 그 후, TMR 상부 전극(131) 및 TMR막(129)을 패터닝하여, TMR 소자(105)를 완성한다.

그리고, 도 58에 도시한 바와 같이, 300℃ 이하의 저온 상태에서 전체면에 LT-SiN으로 이루어지는 절연성막(130)을 형성한 후, TMR 형성 영역(103, 104) 경계근방 영역에 개구부(146)를 갖는, 패터닝된 레지스트(145)를 형성한다. 이 때, 절연성막(130)의 막 두께는 예를 들면 60㎚정도로 실리콘 질화막(126a)의 막 두께와 동일한 정도의 막 두께로 형성한다.

이와 같이, 실시 형태 3의 MRAM의 제조 방법은, 300℃ 이하의 저온에서 절연 성막(130)을 형성하기 때문에, 절연성막(130) 형성 시에 TMR 소자(105)의 특성(도 52, 도 53 참조)에 악영향을 끼치는 일은 없다.

또한, 전술한 효과는, 300℃ 이하의 저온 상태에서 전체면에 LT-SiN으로 이루어지는 층간 절연막(30)을 형성하는 실시 형태 1의 제조 방법(도 16 등 참조)에 있어서도 발휘할 수 있다.

그리고, 도 59에 도시한 바와 같이, 패터닝된 레지스트(145)를 마스크로 하여 절연성막(130) 및 TMR 하부 전극(128)에 대하여 반응성 이온 에칭(Reactive Ion Etching; RIE)을 행함으로써, 절연성막(130) 및 TMR 하부 전극(128)을 연속하여 패터닝한다. 이와 같이, 레지스트(145)에 의해 절연성막(130) 및 TMR 하부 전극(128)을 연속하여 에칭하기 때문에, 에칭 직후에 있어서 개구부(147)에서의 절연성막(130)과 TMR 하부 전극(128)의 측면은 거의 일치한다.

그 결과, TMR 형성 영역(103)(제1 TMR 형성 영역)에 있어서의 TMR 하부 전극(128), TMR 소자(105) 및 절연성막(130)(제1 하부 전극, 제1 TMR 소자, 제1 절연성막)과, TMR 형성 영역(104)(제2 TMR 형성 영역)에 있어서의 TMR 하부 전극(128), TMR 소자(105) 및 절연성막(130)(제2 하부 전극, 제2 TMR 소자, 제2 절연성막)이 서로 독립해서 형성되게 된다.

그리고, 상기 제1 및 제2 절연성막은 서로 거리 d1(소정 간격)을 두고 대향하는 측면을 갖고, 상기 제1 및 제2 하부 전극은 서로 거리 d1을 두고 대향하는 측면을 갖는다. 즉, 상기 제1 절연성막 및 상기 제1 하부 전극(TMR 형성 영역(103)에 있어서의 TMR 하부 전극(128) 및 절연성막(130))은, TMR 형성 영역(103)으로부 터 TMR 형성 영역(104)을 향하는 동일 방향(제1 방향)에 있어서 측면 형성 위치가 일치하고, 상기 제2 절연성막 및 상기 제2 하부 전극(TMR 형성 영역(104)에 있어서의 TMR 하부 전극(128) 및 절연성막(130))은, TMR 형성 영역(104)으로부터 TMR 형성 영역(103)을 향하는 동일 방향(제2 방향)에 있어서 측면 형성 위치가 일치한다.

또한, 본 실시 형태에 있어서, 측면이 일치한다고 함은, 동일한 마스크 패턴을 이용하여 연속하여 에칭한 경우에 형성되는 측면을 의미하고 있다. 즉, 상기 제1 절연성막과 상기 제1 하부 전극의 측면의 제1 방향에서의 거리(TMR 형성 영역(103)에 있어서의 TMR 하부 전극(128) 및 절연성막(130)의 측면에 단차가 발생한 경우의, TMR 형성 영역(103)으로부터 TMR 형성 영역(104)을 향하는 동일 방향(제1 방향)에서의 측면간의 거리)는, 예를 들면 다른 마스크 패턴을 이용하여 형성되는 TMR 소자(129)의 개구부(147)측의 측면과 TMR 하부 전극(128)의 측면간의 거리보다 작다.

그 후, 도 60에 도시한 바와 같이, 애싱 처리에 의해 레지스트(145)를 제거한다. 그 결과, TMR 형성 영역(103, 104) 각각에 있어서 동일 방향에서의 TMR 하부 전극(128) 및 절연성막(130)의 측면이 거의 일치한 구조를 얻을 수 있다.

한편, TMR 하부 전극(128)을 Ti, Ta 등의 고융점이고 또한 산화물이 절연성을 갖는 금속 재료에 의해 형성한 경우, 도 61에 도시한 바와 같이, 애싱 처리 단계에 있어서, TMR 하부 전극(128)은 개구부(147)에서의 노출 측면으로부터 산화되어 단부 산화 영역(132)이 형성된다.

즉, 애싱 처리에 의해 상기 제1 및 제2 하부 전극의 측면으로부터 일부 산화 함으로써, TMR 형성 영역(103 및 104) 각각에 단부 산화 영역(132)(제1 및 제2 단부 산화 영역)이 형성된다. 단부 산화 영역(132)의 형성에 수반하여, 상기 제1 및 제2 하부 전극의 측면은 상기 제1 및 제2 절연성막의 측면에 대하여, 상기 제1 및 제2 방향에 있어서 우묵하게 형성된다.

이와 같이, 레지스트(145) 제거 시의 애싱 처리에 의해 상기 제1 및 제2 하부 전극의 측면으로부터 일부 산화함으로써, 상기 제1 및 제2 단부 산화 영역이 형성되기 때문에, 상기 제1 및 제2 하부 전극 사이의 절연성을 더한층 높일 수 있다.

또한, 애싱 처리 후에 웨트 크리닝을 행함으로써 레지스트(145)를 확실하게 제거할 수 있다. 이 때, TMR 하부 전극(128) 상에는 절연성막(130)이 형성되어 있기 때문에, 웨트 세정(크리닝) 시에 TMR 하부 전극(128)에 문제점이 발생하는 일은 없다.

이와 같이, 레지스트(145)의 제거 처치로서 애싱 처리 및 웨트 세정 처리를 실행하기 때문에, 레지스트(145)를 정밀도있게 제거할 수 있다. 이 때, TMR 하부 전극(128) 상에 절연성막(130)이 형성되어 있기 때문에, 애싱 처리 및 웨트 세정의 실행 시에 TMR 하부 전극(128) 및 비아 홀(109) 저면에서의 리드선(125r)에 악영향을 끼치는 일은 없다.

전술한 바와 같이, 실시 형태 3의 반도체 장치의 제조 방법은, 레지스트(145)를 마스크로 하여, TMR 하부 전극(128) 및 절연성막(130)을 연속해서 에칭하여, TMR 하부 전극(128) 및 절연성막(130)을 패터닝하고 있기 때문에, TMR 하부 전극(128)의 가공 후에는 비아 홀(109)의 TMR 하부 전극(128)은 절연성막(130)에 의해 보호되는 결과, 레지스트(145)의 제거 처리(애싱 처리, 웨트 세정 처리) 단계에 있어서 비아 홀(109) 아래의 리드선(125r)에의 데미지를 회피할 수 있어, 완성된 반도체 장치의 수율 향상을 도모할 수 있다.

또한, 전술한 효과는, 레지스트(45)를 마스크로 하여 TMR 하부 전극(28) 및 층간 절연막(30)을 동시에 에칭한 후, 레지스트(45)의 제거 시에 TMR 하부 전극(28) 상에 층간 절연막(30)이 형성되어 있는 실시 형태 1의 제조 방법(도 18, 도 19 등 참조)에서도 발휘할 수 있다.

다음으로, SiO₂로 이루어지는 산화막(133)을 전체면에 형성한 후, 도 62의 (a)에 도시한 바와 같이, 메모리 회로 영역에서의 TMR 소자(105)의 상방에 있어서, 산화막(133)을 관통하는 비아 홀(139)(TMR용 부분 비아 홀)을 형성하고, 도 62의 (b)에 도시한 바와 같이, 주변 영역에서의 일부 하부 Cu 배선(125)의 상층에 있어서 산화막(133) 및 산화막(126b)을 관통하는 비아 홀(149)(주변용 부분 비아 홀)을 형성한다. 이 때, 절연성막(130)이 비아 홀(139) 형성의 스토퍼로서 기능하고, 실리콘 질화막(126a)이 비아 홀(149) 형성의 스토퍼로서 기능한다.

이와 같이, 산화막(133)은 실리콘 질화막인 절연성막(130) 및 실리콘 질화막(126a)과 화학종이 상이한 재료이고, 또한 산화막(126b)과 화학종이 동일 재료(SiO₂)로 형성되어 있기 때문에, 비아 홀(139) 및 비아 홀(149)을 동시에 형성해도, 산화막(133) 및 산화막(126b)과 화학종이 상이한 재료(상이한 재질)의 절연성막(130) 및 실리콘 질화막(126a)을 스토퍼로서 기능시킴으로써, 비아 홀(139 및 149)을 각각 정밀도있게 형성할 수 있다.

또한, TMR 소자(105)의 상방에 있어서, 도 63의 (a)에 도시한 바와 같이, 메모리 회로 영역에서의 비아 홀(139)로부터 절연성막(130)도 관통하는 비아 홀(140)(TMR용 비아 홀)을 형성함과 동시에, 주변 영역에 있어서, 도 63의 (b)에 도시한 바와 같이, 비아 홀(149)로부터 실리콘 질화막(126a)도 관통하는 비아 홀(150)(주변용 비아 홀)을 형성한다.

이 때, 화학종이 동일 재료인 실리콘 질화막인 절연성막(130)의 막 두께와 실리콘 질화막(126a)의 막 두께를 동일한 정도로 형성함으로써, 비아 홀(140)과 비아 홀(150)을 동시에 형성해도, 비아 홀(140 및 150)을 각각 정밀도있게 형성할 수 있다.

그 결과, 비아 홀(140 및 150)을 동시에 형성할 수 있는 분만큼, 제조 공정의 간략화에 수반하는 제조 코스트의 저감화를 도모할 수 있다.

그리고, 비아 홀(140 및 150) 내에 상부 Cu 배선(134)을 매립하는 것에 의해 비트선을 형성한다. 그 결과, 메모리 회로 영역에 있어서, 상부 Cu 배선(134)은 비아 홀(140)을 통하여 TMR 소자(105)(TMR 상부 전극(131))와 전기적으로 접속되고, 주변 회로 영역에 있어서, 상부 Cu 배선(134)은 하부 Cu 배선(125)과 전기적으로 접속된다. 이와 같이 하여, 실시 형태 3의 MRAM(주변 회로를 포함함)이 완성된다.

제1 양태의 반도체 장치는, 하부 전극의 상면 및 TMR막의 측면을 적어도 피 복하여 산화 방지막이 형성되어 있기 때문에, 산화 방지막 상에 산화막이 형성될 때, 하부 전극의 상면 및 TMR막의 측면이 산화되는 것을 확실하게 억제할 수 있다. 그 결과, 기억 정밀도가 열화되지 않는 TMR막을 갖는 메모리 셀을 얻을 수 있다.

제2 양태의 반도체 장치는, 리드선과 하부 전극은 금속 플러그를 통하여 전기적으로 접속되기 때문에, 리드선과 하부 전극을 직접 전기적으로 접속하는 경우에 비하여, 하부 전극을 평탄성있게 형성할 수 있어, 메모리 셀을 정밀도있게 형성할 수 있는 효과를 발휘한다.

제3 양태의 반도체 장치는, 상부 전극을 하드 마스크로서 이용할 수 있어, 별도로 하드 마스크를 설치하는 공정이 불필요해지는 분만큼, 제조 공정의 간략화를 도모할 수 있다. 또한, 상부 전극의 막 두께를 비교적 얇은 30∼100㎚의 막 두께로 형성했기 때문에, 상부 전극의 형성 시에 TMR막에 가하는 스트레스의 경감이 도모되고, TMR막의 자기 특성을 열화시키는 일도 없다. 또한, 상부 전극과 하부 전극을 동일한 재질을 이용하여 형성하고 있기 때문에, 상부 전극을 하드 마스크층으로 하여 TMR막을 에칭할 때, 하부 전극을 에칭 스토퍼로서 기능시킬 수 있다.

제4 양태의 반도체 장치의 제조 방법은, 스텝 (c)에 있어서, 하부 전극의 상면 및 측면 그리고 TMR막의 측을 적어도 피복하여 제1 산화 방지막을 형성하고 있기 때문에, 스텝 (e)에서 제1 산화 방지막 상에 산화막이 형성될 때, 하부 전극의 상면 및 측면 그리고 TMR막의 측면이 산화되는 것을 확실하게 억제할 수 있다. 그 결과, 기억 정밀도가 열화되지 않는 TMR막을 갖는 메모리 셀을 얻을 수 있다.

제5 양태의 반도체 장치의 제조 방법은, 스텝 (d)에 있어서, 비아 홀은 금속 플러그에 의해 매립되어 있기 때문에, 비아 홀의 영향을 받지 않고 하부 전극을 층간 절연막 상에 평탄성있게 형성할 수 있어, 메모리 셀을 정밀도있게 형성할 수 있는 효과를 발휘한다.

제6 양태의 반도체 장치의 제조 방법은, 스텝 (c)에 있어서, 상부 전극을 하드 마스크층으로서 이용함으로써, 별도로 하드 마스크를 설치하는 공정이 불필요해지는 분만큼, 제조 공정의 간략화를 도모할 수 있다. 또한, 상부 전극의 막 두께를 비교적 얇은 30∼100㎚의 막 두께로 형성했기 때문에, 상부 전극의 형성 시에 TMR막에 가하는 스트레스의 경감이 도모되고, TMR막의 자기 특성을 열화시키는 일도 없다. 또한, 상부 전극과 하부 전극을 동일한 재질을 이용하여 형성하고 있기 때문에, 상부 전극을 하드 마스크층으로서 TMR막을 에칭할 때, 하부 전극을 에칭 스토퍼로서 기능시킬 수 있다.

본 발명에 있어서의 제7 양태의 반도체 장치는, 비아 홀 내의 하부 전극 상에 절연성막이 형성되어 있기 때문에, 하부 전극의 가공을 절연성막의 가공과 동시에 행함으로써, 비아 홀 내의 하부 전극은 절연성막에 보호되는 결과, 하부 전극 가공 후의 제조 프로세스에 있어서 비아 홀 아래의 하층 배선에의 데미지를 회피할 수 있어서, 수율의 향상을 도모할 수 있다.

또한, 하부 전극의 측면은 절연성막의 측면에 대하여, 동일 방향에 있어서 일치하거나 상기 절연성막보다 우묵하게 형성되기 때문에, 절연성막 및 하부 전극을 동시에 가공해도 하부 전극의 가공 형상에 악영향을 끼치는 일이 없다.

본 발명에서의 제8 양태의 반도체 장치의 제조 방법은, 스텝 (i)에 있어서, 레지스트를 마스크로 하여, 상기 하부 전극 및 상기 절연성막을 동시에 에칭하여, 상기 하부 전극 및 상기 절연성막을 패터닝하고 있기 때문에, 스텝 (i) 실행 후에는 비아 홀 내의 하부 전극은 절연성막에 의해 보호되는 결과, 스텝 (j) 실행 단계에 있어서 비아 홀 아래의 하층 배선에의 데미지를 회피할 수 있어서, 완성된 반도체 장치의 수율의 향상을 도모할 수 있다.

Claims

반도체 기판 상의 메모리 셀 영역에 형성되고, 하부 전극, 상기 하부 전극 상의 일부에 형성된 TMR막 및 상부 전극의 적층 구조로 이루어지는 메모리 셀과,

상기 하부 전극의 상면 및 상기 TMR막의 측면을 적어도 피복하여 형성되는 산화 방지막과,

상기 산화 방지막 상에 형성되는 제1 실리콘 산화막과,

상기 TMR막으로부터 평면에서 보아 소정의 거리를 두고, 상기 하부 전극의 아래에 형성된 리드선과,

상기 리드선을 노출하는 제1 개구부를 갖고, 상기 리드선 위에 및 상기 하부 전극의 아래에 형성된 층간 절연막과,

상기 리드선 상의 상기 제1 개구부 내에 형성되고, 상기 리드선과 상기 하부 전극을 전기적으로 접속하는 제1 금속 플러그

를 포함하고,

상기 층간 절연막은, 제1 층간 절연막과, 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함하고,

상기 제1 층간 절연막은, 상기 제2 층간 절연막과 상이한 재료를 포함하고,

상기 산화 방지막과 상기 제1 층간 절연막은, 동일한 재료를 포함하는 반도체 장치.
제1항에 있어서,

상기 산화 방지막은 상층막과 하층막을 포함하고,

상기 상층막은, 상기 하부 전극의 측면과 상기 상부 전극의 상면을 더 피복하는 반도체 장치.
제1항 또는 제2항에 있어서,

상기 상부 전극은, 상기 하부 전극과 동일한 재질을 이용하여 형성된 막 두께가 30∼100㎚인 도전성을 갖는 하드 마스크층을 포함하는 반도체 장치.
제1항 또는 제2항에 있어서,

상기 제1 층간 절연막과 상기 산화 방지막은, 실리콘 질화막을 포함하고,

상기 제2 층간 절연막은, 실리콘 산화막을 포함하는 반도체 장치.
제1항 또는 제2항에 있어서,

상기 메모리 셀 영역에서, 상기 제1 실리콘 산화막과 상기 산화 방지막에 형성된 제2 개구부 내에 형성되고, 상기 상부 전극과 전기적으로 접속하는 제2 금속 플러그와,

상기 제1 실리콘 산화막 및 상기 제2 금속 플러그 상에, 상기 제2 금속 플러그와 전기적으로 접속하도록 형성된 비트선과,

상기 반도체 기판 상의 상기 메모리 셀의 주변인, 주변 영역에서, 상기 리드선과 동일한 층에 형성된 제1 배선과,

상기 제1 배선 상에, 제1 층간 절연막과 동일한 층이고, 상기 제1 배선의 상면을 노출하는 제3 개구부를 갖는 제3 층간 절연막과,

상기 제3 층간 절연막 상에서, 제2 층간 절연막과 동일한 층이고, 상기 제3 개구부 상에 제4 개구부를 갖는 제4 층간 절연막과,

상기 제4 층간 절연막 상에서, 상기 제4 개구부 상에 제5 개구부를 갖는 제2 실리콘 산화막과,

상기 제3, 제4, 제5 개구부 내에 형성된 제3 금속 플러그와,

상기 제2 실리콘 산화막 상에, 상기 비트선과 동일한 층이고, 상기 제3 금속 플러그를 통해 상기 제1 배선과 전기적으로 접속된 제2 배선

을 더 포함하고,

상기 제1 층간 절연막, 상기 제3 층간 절연막과 상기 산화 방지막은, 실리콘 질화막을 포함하고, 상기 제2 층간 절연막과 제4 층간 절연막은 실리콘 산화막을 포함하는 반도체 장치.
(a) 반도체 기판 상의 메모리 셀 영역에서, 리드선을 형성하는 스텝과,

(b) 상기 리드선 상에 층간 절연막을 형성하는 스텝과,

(c) 상기 리드선 상의 상기 층간 절연막을 관통하여, 상기 리드선의 상면을 노출하는 비아 홀을 형성하는 스텝과,

(d) 상기 비아 홀을 매립하여, 상기 리드선과 전기적으로 접속하는 금속 플러그를 형성하는 스텝과,

(e) 상기 비아 홀을 포함하는 상기 층간 절연막 상에, 상기 금속 플러그와 전기적으로 접속하는 제1 금속막, 제1 강자성막, 터널 절연막, 제2 강자성막 및 제2 금속막의 적층막을 형성하는 스텝과,

(f) 상기 제2 금속막, 상기 제1 강자성막, 상기 터널 절연막 및 상기 제2 강자성막을 패터닝하고, 상기 리드선으로부터 평면에서 보아 소정의 거리를 두고, 상부 전극과 TMR 막을 형성하는 스텝과,

(g) 상기 제1 금속막, 상기 상부 전극 및 상기 TMR 막을 피복하여 제1 산화 방지막을 형성하는 스텝과,

(h) 상기 상부 전극 및 상기 TMR 막을 상기 제1 산화 방지막이 피복된 상태에서, 상기 제1 산화 방지막 및 상기 제1 금속막을 패터닝하여, 하부 전극을 형성하는 스텝과,

(i) 상기 반도체 기판 상에 실리콘 산화막을 형성하는 스텝

을 포함하고,

상기 층간 절연막은, 제1 층간 절연막과, 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함하고,

상기 제1 층간 절연막은, 상기 제2 층간 절연막과 상이한 재료를 포함하고,

상기 제1 산화 방지막과 상기 제1 층간 절연막은 동일한 재료를 포함하는 반도체 장치의 제조 방법.
제6항에 있어서,

(j) 상기 스텝 (h) 후, 상기 스텝 (i) 전에 실행되고, 상기 제1 산화 방지막 및 상기 하부 전극을 피복하여 제2 산화 방지막을 형성하는 스텝

을 더 포함하고,

상기 스텝 (i)는, 상기 제2 산화 방지막 상에 실리콘 산화막을 형성하는 스텝을 포함하는 반도체 장치의 제조 방법.
제6항 또는 제7항에 있어서,

상기 제2 금속막은, 상기 제1 금속막과 동일한 재질을 이용하여 형성되고, 막 두께가 30∼100㎚이고,

상기 스텝 (f)는,

(f-1) 상기 제2 금속막을 패터닝하여 상기 상부 전극을 형성하는 스텝과,

(f-2) 상기 상부 전극을 하드 마스크층으로서 이용하여 상기 제1 강자성막, 상기 터널 절연막 및 상기 제2 강자성막을 패터닝하여 상기 TMR 막을 형성하는 스텝

을 포함하는 반도체 장치의 제조 방법.
제6항 또는 제7항에 있어서,

상기 산화 방지막은 300℃ 이하에서 형성되는 실리콘 질화막을 포함하는 반도체 장치의 제조 방법.
제6항 또는 제7항에 있어서,

상기 제1 층간 절연막과 상기 제1 산화 방지막은, 실리콘 질화막을 포함하고,

상기 제2 층간 절연막은 실리콘 산화막을 포함하는 반도체 장치의 제조 방법.
제6항 또는 제7항에 있어서,

상기 반도체 장치는, 주변 영역을 더 포함하고,

상기 주변 영역에서,

상기 스텝 (a)는, 상기 리드선과 동일한 층의 제1 배선을 형성하는 스텝을 포함하고,

상기 스텝 (b)는, 상기 제1 층간 절연막과 동일한 층의 제3 층간 절연막과, 상기 제2 층간 절연막과 동일한 층의 제4 층간 절연막을 형성하는 스텝을 포함하고,

상기 스텝 (i)는, 상기 메모리 셀 영역과 상기 주변 영역에, 실리콘 산화막을 형성하는 스텝을 포함하고,

(k) 상기 메모리 셀 영역에서는, 상기 실리콘 산화막과 상기 제1 산화 방지막에, 상기 상부 전극의 상면을 노출하도록 제2 개구부를 형성하고, 상기 주변 영역에서는, 상기 실리콘 산화막과 상기 제3 층간 절연막과 상기 제4 층간 절연막에, 상기 제1 배선의 상면을 노출하도록 제3 개구부를 형성하는 스텝과,

(l) 상기 메모리 셀 영역에서는, 상기 제2 개구부 내에, 상기 상부 전극과 전기적으로 접속하는 제2 금속 플러그와, 상기 제2 금속 플러그 상에, 상기 제2 금속 플러그와 전기적으로 접속하는 비트선을 형성하고, 상기 주변 영역에서는, 상기 제3 개구부 내에, 상기 제1 배선과 전기적으로 접속하는 제3 금속 플러그와, 상기 제3 금속 플러그 상에, 상기 제3 금속 플러그와 전기적으로 접속하도록 제2 배선을 형성하는 스텝

을 더 포함하고,

상기 제1 층간 절연막, 상기 제3 층간 절연막과 상기 산화 방지막은, 실리콘 질화막을 포함하고, 상기 제2 층간 절연막과 제4 층간 절연막은 실리콘 산화막을 포함하는 반도체 장치의 제조 방법.
반도체 기판의 상방에 형성되는 제1 층간 절연막과,

상기 제1 층간 절연막을 관통하여 선택적으로 형성되는 하층 배선과,

상기 하층 배선을 포함하는 상기 제1 층간 절연막 상에 형성되고, 상기 하층 배선의 적어도 일부가 저면으로 되는 비아 홀을 갖는 제2 층간 절연막과,

상기 제2 층간 절연막 상에 형성되고, 상기 비아 홀을 통해 상기 하층 배선과 전기적으로 접속하는 하부 전극과,

상기 하부 전극 상의 일부 상에 선택적으로 형성되고, TMR막 및 상부 전극의 적층 구조로 이루어지는 TMR 소자와,

상기 하부 전극 상과 상기 TMR 소자 상에 형성된 절연성막

을 포함하고,

상기 제2 층간 절연막 상에서 상기 절연성막 및 상기 하부 전극은 모두 동일 방향으로 측면을 갖고,

상기 하부 전극의 측면은 상기 절연성막보다 우묵하게 형성되고,

상기 하부 전극의 측면에 인접하는 단부 산화 영역을 더 포함하는 반도체 장치.
제12항에 있어서,

상기 절연성막은 300℃ 이하의 저온에서 형성된 저온 절연성막을 포함하는 반도체 장치.
제12항 또는 제13항에 있어서,

상기 절연성막은 상기 제2 층간 절연막 상에서의 상기 하부 전극 위 전체면에 형성되는 반도체 장치.
제12항 또는 제13항에 있어서,

상기 반도체 장치는 제1 및 제2 TMR 형성 영역을 갖고, 상기 제1 및 제2 TMR 형성 영역 각각에, 상기 TMR 소자, 상기 하부 전극 및 상기 절연성막이 형성되고,

상기 제1 및 제2 TMR 형성 영역에서 상기 절연성막 상에 형성된 제3 층간 절연막을 더 포함하고,

상기 제3 층간 절연막은, 상기 제1 및 제2 TMR 형성 영역의 하부 전극과 상기 절연성막을 분리하도록, 상기 제1 및 제2 TMR 형성 영역의 사이에서 상기 제2 층간 절연막과 접하고,

상기 제2 및 제3 층간 절연막은 화학종이 동일 재료로 형성되는 반도체 장치.
제15항에 있어서,

상기 제2 및 제3 층간 절연막은 동일 내용의 제조 프로세스로 형성되는 반도체 장치.
제16항에 있어서,

상기 제2 및 제3 층간 절연막은, 300℃ 이하의 저온에서 형성된 실리콘 산화막으로 형성되는 반도체 장치.
제17항에 있어서,

상기 하부 전극은 고융점이며, 또한, 산화물이 절연성을 갖는 금속 재료를 포함하는 반도체 장치.
(a) 반도체 기판의 상방에 제1 층간 절연막을 형성하는 스텝과,

(b) 상기 제1 층간 절연막을 관통하여 하층 배선을 선택적으로 형성하는 스텝과,

(c) 상기 하층 배선을 포함하는 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 스텝과,

(d) 상기 하층 배선 상의 상기 제2 층간 절연막을 관통하여 비아 홀을 형성하는 스텝과,

(e) 상기 제1 층간 절연막 상에, 상기 비아 홀을 통해 상기 하층 배선과 전기적으로 접속되는 하부 전극막을 형성하는 스텝과,

(f) 상기 제2 층간 절연막 상에서의 상기 하부 전극막 상에, TMR막 및 상부 전극의 적층 구조로 되는 TMR 소자를 선택적으로 형성하는 스텝과,

(g) 상기 하부 전극막 상과 상기 TMR 소자 상에 절연성막을 형성하는 스텝과,

(h) 상기 절연성막 상에 패터닝된 레지스트를 형성하는 스텝과,

(i) 상기 레지스트를 마스크로 하여, 상기 하부 전극막 및 상기 절연성막을 에칭하고, 상기 하부 전극막 및 상기 절연성막을 패터닝하여, 하부 전극을 형성하는 스텝과,

(j) 상기 레지스트를 제거하는 스텝

을 더 포함하고

상기 스텝 (j)는, 애싱 처리를 포함하고, 상기 애싱 처리에 의해 상기 하부 전극의 측면으로부터 일부 산화하는 것에 의해, 단부 산화 영역이 형성되는 반도체 장치의 제조 방법.
제19항에 있어서,

상기 절연성막은 저온 절연성막을 포함하고,

상기 스텝 (g)는, 300℃ 이하의 저온에서 상기 절연성막을 형성하는 스텝을 포함하는 반도체 장치의 제조 방법.
제19항 또는 제20항에 있어서,

상기 스텝 (j)는, 웨트 세정(wet cleaning) 처리를 포함하는 반도체 장치의 제조 방법.
제19항 또는 제20항에 있어서,

상기 반도체 장치는 제1 및 제2 TMR 형성 영역을 갖고,

상기 TMR 소자는 상기 제1 및 제2 TMR 형성 영역에 형성되는 제1 및 제2 TMR 소자를 포함하고,

상기 절연성막은 상기 제1 및 제2 TMR 형성 영역에 형성되는 제1 및 제2 절연성막을 포함하고, 상기 스텝 (i) 실행 후에서 상기 제1 및 제2 절연성막은 서로 소정 간격을 두고 대향하는 측면을 갖고,

상기 하부 전극은 상기 제1 및 제2 TMR 형성 영역에 형성되는 제1 및 제2 하부 전극을 포함하고, 상기 스텝 (i) 실행 후에서 상기 제1 및 제2 하부 전극은 서로 상기 소정 간격을 두고 대향하는 측면을 갖는 반도체 장치의 제조 방법.
제19항 또는 제20항에 있어서,

상기 반도체 장치는, 상기 TMR 소자가 형성되는 소자 형성 영역과 주변 영역을 포함하고,

상기 제2 층간 절연막은, 제1 부분 층간 절연막 및 상기 제1 부분 층간 절연막 상에 형성되는 제2 부분 층간 절연막을 포함하고,

상기 절연성막은 상기 제2 부분 층간 절연막과 동일한 정도의 막 두께, 화학종이 동일한 재료로 형성되고,

(k) 상기 스텝 (j) 후에 실행되고, 상기 소자 형성 영역 및 상기 주변 영역에 제3 층간 절연막을 형성하는 스텝과,

(l) 상기 소자 형성 영역에서 상기 제3 층간 절연막을 관통하는 TMR용 부분 비아 홀을 형성함과 동시에, 상기 주변 영역에서 상기 제3 층간 절연막 및 상기 제2 부분 층간 절연막을 관통하는 주변용 부분 비아 홀을 형성하는 스텝을 포함하고,

(m) 상기 소자 형성 영역에서 상기 TMR용 부분 비아 홀로부터, 상기 절연성막을 더 관통시켜 TMR용 비아 홀을 형성함과 동시에, 상기 주변 영역에서 상기 주변용 부분 비아 홀로부터 상기 제1 부분 층간 절연막을 관통시켜 주변용 비아 홀을 형성하는 스텝을 더 포함하고,

상기 제3 층간 절연막은, 상기 절연성막 및 상기 제2 부분 층간 절연막과 화학종이 상이한 재료이며, 또한 상기 제2 부분 층간 절연막과 화학종이 동일 재료로 형성되는 반도체 장치의 제조 방법.
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