JP2009295737A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】動作特性の良いＭＴＪ素子を有する半導体装置及びその製造方法を得る。
【解決手段】ＭＴＪ素子ＭＤ１は、下部磁性膜６、トンネル絶縁膜７及び上部磁性膜８の順に積層される積層構造により形成される。下部磁性膜６及び上部磁性膜８は構成材料として非晶質あるいは微結晶状態のコバルト鉄ボロン（ＣｏＦｅＢ）を含んでいる。トンネル絶縁膜７は構成材料として酸化アルミニウム（ＡｌＯ_x）を含んでいる。ＭＴＪ素子ＭＤ１の上部磁性膜８上にＣＡＰ層ＣＰ１が形成され、ＣＡＰ層ＣＰ１上にハードマスクＨＭ１が形成される。ＣＡＰ層ＣＰ１は結晶質のルテニウム（Ｒｕ）単体構造を構成材料としており、ハードマスクＨＭ１は結晶質のタンタル（Ｔａ）単体構造を構成材料としている。ハードマスクＨＭ１の膜厚はＣＡＰ層ＣＰ１の膜厚より厚く形成される。
【選択図】図１

Description

この発明は、ＭＴＪ(Magnetic Tunnel Junction)素子等のメモリ素子を有する半導体装置及びその製造方法に関する。

ＭＲＡＭは、メモリ素子に磁性体を用い磁性体の磁化の向きによってデータを記憶する、すなわち、電子の持つスピンに情報を蓄えることによりデータを保持するメモリであり、ランダムアクセス可能に回路が構成されている。ＭＲＡＭとして利用されるメモリ素子としてＭＴＪ素子がある。なお、本明細書では、ＭＴＪ素子はＴＭＲ(Tunneling Magneto Resistance)素子を含む概念として使用する。

図２９は従来のＭＲＡＭのメモリ素子の概略構造を示す断面図である。同図に示すように、下部電極となる金属膜ストラップＥＢ９上にＭＴＪ素子ＭＤ９が形成され、ＭＴＪ素子ＭＤ９上に上部電極ＥＴ９が形成される。ＭＴＪ素子ＭＤ９は下部磁性膜９６、トンネル絶縁膜９７及び上部磁性膜９８の順に積層される積層構造により形成される。

図３０は従来のＭＲＡＭ構成の概略を示す説明図である。同図に示すように、マトリクス状に複数のＭＴＪ素子ＭＤ９（金属膜ストラップＥＢ９，上部電極ＥＴ９の図示略）が配置され、列方向（図中斜め横方向）に沿って複数本の上部Ｃｕ配線Ｙ１〜Ｙ５が形成され、列単位にＭＴＪ素子ＭＤ９と電気的に接続され、行方向（図中斜め縦方向）に沿って複数本の下部Ｃｕ配線Ｘ１〜Ｘ６が形成され、行単位にＭＴＪ素子ＭＤ９と電気的に接続される。

図３１はＭＴＪ素子ＭＤ９と上部Ｃｕ配線３７及び下部Ｃｕ配線２５（リード線２５ｒ，デジット線（ワード線）２５ｄ）との接続関係の詳細を示す断面図である。同図に示すように、半導体基板（図示せず）の上方に形成される層間絶縁膜２３内を貫通して選択的に下部Ｃｕ配線２５が形成され、下部Ｃｕ配線２５を含む層間絶縁膜２３上に、シリコン窒化膜８６及び層間絶縁膜２４が積層され、平面視してリード線２５ｒの形成領域の一部に該当するシリコン窒化膜８６及び層間絶縁膜２４にビアホール１０９（ローカルビア）が設けられる。層間絶縁膜２４上及びビアホール１０９の底面及び側面上に引き出し配線（ＬＳ（Local Strap））となる金属膜ストラップＥＢ９が選択的に形成されることにより、金属膜ストラップＥＢ９はリード線２５ｒと電気的に接続される。

金属膜ストラップＥＢ９上において、平面視してデジット線２５ｄの形成領域の一部に該当する領域にＭＴＪ素子ＭＤ９が選択的に形成される。ＭＴＪ素子ＭＤ９上に上部電極ＥＴ９が形成される。

そして、ＭＴＪ素子ＭＤ９及び上部電極ＥＴ９を含む全面を覆ってＳｉＯ₂からなる層間絶縁膜６６が形成される。

層間絶縁膜６６の上層部にビット線となる上部Ｃｕ配線３７が選択的に形成され、平面視してＭＴＪ素子ＭＤ９が形成される領域の一部において層間絶縁膜６６を貫通してビアホール４９が形成され、このビアホール４９にも上部Ｃｕ配線３７が埋め込まれることにより、上部Ｃｕ配線３７と上部電極ＥＴ９とが電気的に接続される。

上述したように、ビアホール１０９内に金属膜ストラップＥＢ９を形成することにより、下部Ｃｕ配線２５（リード線２５ｒ）とＭＴＪ素子ＭＤ９とを電気的に接続する一般的な構造（以下、「ビアＬＳ接続構造」と略記する場合あり）は図３１で示す構造となる。

図２９〜図３１で示したＭＲＡＭと同様なＭＲＡＭ構造が例えば特許文献１に開示されている。

図３１で示した構造を得るには、一般に以下の(1)〜(9)からなる製造工程を経る。
(1) 下部Ｃｕ配線２５を含む層間絶縁膜２３上にシリコン窒化膜８６及び層間絶縁膜２４を堆積する。
(2) シリコン窒化膜８６及び層間絶縁膜２４を貫通するビアホール１０９を選択的に形成する。
(3) ビアホール１０９を含む層間絶縁膜２４上に金属膜ストラップＥＢ９となる金属薄膜を堆積する。
(4) 層間絶縁膜２４上における金属膜ストラップＥＢ９上にＭＴＪ素子ＭＤ９及び上部電極ＥＴ９それぞれの形成層を堆積する。
(5) 上記形成層をパターニングしてＭＴＪ素子ＭＤ９及び上部電極ＥＴ９を得る。
(6) 上記(3)で形成した金属薄膜をパターニングして金属膜ストラップＥＢ９を形成する。
(7) 全面に層間絶縁膜６６を堆積する。
(8) 層間絶縁膜６６を貫通するビアホール４９及び上部Ｃｕ配線３７の形成領域を選択的に形成する。
(9)上部Ｃｕ配線３７を埋込み堆積した後、ＣＭＰ処理する。

特開２００５−８５８２１号公報

図３２〜図３５は、上記したＭＴＪ素子ＭＤ９及び上部電極ＥＴ９の形成工程(5)の詳細を示す断面図である。

図３２に示すように、上記工程(1)〜工程(4)を経て、埋込・配線金属層８８（上記工程(3)で形成される金属薄膜に相当）、ＭＴＪ用膜８９（上記工程(4)で形成されるＭＴＪ素子ＭＤ９用の形成層に相当）及び金属層９０（上記工程(4)で形成される上部電極ＥＴ９の形成層に相当）の積層構造を得る。埋込・配線金属層８８及び金属層９０の材質として例えばタンタル（Ｔａ）が考えられる。

そして、図３２に示すように、写真製版技術を用いて、金属層９０上に選択的にパターニングされたレジスト９１を形成する。パターニングされたレジスト９１によりＭＴＪ素子ＭＤ９及び上部電極ＥＴ９のＭＴＪメモリセルパターンが規定される。

次に、図３３に示すように、パターニングされたレジスト９１をマスクとして金属層９０を加工して上部電極ＥＴ９を得る。この際、例えば、ダメージ領域Ｒ１においてＭＴＪ用膜８９内におけるフリー層となる領域にエッチングダメージが加わったり、デポ物等付着領域Ｒ２においてデポ物（Ｔａ）やエッチング反応物がＭＴＪ用膜８９の表面に付着する。なお、図３３では、ＭＴＪ用膜８９上にデポ物等堆積膜９２が形成されている状態を模式的に示している。

そして、図３４に示すように、アッシング処理によりレジスト９１を除去する。デポ物等付着領域Ｒ３が残ったまま、アッシング処理の際、酸化物形成領域Ｒ４において、ＭＴＪ用膜８９内におけるフリー層となる領域が酸化されたり、フリー層ダメージ領域Ｒ５において上記フリー層となる領域がダメージを受ける。なお、図３４では、デポ物等堆積膜９２に加え、エッチング時酸化膜９３が形成されている状態を模式的に示している。

そして、上部電極ＥＴ９をマスクとしてＭＴＪ用膜８９を加工してＭＴＪ素子ＭＤ９を得る。この際、例えば、ダメージ等残存領域Ｒ６において、金属層９０の加工時やアッシング時のデポ物の付着領域が残り、かつ、ＭＴＪ用膜８９の加工の際、例えば、ダメージ等残存領域Ｒ７，Ｒ９にダメージが加えられ、また、ダメージ等残存領域Ｒ８において、上記フリー層が酸化された領域が形成される。なお、図３５では、デポ物等堆積膜９２に加え、エッチング時酸化膜９３がＭＴＪ素子ＭＤ９内に残存している状態を模式的に示している。

このように、従来のＭＴＪ素子ＭＤ９及び上部電極ＥＴ９の形成工程(5)は、上述した領域Ｒ１〜Ｒ９で示したように、ＭＴＪ素子ＭＤ９に様々な悪影響を与えるため、動作特性のよいＭＴＪ素子を得ることができないという問題点があった。

この発明は上記問題点を解決するためになされたもので、動作特性の良いＭＴＪ素子を有する半導体装置及びその製造方法を得ることを目的とする。

この発明の一実施の形態によれば、ＭＴＪ素子の積層構造において、上部磁性膜は構成材料としてボロンを含み、トンネル絶縁膜は非晶質の構成材料を含む。そして、上記ＭＴＪ素子上にＣＡＰ層及びハードマスクが順次積層される。ＣＡＰ層は構成材料として結晶質のルテニウム単体構造を含み、ハードマスクは構成材料としてタンタル単体構造を含んで構成される。そして、ハードマスクはＣＡＰ層より膜厚が厚く形成される。

この実施の形態のＭＲＡＭによれば、ＭＴＪ素子上にＣＡＰ層及びハードマスクからなる積層構造を形成している。そして、ＣＡＰ層の構成材料を結晶質のＲｕ単体構造とし、ハードマスクの構成材料をＴａ単体構造としている。

その結果、ＭＴＪ素子の書込み電流のバラツキの抑制、保磁力Ｈｃを精度良く設定することにより、動作特性の良いＭＴＪ素子を有する半導体装置を得ることができる効果を奏する。

＜実施の形態１＞
図１はこの発明の実施の形態１であるＭＲＡＭにおける１単位のメモリ素子構成を示す断面図である。

同図に示すように、図示しない半導体基板（図示せず）の上方に下部電極となる金属膜ストラップＥＢ１が形成され、金属膜ストラップＥＢ１の表面の一部上にＭＴＪ素子ＭＤ１が形成される。なお、ＭＴＪ素子ＭＤ１は実際には図３０で示したＭＴＪ素子ＭＤ９と同様、マトリクス状に複数個設けられる。

ＭＴＪ素子ＭＤ１は、下部磁性膜６（ピン層）、トンネル絶縁膜７及び上部磁性膜８（フリー層）の順に積層される積層構造により形成される。下部磁性膜６及び上部磁性膜８は構成材料として非晶質（あるいは微結晶状態）のコバルト鉄ボロン（ＣｏＦｅＢ）を含んでいる。ここで磁性膜の構成材料としては、Ｃｏ、Ｆｅ、Ｎｉから少なくとも二つの金属を含む化合物に、Ｂが添加された、Ｂを含む非晶質の磁性膜が適用できる。トンネル絶縁膜７は構成材料として非晶質の酸化アルミニウム（ＡｌＯ_x）を含んでいる。また、トンネル絶縁膜７の構成材料としては、結晶質の酸化マグネシウム（ＭｇＯ）も考えられる。

なお、本願明細書において、「非結晶質」とは、単結晶状態または多結晶状態ではなく、アモルファス（非晶質）または、アモルファスの中に微細結晶が分散した状態を意味するものとする。アモルファスの中に微細結晶が分散した状態の場合、例えば、Ｘ線回折により、結晶質のピークが実質的に観察されないものは、「非結晶質」ということができる。

ＣｏＦｅＢにより形成される上部磁性膜８は、製造プロセス中のダメージや熱負荷により、Ｂが拡散することによりＢ濃度の低下が発生する性質を有している。Ｂ濃度が低下すると、ＣｏＦｅＢの結晶化が早まり、ＭＴＪ素子ＭＤ１における書込み電流Ｉsw、抵抗、ＭＲ（Magneto-Resistance）比に悪影響を及ぼしてしまう。本実施の形態は上記悪影響の発生を回避するようにしている。また、ＣｏＦｅＢの非晶質性を保持するためには、トンネル絶縁膜も非晶質であることが望ましい。

ＭＴＪ素子ＭＤ１の上部磁性膜８上にＣＡＰ層ＣＰ１（第１の保護膜）が形成され、ＣＡＰ層ＣＰ１上にハードマスクＨＭ１（第２の保護膜）が形成される。ＣＡＰ層ＣＰ１は結晶質のルテニウム（Ｒｕ）単体構造を構成材料としており、ハードマスクＨＭ１は結晶質のタンタル（Ｔａ）単体構造を構成材料としている。

ＣＡＰ層ＣＰ１及びハードマスクＨＭ１は、製造時にはＭＴＪ素子ＭＤ１の形成時の保護膜あるいはハードマスクとして機能し、製造後はＭＴＪ素子ＭＤ１の上部電極として機能する。また、ＣＡＰ層ＣＰ１（第１の保護膜）は、コバルト鉄ボロン（ＣｏＦｅＢ）からのＢの拡散を抑制する機能も有する。

図２は図１で示した実施の形態１のＭＲＡＭのメモリ素子構成に対応する平面図である。図２のＡ−Ａ断面が図１に相当する。

金属膜ストラップＥＢ１はビアホール９を介して下方のリード線２５ｒと電気的に接続される。一方、ＭＴＪ素子ＭＤ１（ＣＡＰ層ＣＰ１，ハードマスクＨＭ１含む）はデジット線２５ｄの上方に形成され、ビアホール４９を介して上方の上部Ｃｕ配線３７（形成幅Ｗ３７）と電気的に接続される。

図３は実施の形態１のＭＲＡＭのメモリセル部及び周辺回路部の詳細構造を示す断面図である。図３(a) はメモリセル部を示し、同図(b) は周辺回路部を示している。なお、図３(a) は図２のＡ−Ａ断面に沿った断面構造を示している。

以下、図３を参照して実施の形態１のＭＲＡＭの構造の詳細を説明する。なお、説明の都合上、同図(a) で示すメモリセル部の構造について詳細に説明し、同図(b) で示す周辺回路部についてはメモリセル部と共通部分の説明は適宜省略しつつ、補足的に説明する。

図３(a) に示すように、半導体基板１００の上層部に素子分離領域２が選択的に形成され、素子分離領域２，２間のウェル領域１ｗがトランジスタ形成領域として機能する。上記トランジスタ形成領域において、チャネル領域１ｃを挟んで一対のソース・ドレイン領域１４，１４が形成され、チャネル領域１ｃ上にゲート絶縁膜１１、ゲート電極１２が積層され、ゲート電極１２の側面に２層構造のサイドウォール１３が形成される。また、ソース・ドレイン領域１４及びゲート電極１２上にそれぞれコバルトシリサイド領域１５が形成される。

これらチャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、サイドウォール１３及びソース・ドレイン領域１４により、読み出し時選択用のＭＯＳトランジスタＱＭ１及びＱＭ２が構成される。

図３(b) に示すように、ＭＯＳトランジスタＱＭ１及びＱＭ２と同様に、周辺回路部にＭＯＳトランジスタＱＰ１及びＱＰ２が形成される。

ＭＯＳトランジスタＱＭ１，ＱＭ２，ＱＰ１及びＱＰ２を含む半導体基板１００上全面を覆って、例えばＴＥＯＳなどＳｉＯ₂等の酸化膜からなる層間絶縁膜１６が形成され、層間絶縁膜１６を貫通して複数のコンタクトプラグ１７が形成される。複数のコンタクトプラグ１７は、ＭＯＳトランジスタＱＭ１，ＱＭ２，ＱＰ１及びＱＰ２それぞれの一対のソース・ドレイン領域１４，１４の一方のコバルトシリサイド領域１５と電気的に接続される。

層間絶縁膜１６上に窒化膜４１、酸化膜からなる層間絶縁膜１８が積層され、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９が選択的に形成され、一のＣｕ配線１９がコンタクトプラグ１７と電気的に接続される。

Ｃｕ配線１９を含む層間絶縁膜１８上に、窒化膜からなる下敷き絶縁膜４２、酸化膜からなる層間絶縁膜６０及び６１が積層される。そして、下敷き絶縁膜４２、層間絶縁膜６０及び６１を貫通してコンタクトプラグ７１を形成し、層間絶縁膜６１を貫通してＣｕ配線８１を形成し、下敷き絶縁膜４２及び層間絶縁膜６０を貫通してコンタクトプラグ７４を形成している。コンタクトプラグ７４はＣｕ配線８１に電気的に接続される。そして、コンタクトプラグ７１，７４はＣｕ配線１９（コンタクトプラグ１７と電気的に接続されるＣｕ配線１９）と電気的に接続される。

コンタクトプラグ７１及びＣｕ配線８１を含む層間絶縁膜６１上に、窒化膜からなる下敷き絶縁膜４３、酸化膜からなる層間絶縁膜６２及び６３が積層される。そして、下敷き絶縁膜４３、層間絶縁膜６２及び６３を貫通してコンタクトプラグ７２を形成し、層間絶縁膜６３を貫通してＣｕ配線８２を形成し、下敷き絶縁膜４３及び層間絶縁膜６２を貫通してコンタクトプラグ７５を形成している。コンタクトプラグ７５はＣｕ配線８２に電気的に接続される。そして、コンタクトプラグ７２はコンタクトプラグ７１に電気的に接続され、コンタクトプラグ７５はＣｕ配線８１（コンタクトプラグ７４と電気的に接続されるＣｕ配線８１）と電気的に接続される。

コンタクトプラグ７２及びＣｕ配線８２を含む層間絶縁膜６３上に、窒化膜からなる下敷き絶縁膜４４、酸化膜からなる層間絶縁膜２３及び２４が積層される。そして、下敷き絶縁膜４４、層間絶縁膜２３及び２４を貫通してコンタクトプラグ７３を形成し、層間絶縁膜２４を貫通してデジット線２５ｄ及びＣｕ配線８３を形成し、下敷き絶縁膜４４及び層間絶縁膜２３を貫通してコンタクトプラグ７６を形成している。このコンタクトプラグ７３がリード線２５ｒとなる。コンタクトプラグ７６はＣｕ配線８３に電気的に接続される。そして、コンタクトプラグ７３はコンタクトプラグ７２に電気的に接続され、コンタクトプラグ７６はＣｕ配線８３の一部と電気的に接続される。

デジット線２５ｄ、コンタクトプラグ７３（リード線２５ｒ）及びＣｕ配線８３を含む層間絶縁膜２４上に窒化膜からなる層間絶縁膜２６及び酸化膜からなる層間絶縁膜２７が積層され、平面視してリード線２５ｒ（コンタクトプラグ７３）上に下敷き絶縁膜２６及び層間絶縁膜２７を貫通してビアホール９が設けられる。層間絶縁膜２７上及びビアホール９内に金属膜ストラップＥＢ１が選択的に形成されることにより、金属膜ストラップＥＢ１はビアホール９を介してリード線２５ｒ（コンタクトプラグ７２）と電気的に接続される。なお、金属膜ストラップＥＢ１は、ＭＴＪ素子ＭＤ１の下部電極または引き出し配線と呼ぶ場合もある。

金属膜ストラップＥＢ１上において、平面視してデジット線２５ｄの形成領域の一部に該当する領域にＭＴＪ素子ＭＤ１及び（ＣＡＰ層ＣＰ１，ハードマスクＨＭ１（共に図示せず）が選択的に形成される。

そして、ＭＴＪ素子ＭＤ１の全面及び金属膜ストラップＥＢ１の上面上にＬＴ（Low Temperature）−ＳｉＮより形成されるＭＴＪ上絶縁膜４０が形成される。さらに、金属膜ストラップＥＢ１の側面を含む全面を覆って、例えば、３００℃以下の低温HDP-CVD（High Density Plasma Chemical Vapor Deposition）法を用いて、ＳｉＯ₂などからなる層間絶縁膜３５が形成される。

層間絶縁膜３５の上層部にビット線となる上部Ｃｕ配線３７が選択的に形成され、平面視してＭＴＪ素子ＭＤ１が形成される領域の一部において、ＭＴＪ上絶縁膜４０、層間絶縁膜３５を貫通してビアホール４９が形成され、このビアホール４９にも上部Ｃｕ配線３７が埋め込まれることにより、上部Ｃｕ配線３７とＭＴＪ素子ＭＤ１とが電気的に接続される。一方、同図(b) で示す周辺回路部においても、上部Ｃｕ配線３７は形成され、その一部がコンタクトプラグ７７を介してＣｕ配線８３の一部と電気的に接続される。

そして、上部Ｃｕ配線３７を含む層間絶縁膜３５上の全面に、例えば、３００℃以下の低温HDP-CVD法を用いて、ＳｉＯ₂などからなる層間絶縁膜６７が形成され、層間絶縁膜６７上に層間絶縁膜６８が形成され、さらに、層間絶縁膜６８上にパッシベーション膜３９が形成される。一方、同図(b) に示す周辺回路部において、層間絶縁膜６７及び６８並びにパッシベーション膜３９が選択的に貫通され、貫通した領域における上部Ｃｕ配線３７上にＡｌ配線３８が設けられる。

（第１の製造方法）
図４〜図１９は図１〜図３で示した実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。以下、これらの図を参照して、メモリセル部を中心にＭＲＡＭの製造処理内容を説明する。

まず、既存の方法を用いて図４で示した構造を得る。すなわち、デジット線２５ｄ及びリード線２５ｒを含む層間絶縁膜２４上の全面に窒化膜よりなる６０ｎｍ程度の膜厚の下敷き絶縁膜２６を形成する。そして、下敷き絶縁膜２６上に酸化膜よりなる層間絶縁膜２７を形成する。

その後、図４に示すように、写真製版技術を用いて、平面視してリード線２５ｒ上の下敷き絶縁膜２６及び層間絶縁膜２７を貫通させて貫通孔５２を設け、貫通孔５２内を含む全面にバリアメタル層２８を堆積し、さらに、バリアメタル層２８上にＣＶＤ法を用いてタングステン（Ｗ）よりなるビア埋込金属層２９を堆積する。そして、ビア埋込金属層２９及びバリアメタル層２８に対しＣＭＰ処理を施し、ビア埋込金属層２９及びバリアメタル層２８をＣＭＰ処理ラインＨＬ１まで除去する。

その結果、図５に示すように、貫通孔５２内にバリアメタル層２８及びビア埋込金属層２９よりなるビアホール９（ローカルビアＬＶ）を得ることができる。そして、全面に金属膜ストラップＥＢ１用の下部電極層３０を形成する。この下部導電層３０はビアホール９を介してリード線２５ｒと電気的に接続される。

次に、図６に示すように、下部導電層３０上に、ＭＴＪ用膜３１、第１上部金属層３２（第１の導電層）及び第２上部金属層３３（第２の導電層）を順次堆積する。

ＭＴＪ用膜３１は図１に示した下部磁性膜６、トンネル絶縁膜７及び上部磁性膜８（図６では図示せず）の順で積層される積層構造を呈しており、下部磁性膜６及び上部磁性膜８は構成材料として非晶質のＣｏＦｅＢを含んでいる。ここで磁性膜の構成材料としては、Ｃｏ、Ｆｅ、Ｎｉから少なくとも二つの金属を含む化合物に、Ｂが添加された、Ｂを含む非晶質の磁性膜が適用できる。トンネル絶縁膜７は構成材料として非晶質のＡｌＯ_xを含んでいる。また、トンネル絶縁膜７の構成材料としては、結晶質の酸化マグネシウム（ＭｇＯ）も考えられるが、磁性膜の非晶質性を保持するためには、トンネル絶縁膜も非晶質であることが望ましい。

加えて、第１上部金属層３２は結晶質のＲｕ単体構造で５〜１０ｎｍの膜厚で形成され、第２上部金属層３３は結晶質のタンタル（Ｔａ）単体構造で４０〜８０ｎｍの膜厚で形成される。したがって、第２上部金属層３３の方が第１上部金属層３２より厚い膜厚で形成される。なお、第２上部金属層３３の構成材料となるＴａは単体であれば非晶質であっても良い。

さらに、図６に示すように、第２上部金属層３３上にレジストを堆積し、写真製版技術を用いてレジストをパターニングしてレジストパターン３４を得る。レジストパターン３４によりＭＴＪ素子ＭＤ１、ＣＡＰ層ＣＰ１及びハードマスクＨＭ１のＭＴＪメモリセルパターンが規定される。

次に、図７に示すように、レジストパターン３４をマスクとして第２上部金属層３３をエッチング処理により加工してハードマスクＨＭ１を得る。

この際、ＭＴＪ用膜３１上には全面に結晶質の単体Ｒｕからなる第１上部金属層３２が形成されているため、ＭＴＪ用膜３１の表面（フリー層表面）がエッチングガス雰囲気に晒させることはない。加えて、ＭＴＪ用膜３１上には第１上部金属層３２が形成されているため、ＭＴＪ用膜３１のフリー層となる領域に与えるエッチングダメージを大幅に緩和することができる。

したがって、領域Ｒ１１，Ｒ１２等において、ＭＴＪ用膜３１内におけるフリー層となる領域にエッチングダメージが加わったり、デポ物等付着することはない。

加えて、第２上部金属層３３の構成材料であるＴａと第１上部金属層３２の構成材料であるＲｕとの間に高選択比を有する材料をエッチング材料として選択することができるため、ハードマスクＨＭ１形成時にＣＡＰ層ＣＰ１となる第１上部金属層３２を確実に残すことができる。なお、図７では、第１上部金属層３２上にＴａ等のデポ物等堆積膜５５が形成されている状態を模式的に示している。

そして、図８に示すように、アッシング処理によりレジストパターン３４を除去する。ＭＴＪ用膜３１上には全面に結晶質の単体Ｒｕからなる第１上部金属層３２が形成されているため、領域Ｒ１３，Ｒ１４等において、ＭＴＪ用膜３１内におけるフリー層となる領域表面が酸化されたり、エッチングダメージが加わったりすることはない。

そして、図９に示すように、ハードマスクＨＭ１をマスクとして第１上部金属層３２及びＭＴＪ用膜３１を加工してＣＡＰ層ＣＰ１及びＭＴＪ素子ＭＤ１を得る。

図１０に示すように、１単位のＭＴＪ素子ＭＤ１（ＣＡＰ層ＣＰ１，ハードマスクＨＭ１含む）は平面視してデジット線２５ｄの上方に設けられる。

その後、図１１に示すように、全面にシリコン窒化膜よりなるＭＴＪ上絶縁膜４０を形成する。この際、ＭＴＪ素子ＭＤ１内の下部磁性膜６及び上部磁性膜８を構成する磁性体材料（ＣｏＦｅＢ）の電気磁気特性に影響を及ぼさない温度（たとえば約３００℃以下の温度）でＭＴＪ上絶縁膜４０を成膜する。このＭＴＪ上絶縁膜４０はＭＴＪ素子ＭＤ１の表面及び側面上に直接形成される。

そして、写真製版技術を用いて、ＭＴＪ上絶縁膜４０及び下部導電層３０を選択的にパターニングする。その結果、１単位のＭＴＪ素子ＭＤ１毎に独立した金属膜ストラップＥＢ１が形成される。

このように、ＭＴＪ上絶縁膜４０及び下部電極層３０を同時にパターニングするため、下部電極層３０のパターニング時にＭＴＪ素子ＭＤ１の表面及び側面はＭＴＪ上絶縁膜４０によって保護される。このため、下部電極層３０の残渣がＭＴＪ素子ＭＤ１の側面に付着する等に起因するＭＴＪ素子ＭＤ１のリーク電流発生を効果的に抑制することができる。

次に、図１２に示すように、例えば、磁性体材料（ＣｏＦｅＢ）の電気磁気特性に影響を及ぼさないために、３００℃以下の低温HDP-CVD法を用いて、ＳｉＯ₂からなる層間絶縁膜３５を全面に形成する。以降成膜される膜も特に明記しない限り同様に３００℃以下の低温で成膜される。その後、層間絶縁膜３５に対しＣＭＰ処理を施すことにより、層間絶縁膜３５を平坦化する。続いて、写真製版技術を用いたエッチング処理等を用いて、ハードマスクＨＭ１の上方において層間絶縁膜３５及びＭＴＪ上絶縁膜４０を貫通するビアホール４９を設けるとともに、層間絶縁膜３５内に銅配線埋め込み領域を選択的に形成する。

ビアホール４９をエッチング処理により形成する場合、ＣＡＰ層ＣＰ１はエッチングストッパーして機能する。すなわち、オーバーエッチングによりハードマスクＨＭ１が貫通してしまうことになっても、下層のＣＡＰ層ＣＰ１によりエッチングによる浸食を確実に抑えることができる。

その後、バリアメタル層（図示せず）を堆積し、Ｃｕをメッキ法により堆積し、ＣＭＰ処理を施すことにより、図１３に示すように、ビアホール４９内と共に層間絶縁膜３５内に上部Ｃｕ配線３７（ビット線）を埋め込んで形成する。その結果、上部Ｃｕ配線３７はビアホール４９を介してＭＴＪ素子ＭＤ１のハードマスクＨＭ１と電気的に接続される。このように、第５層メタル配線である上部Ｃｕ配線３７が形成される。したがって、ビアホール４９内に形成される上部Ｃｕ配線３７（バリアメタル層を含む）がハードマスクＨＭ１の表面上に形成される電気的接続部となる。また、層間絶縁膜３５及びビアホール４９内の上部Ｃｕ配線３７がＭＴＪ素子ＭＤ１と電気的に接続される上部配線部となる。

このようにビアホール４９を介して層間絶縁膜３５内に埋め込んで形成される上部Ｃｕ配線３７とハードマスクＨＭ１との良好な電気的接続を図ることができる。

図１４は、上部Ｃｕ配線３７形成後の構造を、図２のＢ−Ｂ断面に沿って示した断面図である。同図に示すように、上部Ｃｕ配線３７は層間絶縁膜３５の上層部内に選択的に埋め込んで形成されている。

最後に、全面に層間絶縁膜（図示せず）を形成することにより、図１〜図３で示したハードマスクＨＭ１、ＣＡＰ層ＣＰ１、ＭＴＪ素子ＭＤ１及び金属膜ストラップＥＢ１をメモリセルとする実施の形態１のＭＲＡＭが完成する。

図１５はビアホール４９の形成時に、オーバーエッチングによりＭＴＪ上絶縁膜４０に加え、ハードマスクＨＭ１をも貫通した場合の構造を示している。この場合でも、ＣＡＰ層ＣＰ１がエッチングストッパーとして働くでため、エッチングによる浸食はＣＡＰ層ＣＰ１で確実に留まる。このように、ＣＡＰ層ＣＰ１はビアホール４９形成時のエッチングストッパーして機能するため、ビアホール４９及び上部Ｃｕ配線３７の形成時におけるエッチングマージンの向上を図ることができる。また、ＣＡＰ層ＣＰ１の存在により、ビアホール４９の形成時におけるＭＴＪ素子ＭＤ１に与えるエッチングダメージの低減を図ることができる。

なお、図１５において、ビアホール４９内を含む上部Ｃｕ配線３７下にバリアメタル層５３が形成されている状況を示している。

（第２の製造方法）
図１６〜図２０は実施の形態１のＭＡＲＡＭの第２の製造方法を示す断面図である。なお、図１６〜図２０において、(a) はメモリセル部の構造を示し、(b) は周辺回路部の構造を示している。以下、これらの図を参照して第２の製造方法を説明する。

まず、図４〜図１１で示す第１の製造方法と同じ工程を経る。そして、図１６に示すように、ＳｉＯ₂からなる層間絶縁膜３５を全面に形成する。なお、周辺回路部においては、層間絶縁膜２７上には何も形成されていないため、層間絶縁膜２７上の全面に層間絶縁膜３５が形成される。

その後、図１６に示すように、層間絶縁膜３５に対しＣＭＰ処理を施すことにより、層間絶縁膜３５を平坦化する。続いて、ハードマスクＨＭ１の上方において、写真製版技術を用いたエッチング処理等を施して、層間絶縁膜３５及びＭＴＪ上絶縁膜４０を貫通するビアホール４９を選択的に形成する。

ビアホール４９をエッチング処理により形成する場合、第１の製造方法と同様、ＣＡＰ層ＣＰ１はエッチングストッパーして機能する。一方、周辺回路部においてはビアホール４９は形成しない。

次に、図１７に示すように、ビアホール４９内を含む全面にバリアメタル層（図示せず）を堆積し、さらにＣｕをメッキ法により堆積した後、ＣＭＰ処理を施し、層間絶縁膜３５上のＣｕを全て除去することにより、ビアホール４９内に埋め込まれた第１Ｃｕ配線３７ａを得る。したがって、ビアホール４９内に形成される第１Ｃｕ配線３７ａ（バリアメタル層を含む）がハードマスクＨＭ１の表面上に形成される電気的接続部となる。

その後、図１８に示すように、シリコン窒化膜からなる下敷き絶縁膜４６を全面に堆積後、さらに下敷き絶縁膜４６上に酸化膜よりなる層間絶縁膜４７を堆積する。そして、周辺回路部において、写真製版技術を用いたエッチング処理等を施して、層間絶縁膜４７、下敷き絶縁膜４６及び層間絶縁膜３５を貫通するビアホール４８を形成する。

さらに、図１９に示すように、写真製版技術を用いたエッチング処理により、下敷き絶縁膜４６及び層間絶縁膜４７を選択的に除去し、メモリセル部及び周辺回路部それぞれにおいてＣｕ配線埋め込み領域を形成する。

その後、バリアメタル層（図示せず）を堆積し、Ｃｕをメッキ法により堆積し、ＣＭＰ処理を施すことにより、図２０に示すように、メモリセル部において、第１Ｃｕ配線３７ａ上を含む層間絶縁膜３５内に第２Ｃｕ配線３７ｂを埋め込んで形成することによりビット線を得る。第１Ｃｕ配線３７ａ及び第２Ｃｕ配線３７ｂとがＭＴＪ素子ＭＤ１と電気的に接続される上部配線部となる。一方、周辺回路部において、ビアホール４８内を含む層間絶縁膜３５上に上部Ｃｕ配線３７を埋め込んで形成する。

その結果、第２Ｃｕ配線３７ｂはビアホール４９（内の第１Ｃｕ配線３７ａ）を介してＭＴＪ素子ＭＤ１のハードマスクＨＭ１と電気的に接続される。このように、第５層メタル配線である上部Ｃｕ配線３７（３７ｂ）が形成される。

最後に、全面に層間絶縁膜（図示せず）を形成することにより、図１〜図３で示したハードマスクＨＭ１、ＣＡＰ層ＣＰ１、ＭＴＪ素子ＭＤ１及び金属膜ストラップＥＢ１をメモリセルとする実施の形態１のＭＲＡＭが完成する。

図２１はビアホール４９の形成時に、オーバーエッチングによりＭＴＪ上絶縁膜４０に加え、ハードマスクＨＭ１をも貫通した場合の構造を示している。この場合でも、ＣＡＰ層ＣＰ１まで浸食されることはない。このように、ＣＡＰ層ＣＰ１はビアホール４９形成時のエッチングストッパーして機能するため、ビアホール４９及び上部Ｃｕ配線３７の形成時におけるエッチングマージンの向上を図ることができる。また、ＣＡＰ層ＣＰ１の存在により、ビアホール４９の形成時におけるＭＴＪ素子ＭＤ１に与えるエッチングダメージの低減を図ることができる。

なお、図２１において、第２Ｃｕ配線３７ｂ下にバリアメタル層５４が形成されている状況を示している。

（効果）
図２２は図８で示したレジストアッシング処理時におけるＣＡＰ層ＣＰ１の材料依存性及びプロセス依存性を示すグラフである。横軸にアッシング条件、縦軸に書込み電流Ｉswのバラツキ（a.u.（arbitrary unit(任意単位)）を示している。なお、図２２で示すグラフではＣＡＰ層ＣＰ１の膜厚は５ｎｍの場合を示している。

同図において、測定点Ｐ１は酸素ガス(Ｏ₂)を用いたアッシング条件で、ＭＴＪ素子の上層をタンタル材料のマスク層のみ用いた場合を示している。また、測定点Ｐ２は酸素ガス(Ｏ₂)を用いず、アンモニアガスを用いたアッシング条件で、ＭＴＪ素子の上層をタンタル材料のマスク層のみ用いた場合を示している。さらに、測定点Ｐ３はアンモニアガスを用いたアッシング条件で、ＭＴＪ素子ＭＤ１の上層を結晶質のＲｕ単体を構成材料としたＣＡＰ層ＣＰ１と結晶質のＴａ単体を構成材料としたハードマスクＨＭ１との積層構造を用いた場合を示している。すなわち、測定点Ｐ３は実施の形態１の製造方法で製造した場合を示している。

同図に示す測定点Ｐ１及びＰ３の比較から明らかなように、ＭＴＪ素子ＭＤ１上にＲｕからなるＣＡＰ層ＣＰ１及びＴａからなるハードマスクＨＭ１との積層構造を構成し、レジストエッチング処理を酸素ガスを用いず、アンモニアガスを用いて行うことにより、測定点Ｐ１に比べ、２割程度、書込み電流Ｉswのバラツキを低減することができる効果を奏する。なお、アンモニアガスに替えて、水素ガス、あるいは水素と窒素との合成ガスを用いたアッシング条件でも同様な効果が期待できる。すなわち、酸素ガスを用いないアッシング（Ｏ₂レスアッシング）であれば、酸化を促進しない等の原因により、上記効果が期待できる。

図２３はＣＡＰ層ＣＰ１の膜厚依存性を示すグラフである。横軸にＣＡＰ層ＣＰ１の膜厚、縦軸に書込み電流Ｉswのバラツキ（a.u.）を示している。なお、図２３で示すグラフでは、ＭＴＪ素子ＭＤ１の上層を結晶質のＲｕ単体を構成材料としたＣＡＰ層ＣＰ１と結晶質のＴａ単体を構成材料とした積層構造とし、ハードマスクＨＭ１形成時のレジスト除去処理をＯ₂レスアッシングを用いた場合を示している。

同図に示す測定点Ｐ１１〜Ｐ１４から明らかなように、ＲｕからなるＣＡＰ層ＣＰ１の膜厚を５ｎｍ以上にすることにより、書込み電流Ｉswのバラツキを２割弱程度低減させることができる。書込み電流Ｉswのバラツキを抑制する理由として、ハードマスクＨＭ１形成時のダメージを十分吸収できるＣＡＰ層ＣＰ１（第１上部金属層３２）の膜厚として５ｎｍ以上必要であると考えられる。

図２４はＭＴＪ素子ＭＤ１の上部磁性膜８がＣｏＦｅＢの場合のＣＡＰ層ＣＰ１の材料依存性を示すグラフである。横軸に磁場アニール温度、縦軸にＭＴＪ素子ＭＤ１の保磁力Ｈｃ（a.u.）を示している。なお、磁場アニールとは、磁場をかけながらアニール処理を行うことを意味する。上述した第１及び第２の製造方法では磁場アニールについて明記していないが、ＭＲＡＭ製造工程において、ＭＴＪ用膜３１の形成後に磁場アニールが所定回数行われる。また、磁場アニールと共に他のプロセスにおいても磁場アニール温度以下の温度で行われる。

同図において、測定点Ｐ２１〜Ｐ２３はＣＡＰ層ＣＰ１として結晶質のＲｕ単層を形成した場合（本実施の形態に類似）を示しており、測定点Ｐ３１〜Ｐ３４はＭＴＪ素子ＭＤ１の上層にはＴａ単層の場合を示している。

同図の測定点Ｐ２１〜Ｐ２３に示すようように、ＭＴＪ素子ＭＤ１上にＲｕからなるＣＡＰ層ＣＰ１を用いた場合、アニール温度が３００℃を超えてもＣｏＦｅＢの保磁力Ｈｃはほとんど変動しない。一方、ＭＴＪ素子の上層にＴａ単層を用いた場合、アニール温度が３００℃を超えるとＣｏＦｅＢの保磁力Ｈｃは大きく変動していまう。したがって、保磁力Ｈｃを精度良く設定することが非常に困難となる。

このように、ＭＴＪ素子ＭＤ１上に直接形成されるＣＡＰ層ＣＰ１としてＴａでなくＲｕを用いることにより、ＣｏＦｅＢの結晶化抑制効果を有効に発揮させることができるため、３５０℃程度のアニール温度を用いてもＭＴＪ素子ＭＤ１の保磁力Ｈｃが悪化することはない。

さらに、ＣＡＰ層ＣＰ１の構成材料であるＲｕは、ＭＴＪ素子ＭＤ１のフリー層である上部磁性膜８の構成材料であるＣｏＦｅＢからのＢの拡散を抑制できるという性質を有している。したがって、ＭＴＪ素子ＭＤ１のフリー層のデッドレイヤ（磁性を失った領域）を低減させることができる。これは、磁性膜の構成材料からＢが欠損すると、磁性膜の結晶化が進むためである。従って、ＭＴＪ素子ＭＤ１上にＣＡＰ層ＣＰ１としてＲｕが磁性膜と直接接するように形成することが好ましい。また、磁性膜の非晶質性を保持するためには、トンネル絶縁膜も非晶質である酸化アルミニウムを用いることが好ましい。

このように、実施の形態１のＭＲＡＭは、ＭＴＪ素子ＭＤ１上に形成されるＣＡＰ層ＣＰ１の構成材料を結晶質のＲｕ単体構造とし、ハードマスクＨＭ１の構成材料をＴａ単体構造としている。ここで、Ｒｕが非晶質の場合には、磁性膜からのＢの拡散抑制効果が低下すると考えられるため、ＣＡＰ層ＣＰ１の構成材料を結晶質のＲｕ単体構造としている。

その結果、書込み電流Ｉswのバラツキの抑制、保磁力Ｈｃを精度良く設定することにより、動作特性の良いＭＴＪ素子を有する半導体装置を得ることができる効果を奏する。

（ＣＡＰ層ＣＰ１及びハードマスクＨＭ１それぞれの膜厚）
結晶質のＲｕ単体を構成材料とするＣＡＰ層ＣＰ１は５〜１０ｎｍの膜厚が望ましいと考えられる。ＣＡＰ層ＣＰ１の膜厚を５ｎｍ以上にするのは図２３で示したように書込み電流Ｉswをバラツキの低減化を効果的に図るためである。

一方、ＣＡＰ層ＣＰ１の膜厚を１０ｎｍ以下にするのは、ハードマスクＨＭ１をマスクとして第１上部金属層３２及びＭＴＪ用膜３１をパターニングしてＣＡＰ層ＣＰ１及びＭＴＪ素子ＭＤ１を形成することから、パターニング時におけるＭＴＪ素子ＭＤ１の形状バラツキを抑える膜厚にする必要があるからである。

また、結晶質のＴａ単体を構成材料とするハードマスクＨＭ１は４０〜８０ｎｍの膜厚が望ましいと考えられる。ハードマスクＨＭ１の膜厚を４０ｎｍ以上に設定するのは、ハードマスクとしての十分な耐性を確保する必要があるからである。

一方、ハードマスクＨＭ１の膜厚を８０ｎｍ以下にするのは、レジストパターン３４をマスクとしてハードマスクＨＭ１をパターニングする際、ハードマスクＨＭ１の形状バラツキを抑える膜厚にする必要があるからである。

上記考察から、ＭＴＪ素子ＭＤ１の形状バラツキを考慮して、ＭＴＪ素子の動作特性の向上を図る場合、ハードマスクＨＭ１の膜厚をＣＡＰ層ＣＰ１の膜厚より厚く形成することが望ましいことがわかる。

＜実施の形態２＞
図２５は実施の形態２のＭＲＡＭのメモリ素子構成に対応する平面図である。同図に示すように、金属膜ストラップＥＢ１はビアホール９を介して下方のリード線２５ｒと電気的に接続される。一方、ＭＴＪ素子ＭＤ１（ＣＡＰ層ＣＰ１，ハードマスクＨＭ１含む）はデジット線２５ｄの上方に形成され、上部Ｃｕ配線３７（形成幅Ｗ３７）と直接接続される。

（製造方法）
図２６〜図２８は実施の形態２のＭＡＲＡＭの製造方法を示す断面図である。なお、図２６〜図２８において、(a) はメモリセル部の構造を示し、(b) は周辺回路部の構造を示している。また、(a) は図２５のＣ−Ｃ断面に相当する。以下、これらの図を参照して製造方法を説明する。

まず、図４〜図１１で示す実施の形態１の第１の製造方法と同じ工程を経る。ただし、図２６に示すように、ハードマスクＨＭ１の膜厚は実施の形態１の構造の場合よりさらに厚く形成する方が望ましい。

そして、図２６に示すように、ＳｉＯ₂からなる層間絶縁膜３５を全面に形成する。なお、周辺回路部においては、層間絶縁膜２７上には何も形成されていないため、層間絶縁膜２７上の全面に層間絶縁膜３５が形成される。

その後、図２６に示すように、周辺回路部において、写真製版技術を用いたエッチング処理により、層間絶縁膜３５を貫通してビアホール５０を形成する。

次に、図２７に示すように、層間絶縁膜３５に対し、写真製版技術を用いたエッチング処理すことにより、層間絶縁膜３５及びＭＴＪ上絶縁膜４０の一部を選択的に除去することにより、ハードマスクＨＭ１の表面を露出させて上部Ｃｕ配線の埋め込み領域となる配線溝を層間絶縁膜３５内に形成する。

次に、図２８に示すように、ビアホール５０内を含む全面にバリアメタル層（図示せず）を堆積し、さらにＣｕをメッキ法により堆積した後、ＣＭＰ処理を施す。その結果、メモリセル部において、ハードマスクＨＭ１と直接接続される上部Ｃｕ配線３７ｓを得る。すなわち、上部Ｃｕ配線３７ｓ自体（バリアメタル層を含む）がハードマスクＨＭ１の表面上に形成される電気的接続部を兼ねて、ＭＴＪ素子ＭＤ１と電気的に接続される上部配線部として機能する。

その結果、メモリセル部において、別途ビアホールを設けることなく、上部Ｃｕ配線３７ｓによって、ＭＴＪ素子ＭＤ１のハードマスクＨＭ１と直接電気的に接続することができる。

一方、周辺回路部において、ビアホール５０に埋め込まれるとともに層間絶縁膜３５内に形成される上部Ｃｕ配線３７ｓを得る。

最後に、全面に層間絶縁膜（図示せず）を形成することにより、ハードマスクＨＭ１、ＣＡＰ層ＣＰ１、ＭＴＪ素子ＭＤ１及び金属膜ストラップＥＢ１をメモリセルとする実施の形態２のＭＲＡＭが完成する。

＜その他＞
（ＭＴＪ素子ＭＤ１の種別）
ＭＴＪ素子ＭＤ１として、外部より受ける磁場によってその抵抗値が変化する特性を有するＭＴＪ素子（第１種のＭＴＪ素子）が通常考えられる。しかし、ＳＴＴ（Spin Torque Transfer）−ＲＡＭと呼ばれるＭＴＪ素子（第２種のＭＴＪ素子）は自身を流れる電流によってその抵抗値が変化する性質を有する。このようなＳＴＴ−ＲＡＭと呼ばれるＭＴＪ素子をＭＴＪ素子ＭＤ１として用いることもできる。

実施の形態１及び実施の形態２で述べた効果は、ＭＴＪ素子ＭＤ１として上記第１種のＭＴＪ素子を用いる場合においても、上記第２種のＭＴＪ素子を用いる場合においても同様に発揮される。

この発明の実施の形態１であるのＭＲＡＭにおける１単位のメモリ素子構成を示す断面図である。 図１で示した実施の形態１のＭＲＡＭのメモリ素子構成に対応する平面図である。 実施の形態１のＭＲＡＭのメモリセル部及び周辺回路部の詳細構造を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１のＭＲＡＭの第１の製造方法を示す断面図である。 実施の形態１の第１の製造方法におけるＣＡＰ層のエッチングストパー効果を示す断面図である。 実施の形態１のＭＡＲＡＭの第２の製造方法を示す断面図である。 実施の形態１のＭＡＲＡＭの第２の製造方法を示す断面図である。 実施の形態１のＭＡＲＡＭの第２の製造方法を示す断面図である。 実施の形態１のＭＡＲＡＭの第２の製造方法を示す断面図である。 実施の形態１のＭＡＲＡＭの第２の製造方法を示す断面図である。 実施の形態１の第２の製造方法におけるＣＡＰ層のエッチングストパー効果を示す断面図である。 図８で示したレジストアッシング処理時におけるＣＡＰ層の材料依存性及びプロセス依存性を示すグラフである。 実施の形態１のＣＡＰ層の膜厚依存性を示すグラフである。 ＭＴＪ素子の上部磁性膜がＣｏＦｅＢの場合のＣＡＰ層の材料依存性示すグラフである。 実施の形態２のＭＲＡＭのメモリ素子構成に対応する平面図である。 実施の形態２のＭＡＲＡＭの製造方法を示す断面図である。 実施の形態２のＭＡＲＡＭの製造方法を示す断面図である。 実施の形態２のＭＡＲＡＭの製造方法を示す断面図である。 従来のＭＲＡＭのメモリ素子の概略構造を示す断面図である。 従来のＭＲＡＭ構成の概略を示す説明図である。 従来のＭＴＪ素子と上下配線との接続関係の詳細を示す断面図である。 従来のＭＲＡＭの製造工程の一部を示す断面図である。 従来のＭＲＡＭの製造工程の一部を示す断面図である。 従来のＭＲＡＭの製造工程の一部を示す断面図である。 従来のＭＲＡＭの製造工程の一部を示す断面図である。

符号の説明

６ 下部磁性膜、７ トンネル絶縁膜、８ 上部磁性膜、３０ 下部導電層、３１ ＭＴＪ用膜、３２ 第１上部金属層、３３ 第２上部金属層、３４ レジストパターン、３７，３７ｓ 上部Ｃｕ配線、３７ａ 第１Ｃｕ配線、３７ｂ 第１Ｃｕ配線、４９ ビアホール、ＣＰ１ ＣＡＰ層、ＥＢ１ 金属膜ストラップ、ＨＭ１ ハードマスク、ＭＤ１ ＭＴＪ素子。

Claims (10)

1. 半導体基板の上方に形成された下部電極と、
   前記下部電極上に形成され、第１の磁性膜、絶縁膜及び第２の磁性膜の順に積層される積層構造を含むＭＴＪ素子と、
   前記ＭＴＪ素子上に形成された第１の保護膜と、
   前記第１の保護膜上に形成された第２の保護膜とを備え、
   前記ＭＴＪ素子の前記積層構造において、前記第２の磁性膜は構成材料としてボロンを含み、前記絶縁膜は非晶質の構成材料を含み、
   前記第１の保護膜は構成材料として結晶質のルテニウム単体構造を含み、
   前記第２の保護膜は構成材料としてタンタル単体構造を含み、
   前記第２の保護膜は前記第１の保護膜より膜厚が厚く形成される、
   半導体装置。
2. 請求項１記載の半導体装置であって、
   前記第２の保護膜の上方に形成され、前記第２の保護膜と電気的に接続される上部配線部をさらに備え、前記上部配線部は前記第２の保護膜の表面上に形成される電気的接続部を含む、
   半導体装置。
3. 請求項１あるいは請求項２記載の半導体装置であって、
   前記ＭＴＪ素子は外部より受ける磁場によってその抵抗値が変化する第１種のＭＴＪ素子を含む、
   半導体装置。
4. 請求項１あるいは請求項２記載の半導体装置であって、
   前記ＭＴＪ素子は自身を流れる電流によってその抵抗値が変化する第２種のＭＴＪ素子を含む、
   半導体装置。
5. 請求項１ないし請求項４記載のうち、いずれか１項に記載の半導体装置であって、
   前記第１の保護膜は、前記第２の磁性膜に接するように前記第２の磁性膜上に形成される、
   半導体装置。
6. (a) 半導体基板の上方に下部電極用の下部導電層を形成するステップと、
   (b) 前記下部導電層上に第１の磁性膜、絶縁膜及び第２の磁性膜の順に積層されるＭＴＪ素子用の積層構造を形成するステップとを備え、前記第２の磁性膜は構成材料としてボロンを含み、前記絶縁膜は非晶質の構成材料を含み、
   (c) 前記積層構造上に第１の保護膜用の第１の導電層を形成するステップをさらに備え、前記第１の導電層は構成材料として結晶質のルテニウム単体構造を含み
   (d) 前記第１の導電層上に第２の保護膜用の第２の導電層を形成するステップをさらに備え、前記第２の導電層は構成材料としてタンタル単体構造を含み、
   (e) 前記第２の導電層をパターニングして前記第２の保護膜を得るステップと、
   (f) 前記第２の保護膜をマスクとして、前記第１の導電層及び前記積層構造をパターニングして前記第１の保護膜及び前記ＭＴＪ素子を得るステップとをさらに備える、
   半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法であって、
   前記ステップ(e) は、
   (e-1) 前記第２の導電層上に選択的にレジストパターンを形成するステップと、
   (e-2) 前記レジストパターンをマスクとして前記第２の導電層をパターニングするステップと、
   (e-3) 前記ステップ(e-2)の実行後に、酸素ガスを含まないアッシング条件下のアッシング処理により前記レジストパターンを除去するステップとを含む、
   半導体装置の製造方法。
8. 請求項６あるいは請求項７記載の半導体装置の製造方法であって、
   (g) 少なくとも前記ＭＴＪ素子並びに第１及び第２の保護膜を覆って絶縁膜を形成するステップと、
   (h) 前記絶縁膜の表面から選択的に除去し、少なくとも前記第２の保護膜の表面の一部を露出させるステップと、
   (i) 前記第２の保護膜上に上部配線部を形成するステップとを備え、前記上部配線部は前記第２の保護膜の表面上に形成される電気的接続部を含む、
   半導体装置の製造方法。
9. 請求項６ないし請求項８のうち、いずれか１項に記載の半導体装置の製造方法であって、
   前記第２の保護膜は前記第１の保護膜より膜厚が厚い、
   半導体装置の製造方法。
10. 請求項６ないし請求項９のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ステップ(c) は、
    前記第１の導電層を、前記第２の磁性膜に接するように前記第２の磁性膜上に形成するステップを含む、
    半導体装置の製造方法。

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