JP2013110275A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】エッチングに対して耐性を持つ保護膜が設けられた記憶素子を有する半導体記憶装置を提供する。
【解決手段】実施形態にかかる半導体記憶装置は、半導体基板の上面に形成された複数の記憶素子と、隣り合う各記憶素子の間に埋め込まれた層間絶縁膜と、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、各記憶素子の側面において膜厚が１０ｎｍ以下である保護膜と、層間絶縁膜中に形成されたコンタクトとを有し、保護膜は、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

近年、ＴＭＲ（Tunneling Magnetoresistive）効果、もしくは、ＧＭＲ（Giant Magnetoresistive）効果を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）を実現すべく、様々な技術が提案されている。

ＭＲＡＭは、不揮発性半導体記憶装置の１つであり、磁性トンネル接合（Magnetic Tunnel Junction：以下、ＭＴＪと略す）素子を有している。詳細には、このＭＴＪ素子の構造は、基本的には、磁化方向を変えることでデータを記憶させるための磁化膜からなる記憶層、一方向に磁化を固定して用いるための磁化膜からなる参照層、及び、これらの層の間に形成された絶縁膜からなるトンネル接合層(非磁性層)の３層からなる積層構造をもつ。記憶層／トンネル接合層／参照層からなるＭＴＪ素子に電流を流すと、ＴＭＲ効果により、参照層の磁化方向に対して、記憶層の磁化方向が変化することによりＭＴＪ素子の抵抗値が変化し、具体的には、記憶層と参照層との磁化方向が平行のときには極小値を、反平行のときには極大値をとる。このような状態を“１”、“０”情報として記憶するのである。

上記のようなＭＲＡＭにおいて、実用化に向けて数々の技術が提案されている。スピン偏極電流による磁化方向の反転が理論的にも実験的にも確認されたことから、これらの技術の１つとして、スピン偏極電流を利用したＭＲＡＭが提案されている。この提案によれば、磁性層にスピン偏極電流を流すだけで磁性層の磁化反転を実現でき、さらに、磁性層の体積が小さければ、磁性層の反転のために注入されるスピン偏極電子も少なくて済むため、微細化及び低電流化を両立できると期待されている。

特開２００８−１４１２１０号公報

本発明は、エッチングに対して耐性を持つ保護膜が設けられた記憶素子を有する半導体記憶装置を提供するものである。

本発明の実施形態によれば、半導体記憶装置は、半導体基板の上面に形成された複数の記憶素子と、隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、前記各記憶素子の前記側面において膜厚が１０ｎｍ以下である保護膜と、前記層間絶縁膜中に形成されたコンタクトとを備え、前記保護膜は、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、前記第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する。

第１の実施形態にかかる半導体記憶装置の断面図である。 第１の実施形態にかかる半導体記憶装置の製造方法を説明する断面図（その１）である。 第１の実施形態にかかる半導体記憶装置の製造方法を説明する断面図（その２）である。 第１の実施形態にかかる半導体記憶装置の製造方法を説明する断面図（その３）である。 第１の実施形態にかかる半導体記憶装置の製造方法を説明する断面図（その４）である。 第２の実施形態にかかる半導体記憶装置の断面図である。 第２の実施形態にかかる半導体記憶装置の製造方法を説明する断面図（その１）である。 第２の実施形態にかかる半導体記憶装置の製造方法を説明する断面図（その２）である。

以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。

（第１の実施形態）
図１を用いて本実施形態のＭＲＡＭ(半導体記憶装置)１を説明する。図１は、本実施形態のＭＲＡＭ１の断面図である。ここでは、ＭＴＪ素子（記憶素子）１０とそれを覆う保護膜２０とについて説明するが、本発明は以下のような半導体記憶装置に限られるものではなく、様々な形態のＭＲＡＭにも適用することができ、さらＲｅＲＡＭ(Resistance Change Random Access Memory)の有する抵抗変化素子等にも適用することができる。

図１に示されるように、本実施形態にかかるＭＲＡＭ１は、半導体基板１１の上面に複数のＭＴＪ素子１０を有し、隣り合うＭＴＪ素子１０の間隔は例えば６０ｎｍであり、その間に層間絶縁膜３０が埋め込まれている。ＭＴＪ素子１０は、例えば、半導体基板１１上に順次堆積された、下地層１０１、記憶層１０２、トンネル接合層１０３、参照層１０４、キャップ層１０５、コンタクト層１０６の積層構造からなるが、本実施形態のＭＴＪ素子１０はこのような構成の積層構造に限定されるものではなく、他の積層構造であっても良い。また、層間絶縁膜３０は例えば酸化シリコン膜からなり、ＳＯＧ（Spin On Glass）等を用いて各ＭＴＪ素子１０の間に埋め込まれる。

そして、各ＭＴＪ素子１０の側面と各ＭＴＪ素子１０の間の半導体基板１１の上面とは、保護膜２０で連続的に覆われている。なお、保護膜２０が各ＭＴＪ素子１０の上面の一部を覆っていても良い。詳細には、保護膜２０は、ＭＴＪ素子１０の側面と各ＭＴＪ素子１０の間の半導体基板１１の上面との上に連続的に形成された第１の保護膜２１と、第１の保護膜２１上に連続的に形成された第２の保護膜２２とからなり、それぞれ、ＭＴＪ素子１０の側面と半導体基板１１の上面とを露出することのないコンフォーマルな膜である。さらに、第１の保護膜２１と第２の保護膜２２とを合わせた保護膜２０の膜厚は、ＭＴＪ素子１０の側面において１０ｎｍ以下であることが好ましく、これより厚くなってしまうと、隣り合うＭＴＪ素子１０の間が狭くなってしまい、隣り合うＭＴＪ素子１０の間にボイドを生じることなく層間絶縁膜３０を埋め込むことが難しくなるからである。また、このように保護膜２０の膜厚が薄いため、ＭＴＪ素子１０に保護膜２０から大きな応力印加されることを避けることができ、この応力によるＭＴＪ素子１０の特性悪化を避けることができる。

また、第１の保護膜２１は、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなり、電気的な絶縁性を有し、且つ、誘電率が低い。従って、第１の保護膜２１により、ＭＴＪ素子１０を構成する各層間を電気的に絶縁し、且つ、隣り合うＭＴＪ素子１０の間に生じる寄生容量の増加を避けることができ、さらに、層間絶縁膜３０からの水分や酸素等がＭＴＪ素子１０に入り込むことを防ぐことができる。詳細には、第１の保護膜２１を酸化シリコン膜から形成した場合には、寄生容量の増加を抑える効果がより高く、第１の保護膜２１を窒化シリコン膜から形成した場合には、水分や酸素等がＭＴＪ素子１０に入り込むことを防ぐ効果がより高くなる。また、第１の保護膜２１を酸窒化シリコン膜とした場合には、上記の酸化シリコン膜及び窒化シリコン膜の両方の効果を適度に兼ね備えることができる。

また、第２の保護膜２２は、結晶ボロン膜やアモルファスボロン膜といったボロン膜又は窒化ボロン膜からなる。ボロン膜又は窒化ボロン膜に含まれる原子結合は共有結合であるため、その結合は強く、よって第２の保護膜２２は後の工程で行われるエッチングに対して耐性を有する。従って、第１の保護膜２１と第２の保護膜２２との膜厚、すなわち、保護膜２０の膜厚が薄いものであっても、エッチング耐性を有する第２の保護膜がエッチングから第１の保護膜を保護しているため、ＭＴＪ素子１０を構成する各層間を電気的に絶縁し、且つ、層間絶縁膜３０からの水分や酸素等がＭＴＪ素子１０に入り込むことを防ぐことができる。

さらに、保護膜２０において、第１の保護膜２１は薄く、第２の保護膜２２がそれに比べて厚い場合には、エッチング耐性のある膜が厚くなることから、コンタクトホール６１の加工時のエッチングストップ膜として用いることができる。それに対して、第１の保護膜２１が厚く、第２の保護膜２２がそれに対して薄い場合には、低誘電率である膜が厚くなることから、隣り合うＭＴＪ素子１０の間の寄生容量をより抑えることができる。

そして、図１に示されるように各ＭＴＪ素子１０の上面の上には、各ＭＴＪ素子１０と電気的に接続された配線５０が配置されている。さらに、隣り合うＭＴＪ素子１０の間の層間絶縁膜３０にはコンタクトホール６１が形成されており、その中に、半導体基板１１と、層間絶縁膜３０上に位置する配線５１とを電気的に接続するコンタクト６０が形成されている。

次に、図２から図５を用いて、本実施形態のＭＲＡＭ１の製造方法の一例を説明する。図２から図５は、本実施形態の製造方法における各工程での断面図であり、図１に示すＭＲＡＭ１の断面に対応するものである。ここでは、ＭＴＪ素子１０を覆う保護膜２０の製造方法について説明するが、本発明は以下の半導体記憶装置の製造方法に限られるものではない。

図２（ａ）に示されるように、半導体基板１１の上面に複数のＭＴＪ素子１０を周知の方法により形成する。隣り合うＭＴＪ素子１０の間隔は例えば６０ｎｍである。

次に、図２（ｂ）に示されるように、ＭＴＪ素子１０の上面及び側面と、ＭＴＪ素子１０の間に位置する半導体基板１１の上面とを連続的に覆うように、窒化シリコン膜、酸化シリコン膜、又は、酸窒化シリコン膜（第１の保護膜）２１を堆積する。すなわち、窒化シリコン膜、酸化シリコン膜、又は、酸窒化シリコン膜２１は、ＭＴＪ素子１０の側面と、半導体基板１１の上面とを露出することのないコンフォーマルな膜として形成する。なお、窒化シリコン膜、酸化シリコン膜、又は、酸窒化シリコン膜２１は、ＭＴＪ素子１０の上面を覆っていても良い。以下、窒化シリコン膜２１を形成するものとして説明するが、窒化シリコン膜２１の形成は、熱ＡＬＤ（Atomic Layer Deposition）法、プラズマＡＬＤ（プラズマアシストＡＬＤ）法、プラズマＣＶＤ（プラズマアシストＣＶＤ）法、スパッタ法等を用いて行うことができる。

詳細には、熱ＡＬＤ法は、カバレッジ率が例えば１００％程度であるような、高いカバレッジ率を有する窒化シリコン膜２１を容易に形成できる点で好ましく、しかしながら、プロセス温度が高温であるため、ＭＴＪ素子１０が高温に弱い膜を含む場合には好ましいものではない。プラズマＡＬＤ法は、熱ＣＶＤ法により形成された膜に比べるとカバレッジ率は低くなるが、カバレッジ率が例えば６０から８０％程度であるようなシリコン窒化膜２１を容易に形成することができ、さらに、プロセス温度が低温であってもコンフォーマルな膜を形成することができるという点で好ましい。プラズマＣＶＤ法は、カバレッジ率が例えば３０から５０％程度であるような窒化シリコン膜２１が形成されやすいが、プロセス温度が低温であっても生産性（スループット）が高い膜が得られるという点で好ましい。スパッタ法は、カバレッジ率が例えば２０から４０％程度であるような窒化シリコン膜２１が形成されやすいが、室温程度のプロセス温度であっても水素濃度が低い膜が得られる点で好ましい。

そして、図３（ｃ）に示されるように、窒化シリコン膜２１を連続的に覆うように、ボロン膜又は窒化ボロン膜（第２の保護膜）２２を周知の方法により堆積する。すなわち、ボロン膜又は窒化ボロン膜２２は、窒化シリコン膜２１の表面を露出することのないコンフォーマルな膜として形成する。この際様々な方法を選択することができるが、ＭＴＪ素子１０が高温に弱い膜等を含む場合には、プロセス温度が高温とならない方法を選択することが好ましい。例えば、ジボラン、アンモニア、窒素等のガスを用いた３００℃以下の熱ＣＶＤ法を用いて形成する。なお、これらのガスの割合を変えることにより、所望の組成のボロン膜又は窒化ボロン膜２２を形成することができる。

なお、先に説明したように、窒化シリコン膜２１とボロン膜又は窒化ボロン膜２２とを合わせた保護膜２０の膜厚がＭＴＪ素子１０の側面において１０ｎｍ以下になるように、これらの膜を形成する。また、ＭＴＪ素子１０の側面においてこれらの膜厚の合計が１０ｎｍ以下になるような範囲であれば、窒化シリコン膜２１、ボロン膜又は窒化ボロン膜２２のそれぞれの膜厚は、保護膜２０に対して求める性質に応じて変えることができる。なお、保護膜２０をＭＴＪ素子の上面に形成した場合には、ＭＴＪ素子１０の上面における保護膜２０の膜厚は、ＭＴＪ素子１０の側面における膜厚よりも薄くても良い。

さらに、図３（ｄ）に示されるように、保護膜２０に覆われたＭＴＪ素子１０の間を埋め込むように、ＳＯＧを用いて層間絶縁膜３０を形成し、その上面をＣＭＰ（Chemical Mechanical Polishing）等を用いて平坦化する。

次に、図４（ｅ）に示すように、保護膜２０に覆われたＭＴＪ素子１０の上面と層間絶縁膜３０の上面との上にマスク７０を形成する。このマスク７０は、層間保護膜３０の上面を覆い、且つ、保護膜２０に覆われたＭＴＪ素子１０の上面を露出するように、形成されている。

そして、マスク７０から露出した保護膜２０を、言い換えると、ＭＴＪ素子１０の上面に位置する保護膜２０を除去する。さらに、マスク７０を除去し、層間絶縁膜３０を平坦化すると、図４（ｆ）に示すような構造を得る。

次に、図５（ｇ）に示すように、隣り合うＭＴＪ素子１０の間の層間絶縁膜３０中に、ＲＩＥ（Reactive Ion Etching）等のドライエッチングを用いてコンタクトホール６１を形成する。

そして、図５（ｈ）に示すように、このコンタクトホール６１中にコンタクト６０を形成する。

さらに周知の工程を経て本実施形態のＭＲＡＭ１を形成する。

本実施形態によれば、保護膜２０の一部として、ボロン膜又は窒化ボロン膜からなる第２の保護膜２２を設けることにより、これらの膜がエッチング耐性を有することから、保護膜２０の膜厚が薄いものであっても、エッチング工程において保護膜２０がエッチングされることを避け、ＭＴＪ素子１０や半導体基板１１をエッチングから保護することができる。

詳細には、ＭＲＡＭ１等の半導体記憶装置に対しては微細化が求められており、これに対応するためにＭＴＪ素子１０を微細化した場合には、隣り合うＭＴＪ素子１０の間隔が狭くなるため、層間絶縁膜３０を埋め込むための空間の幅が狭くなり、言い換えるとこの空間のアスペクト比が高くなる。このようなアスペクト比の高い空間に層間絶縁膜３０を埋め込む際、層間絶縁膜３０中にボイドが生じることを避けることは難しい。従って、ＭＴＪ素子１０を微細化しつつＭＴＪ素子１０の間隔をより広げるために、ＭＴＪ素子１０を覆う保護膜２０をより薄くすることが好ましく、すなわち、ＭＴＪ素子１０の間隔をより広げつつＭＴＪ素子１０を保護するために、保護膜２０は、膜厚が薄く、且つ、ＭＴＪ素子１０の側面と、ＭＴＪ素子１０の間に位置する半導体基板１１の上面とを露出することのない連続的なコンフォーマルな膜であることが好ましい。

しかしながら、保護膜２０を薄い膜、例えば薄い窒化シリコン膜のみで構成した場合には、窒化シリコン膜はエッチングに対する耐性が低く、さらに、その膜厚が薄いために、層間絶縁膜３０中にドライエッチングを用いてコンタクトホール６１を形成する際に、窒化シリコン膜のみで構成された保護膜２０がエッチングされ、保護膜２０がＭＴＪ素子１０を保護する機能を発揮することができなくなり、酸素や水分等により劣化されやすい膜からなるＭＴＪ素子１０の記憶層１０２、参照層１０４やトンネル接合膜１０３等が層間絶縁膜３０からの酸素や水分等により劣化され、それによってＭＴＪ素子１０の磁気特性を劣化させてしまう可能性がある。また、コンタクトホール６１が半導体基板１１を突き抜けてしまう可能性がある。

一方、本実施形態によれば、保護膜２０の一部として、ボロン膜又は窒化ボロン膜からなる第２の保護膜２２をＭＴＪ素子１０の側面と隣り合う各ＭＴＪ素子１０の間の半導体基板１１とを覆うように設けることにより、ボロン膜又は窒化ボロン膜の原子結合は共有結合であるため、その結合は強く、従ってエッチング耐性を有することから、保護膜２０を薄く形成した場合であっても、エッチング工程において保護膜２０がエッチングされることを避け、ひいては、ＭＴＪ素子１０が劣化したり、半導体基板１１がエッチングされたりすることを避けることができる。

さらに、本実施形態によれば、保護膜２０をＭＴＪ素子１０の側面において１０ｎｍ以下の膜厚を持つ薄い膜とすることにより、保護膜２０の存在により隣り合うＭＴＪ素子１０の間を狭くすることを避け、隣り合うＭＴＪ素子１０の間にボイドを生じることなく層間絶縁膜３０を埋め込むことを容易にする。さらに、ＭＴＪ素子１０に保護膜２０から大きな応力が印加されることを避け、ひいてはＭＴＪ素子１０の特性を悪化させことを避けることができる。

また、本実施形態によれば、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなるコンフォーマルな第１の保護膜２１と、前記第１の保護膜２１上に形成されたボロン膜又は窒化ボロン膜からなるコンフォーマルな第２の保護膜２２とからなる積層構造の保護膜２０により、ＭＴＪ素子１０の側面と隣り合う各ＭＴＪ素子１０の間の半導体基板１１とを覆うことにより、ＭＴＪ素子１０の各層間を電気的に絶縁し、且つ、層間絶縁膜３０からの水分や酸素等がＭＴＪ素子１０に入り込むことを防ぐことができる。

そして、本実施形態によれば、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜２１と、ボロン膜又は窒化ボロン膜からなる第２の保護膜２２とからなる保護膜２０を、先に説明した方法で形成することにより、このような保護膜２０がＭＴＪ素子１０の側面上に存在することに起因して、もしくは、保護膜２０の形成過程に起因して、ＭＴＪ素子１０が酸化・還元されることはなく、従って、ＭＴＪ素子１０の特性を劣化させることを避けることができる。さらに、保護膜２０は、その形成におけるプロセス温度が例えば３００℃以下といった低温であっても、コンフォーマルに形成することができるようなものであるため、保護膜２０の形成の際の熱によりＭＴＪ素子１０の特性を悪化させることを避けることができる。

（第２の実施形態）
第１の実施形態では保護膜２０を第１の保護膜２１と第２の保護膜２２とからなるものとしていたが、本実施形態では、窒化ボロン膜のみからなる保護膜２３を用いる点で、第１の実施形態と異なる。このように、窒化ボロン膜のみからなる保護膜２３を用いることにより、ＭＲＡＭ１の製造コスト及び製造時間を減らすことができる。

図６を用いて本実施形態のＭＲＡＭ(半導体記憶装置)１を説明する。図６は、本実施形態のＭＲＡＭ１の断面図である。ここでは、ＭＴＪ素子（記憶素子）１０とそれを覆う保護膜２０とについて説明するが、本発明は以下のような半導体記憶装置に限られるものではなく、様々な形態のＭＲＡＭにも適用することができ、さらにＲｅＲＡＭの有する抵抗変化素子等にも適用することができる。なお、以下の本実施形態の説明において、第１の実施形態と同じ構成および機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。

図６に示されるように、本実施形態にかかるＭＲＡＭ１は、第１の実施形態と同様に、半導体基板１１の上面に複数のＭＴＪ素子１０を有し、隣り合うＭＴＪ素子１０の間に層間絶縁膜３０が埋め込まれている。図６中のＭＴＪ素子１０は、第１の実施形態と同様の積層構造からなるが、本実施形態のＭＴＪ素子１０はこのような構成の積層構造に限定されるものではなく、他の積層構造であってもかまわない。

そして、各ＭＴＪ素子１０の側面と各ＭＴＪ素子１０の間の半導体基板１１の上面とは、保護膜２３で連続的に覆われている。なお、保護膜２３が各ＭＴＪ素子１０の上面の一部を覆っていても良い。詳細には、保護膜２３は、ＭＴＪ素子１０の側面と各ＭＴＪ素子１０の間の半導体基板１１の上面との上に形成された窒化ボロン膜からなり、すなわち、保護膜２３は、ＭＴＪ素子１０の側面と半導体基板１１の上面とを露出することのない連続したコンフォーマルな膜である。窒化ボロン膜は、絶縁性を有し、且つ、共有結合であることからエッチング耐性を有する。さらに、第１の実施形態と同様に、保護膜２３の膜厚は、ＭＴＪ素子１０の側面において１０ｎｍ以下であることが好ましく、これより厚くなってしまうと、隣り合うＭＴＪ素子１０の間が狭くなってしまい、隣り合うＭＴＪ素子１０の間にボイドを生じることなく層間絶縁膜３０を埋め込むことが難しくなるからである。また、このように保護膜２３の膜厚が薄いため、ＭＴＪ素子１０に保護膜２３から大きな応力印加されることを避けることができ、この応力によりＭＴＪ素子１０の特性を悪化させることを避けることができる。なお、保護膜２３をＭＴＪ素子の上面に形成した場合には、ＭＴＪ素子１０の上面における保護膜２３の膜厚は、ＭＴＪ素子１０の側面における膜厚よりも薄くても良い。従って、この第２の実施形態においても、第１の実施形態と同様に、保護膜２３の膜厚が薄いものであっても、保護膜２３はエッチングされることがないため、保護膜２３は、ＭＴＪ素子１０を構成する各層間を電気的に絶縁し、且つ、層間絶縁膜３０からの水分や酸素等がＭＴＪ素子１０に入り込むことを防ぐことができる。

次に、図７及び図８を用いて、本実施形態のＭＲＡＭ１の製造方法の一例を説明する。図７及び図８は、本実施形態の製造方法における各工程での断面図であり、図６に示すＭＲＡＭ１の断面に対応するものである。ここでは、ＭＴＪ素子１０を覆う保護膜２３の製造方法について説明するが、本発明は以下の半導体記憶装置の製造方法に限られるものではない。なお、以下の本実施形態の説明においては、第１の実施形態と同じ個所についての説明は省略するものとする。

図７（ａ）に示されるように、第１の実施形態と同様に、半導体基板１１の上面に複数のＭＴＪ素子１０を周知の方法により形成する。

次に、図７（ｂ）に示されるように、ＭＴＪ素子１０の側面と、ＭＴＪ素子１０の間の半導体基板１１の上面とを連続的に覆うように、窒化ボロン膜（保護膜）２３を周知の方法により堆積する。すなわち、窒化ボロン膜２３は、ＭＴＪ素子１０の側面と、半導体基板１１の上面とを露出することのないコンフォーマルな膜として形成する。なお、窒化ボロン膜２３は、ＭＴＪ素子１０の上面を覆っていても良い。この際様々な方法を選択することができるが、ＭＴＪ素子１０が高温に弱い膜等を含む場合には、プロセス温度が高温とならない方法を選択することが好ましい。例えば、ジボラン、アンモニア、窒素等のガスを用いた３００℃以下の熱ＣＶＤ法により形成する。なお、これらのガスの割合を変えることにより、所望の組成の窒化ボロン膜２３を形成することができる。

また、第１の実施形態と同様に、窒化ボロン膜２３の膜厚が、ＭＴＪ素子１０の側面において１０ｎｍ以下になるように形成する。なお、窒化ボロン膜２３をＭＴＪ素子の上面に形成した場合には、ＭＴＪ素子１０の上面における窒化ボロン膜２３の膜厚は、ＭＴＪ素子１０の側面における膜厚よりも薄くても良い。

さらに、第１の実施形態と同様に、保護膜２３で覆われたＭＴＪ素子１０の間を埋め込むように、層間絶縁膜３０を形成し、平坦化する。そして、保護膜２０に覆われたＭＴＪ素子１０の上面と層間絶縁膜３０の上面との上にマスク７０を形成し、マスク７０から露出したＭＴＪ素子１０の上面に位置する保護膜２０を除去する。さらに、マスク７０を除去して、層間絶縁膜３０に対して平坦化を行うと、図８（ｃ）に示すような構造を得る。

次に、図８（ｄ）に示すように、第１の実施形態と同様に、隣り合うＭＴＪ素子１０の間の層間絶縁膜３０中に、ドライエッチングを用いてコンタクトホール６１を形成し、このコンタクトホール６１中にコンタクト６０を形成する。さらに周知の工程を経て本実施形態のＭＲＡＭ１を形成する。

本実施形態によれば、保護膜２３として、絶縁性を有し、且つ、エッチング耐性を有するコンフォーマルな窒化ボロン膜を用いることにより、保護膜２３の膜厚が薄いものであっても、エッチング工程において保護膜２３がエッチングされることを避け、ひいては、ＭＴＪ素子１０が劣化したり、半導体基板１１がエッチングされたりすることを避けることができる。さらに、ＭＴＪ素子１０の各層の間を電気的に絶縁し、且つ、層間絶縁膜３０からの水分や酸素等がＭＴＪ素子１０に入り込むことを防ぐことができる。

また、本実施形態によれば、窒化ボロン膜のみからなる保護膜２３を用いることにより、ＭＲＡＭ１の製造コスト及び製造時間を減らすことができる。

さらに、本実施形態によれば、保護膜２３をＭＴＪ素子１０の側面において１０ｎｍ以下の膜厚を持つ膜とすることにより、保護膜２３の存在により隣り合うＭＴＪ素子１０の間を狭くすることを避け、隣り合うＭＴＪ素子１０の間にボイドを生じることなく層間絶縁膜３０を埋め込むことを容易にする。さらに、ＭＴＪ素子１０に保護膜２３から大きな応力が印加されることを避け、ひいてはＭＴＪ素子１０の特性を悪化させことを避けることができる。

そして、本実施形態によれば、窒化ボロン膜からなる保護膜２３を、先に説明した方法で形成することにより、このような保護膜２３がＭＴＪ素子１０の側面上に存在すること、もしくは、保護膜２３の形成過程に起因して、ＭＴＪ素子１０が酸化・還元されることはなく、従って、ＭＴＪ素子１０の特性を劣化させることを避けることができる。さらに、保護膜２３は、その形成におけるプロセス温度が例えば３００℃以下といった低温であっても、コンフォーマルに形成することができるような方法があるため、保護膜２３の形成の際の熱によりＭＴＪ素子１０の特性を悪化させることを避けることができる。

なお、本実施形態においては、保護膜２３は各ＭＴＪ素子１０の上面の一部を覆っていても良く、また、ＭＴＪ素子１０の上面の一部を覆う保護膜２３は、ＭＴＪ素子１０の側面上の保護膜２３の膜厚にくらべて薄くても良い。

なお、上記の実施形態においては、半導体基板１１は、必ずしもシリコン基板でなくてもよく、他の基板でも良い。また、このような種々の基板上に半導体構造等が形成されたものでも良い。また、上記の実施例においては、ＭＲＡＭを例に説明したがこれに限るものではなく、抵抗変化素子を構成する層を酸化等から保護する必要があるＲｅＲＡＭ等の半導体装置にも適用することができる。

本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ＭＲＡＭ（半導体記憶装置）
１０ ＭＴＪ素子（記憶素子）
１１ 半導体基板
２０、２３ 保護膜
２１ 第１の保護膜
２２ 第２の保護膜
３０ 層間絶縁膜
５０、５１ 配線
６０ コンタクト
６１ コンタクトホール
７０ マスク
１０１ 下地層
１０２ 記憶層
１０３ トンネル接合層
１０４ 参照層
１０５ キャップ層
１０６ コンタクト層

Claims (6)

1. 半導体基板の上面に形成された複数の記憶素子と、
   隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、
   前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、前記各記憶素子の前記側面において膜厚が１０ｎｍ以下である保護膜と、
   前記層間絶縁膜中に形成されたコンタクトと、
   を備え、
   前記保護膜は、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、前記第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する、
   ことを特徴とする半導体記憶装置。
2. 半導体基板の上面に形成された複数の記憶素子と、
   隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、
   前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成された保護膜と、
   前記層間絶縁膜中に形成されたコンタクトと、
   を備え、
   前記保護膜は、前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、前記第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する、
   ことを特徴とする半導体記憶装置。
3. 半導体基板の上面に形成された複数の記憶素子と、
   隣り合う前記各記憶素子の間に埋め込まれた層間絶縁膜と、
   前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に連続的に形成され、且つ、窒化ボロン膜からなる保護膜と、
   前記層間絶縁膜中に形成されたコンタクトと、
   を備える、
   ことを特徴とする半導体記憶装置。
4. 前記保護膜の膜厚は、前記各記憶素子の側面において１０ｎｍ以下であることを特徴とする請求項２又は３に記載の半導体記憶装置。
5. 前記記憶素子は、ＭＴＪ素子又は抵抗変化素子であることを特徴とする請求項１から４のいずれか１つに記載の半導体記憶装置。
6. 半導体基板の上面に複数の記憶素子を形成し、
   前記各記憶素子の側面と、隣り合う前記各記憶素子の間の前記半導体基板の前記上面との上に、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜を連続的に堆積して、第１の保護膜を形成し、
   前記第１の保護膜の上に、ボロン膜又は窒化ボロン膜を連続的に堆積して、第２の保護膜を形成し、
   隣り合う前記各記憶素子の間に層間絶縁膜を埋め込み、
   隣り合う前記各記憶素子の間の前記層間絶縁膜中にエッチングを用いてコンタクトホールを形成する、
   ことを特徴とする半導体記憶装置の製造方法。

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