CN112599658A - 存储器器件及其形成方法 - Google Patents

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Abstract

磁阻式随机存取存储器(MRAM)单元包括底部电极、磁隧道结结构、双极隧道结选择器，和顶部电极。隧道结选择器包括MgO隧道势垒层，并提供双极功能以将MTJ结构置于并行或反并行模式。本发明的实施例还涉及存储器器件及其形成方法。

Description

存储器器件及其形成方法
技术领域
本发明的实施例涉及存储器器件及其形成方法。
背景技术
在集成电路(IC)器件中，磁阻式随机存取存储器(MRAM)是用于下一代非易失性存储器件的新兴技术。MRAM是包括MRAM单元阵列的存储器结构。每个MRAM单元包括磁隧道结(MTJ)元件，并且MTJ元件的电阻是可调节的以表示逻辑“0”或逻辑“1”。MTJ元件包括通过隧道绝缘层分隔开的一个参考层和一个铁磁自由层。通过改变铁磁自由层的磁矩相对于参考层的磁矩的方向来调节MTJ元件的电阻。低电阻和高电阻用于指示数字信号“1”或“0”，从而允许数据存储。
从应用的角度来看，MRAM具有许多优势。MRAM具有简单的单元结构和与CMOS逻辑相当的工艺，与其它非易失性存储器结构相比，可降低制造复杂性和成本。尽管上面提到了吸引人的特性，但在开发MRAM方面仍存在一些挑战。针对这些MRAM的配置和材料的各种技术已经被实施以尝试并进一步提高器件性能。
发明内容
本发明的一些实施例提供了一种存储器器件，包括：第一磁阻式随机存取存储器(MRAM)单元，包括：底部电极；磁隧道结结构，电耦接至所述底部电极；双极选择器，包括隧道结，所述双极选择器在单个柱中与所述磁隧道结结构对准，所述双极选择器电耦接至所述磁隧道结结构；以及顶部电极，电耦接至所述双极选择器。
本发明的另一些实施例提供了一种存储器器件，包括：第一存储器单元，所述第一存储器单元包括：底部电极，设置在柱的底部处，磁隧道结，位于所述底部电极上方，所述磁隧道结设置在所述柱中，双极选择器，电耦接至所述磁隧道结，所述双极选择器与所述柱中的所述磁隧道结对准，所述双极选择器包括隧道结势垒，以及顶部电极，设置在所述双极选择器上方的所述柱的顶部处；第二存储器单元，通过所述顶部电极与所述第一存储器单元连接；第三存储器单元，通过底部电极与所述第一存储器单元连接；以及介电材料，横向围绕所述柱填充。
本发明的又一些实施例提供了一种形成存储器器件的方法，包括：在衬底上方沉积底部电极层；在所述底部电极层上方沉积磁隧道结(MTJ)的第一膜层；在所述第一膜层上方沉积双极隧道结的第二膜层；在所述第二膜层上方沉积顶部电极层；蚀刻所述顶部电极层以形成顶部电极；蚀刻所述第二膜层以形成双极选择器；蚀刻所述第一膜层以形成磁隧道结结构，其中，所述顶部电极、所述双极选择器和所述磁隧道结结构在垂直柱中对准；以及横向围绕所述垂直柱沉积间隙填充材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图14示出了根据一些实施例的形成MRAM单元的中间步骤。
图15至图17示出了根据其它实施例的形成MRAM单元的中间步骤。
图18至图23示出了根据一些实施例的形成具有包括在MRAM单元的柱中的电极的MRAM单元的实施例的中间步骤。
图24至图34示出了根据一些实施例的使用两个柱形成步骤来形成MRAM单元的实施例的中间步骤。
图35示出了根据一些实施例的MRAM单元，其中，隧道结选择器和MTJ结构的位置改变。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
MRAM器件的单元需要能够在两个方向上流动的电流。读取操作需要在正向方向传递较小电流以测量横跨MRAM单元的电阻，而写入操作需要在正向和反向方向传递较大电流以控制MRAM单元的磁隧道结(MTJ)中的自由层中电子的自旋方向。例如，基于MRAM的存储器件可以使用存取晶体管来控制反向电流，并最终控制MRAM单元的MTJ的自由层的自旋方向。可以使用写入字线来切换存取晶体管。MRAM单元的一端连接至位线，而MRAM单元的另一端连接至选择线或读取字线。这种布置称为一个晶体管选择器和一个磁隧道结(1T-1MTJ)MRAM单元。尽管这种布置提供了控制自由层自旋的能力，但是随着单元尺寸随着改进的制造技术而减小，存取晶体管将占据MRAM单元需要的占用面积的更大百分比。
本文描述的实施例消除了对存取晶体管的需求。而是使用利用隧道结的双极选择器。然而，双极选择器通常使用非常规材料或贵金属接触件。双极选择器通常还具有有限的耐久性(小于约106个循环)。然而，示例性工艺在双极选择器中利用了使用MgO的隧道结。这有利地产生了稳健且经济的双极选择器。产生的隧道结选择器可以承受大量的读取/写入访问(大于约1016个循环)，并且可以维持高电流密度(大于约10MA/cm2)。实施例描述了利用一个隧道结和一个磁隧道结(1TJ-1MTJ)配置的MRAM单元和器件，从而消除了对存取晶体管的需求。实施例使用由与MRAM单元兼容的材料以及与创建MRAM器件和互补金属氧化物半导体(CMOS)器件兼容的工艺制成的双极选择器。
图1至图14示出了根据一些实施例的MRAM器件10的创建的中间阶段。图15至图17示出了根据其它实施例的MRAM器件10的创建的中间阶段。图18至图23示出了根据又其它实施例的MRAM器件10的创建的中间阶段。图24至图33示出了根据又其它实施例的MRAM器件10的创建的中间阶段。图34示出了根据另一实施例的形成工艺之后的MRAM器件10。图35示出了根据一些实施例的其中部件的形成顺序改变的MRAM器件10。
在图1中，在一些实施例中，衬底100可以是衬底，并且MRAM器件10形成在衬底上。MRAM器件10可以包括若干MRAM单元区域，包括MRAM单元20和MRAM单元25。在制成MRAM器件10的MRAM单元的层之后，将单元图案化成单独的MRAM单元。
在一些实施例中，衬底100可以由诸如硅、硅锗等的半导体材料形成。在一些实施例中，衬底100是晶体半导体衬底，诸如晶体硅衬底、晶体硅碳衬底、晶体硅锗衬底、III-V族化合物半导体衬底等。在实施例中，衬底100可以包括掺杂或未掺杂的块状硅，或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，半导体材料诸如硅、锗、硅锗或它们的组合，诸如绝缘体上硅锗(SGOI)。可以使用包括多层衬底、梯度衬底或混合取向衬底的其它衬底。
在一些实施例中，衬底100可以是其中没有形成任何有源器件的载体衬底，诸如玻璃载体衬底、陶瓷载体衬底等。
再分布结构110形成在衬底100上方。在一些实施例中，再分布结构110可以由绝缘材料113(诸如介电材料)形成。在一些实施例中，再分布结构110可以包括金属间介电(IMD)层或层间介电(ILD)层，其可以包括具有例如低于3.8、低于约3.0或低于约2.5的低介电常数(k值)的介电材料。再分布结构110还可以包括导电部件，诸如导电部件115。再分布结构110的绝缘材料113可以由PSG、BSG、BPSG、FSG、TEOS、Black Diamond(应用材料公司的注册商标)、含碳低k介电材料、HSQ、MSQ等形成。
导电部件115可以耦接至有源或无源器件(例如，晶体管或其它电子组件)，该有源或无源器件可以嵌入衬底100或再分布结构110内或形成在另一衬底中。导电部件115可以包括例如晶体管的源极/漏极区域、栅电极、接触焊盘、部分通孔、部分金属线等。有源器件可以包括多种有源器件，诸如晶体管等，而无源器件可以包括诸如电容器、电阻器、电感器等的器件，它们可以一起用于生成设计的所需结构和功能部分。有源器件和无源器件可以使用任何合适的方法形成在衬底100或再分布结构110内或者上。
形成在再分布结构110中的导电部件115可以包括例如接触件或金属线，其可以由铜或铜合金形成。在一些实施例中，导电部件115可以是互连件的一部分以向将形成在MRAM器件10中的MRAM单元提供寻址。在这样的实施例中，导电部件115可以是控制线，诸如位线或字线。在一些实施例中，导电部件115可以包括其它导电材料，诸如钨、铝等。此外，导电部件115可以由形成在导电部件115下面并环绕导电部件115的导电扩散阻挡层(未示出)围绕。导电扩散阻挡层可以由钛、氮化钛、钽、氮化钽等形成。
导电部件115可以通过任何合适的工艺形成。例如，通过制成与导电部件115相对应的开口的图案化和镀工艺，在开口中沉积导电扩散阻挡层(如果使用的话)，随后沉积晶种层。接下来，通过任何合适的工艺来形成导电部件115，诸如包括电镀或化学镀的镀工艺。在形成导电部件115之后，可以通过合适的蚀刻和/或抛光工艺，诸如通过化学机械抛光(CMP)工艺，去除任何过量的材料以及过量的晶种层和导电扩散阻挡层。可以使用其它合适的工艺来形成导电部件115。
再分布结构110可以包括多个绝缘材料层113和导电部件115。
同样如图1中示出的，根据一些实施例示出了再分布结构110的底部通孔层110b的细节。底部通孔层110b可以包括可选的蚀刻停止层116、绝缘层117、底部电极通孔119和可选的无氮抗反射涂(NFARC)层118。蚀刻停止层116可以沉积在再分布结构110a上方，并且可以由一层或多层制成。在一些实施例中，蚀刻停止层116可以包括氮化物、氧化物、碳化物、碳掺杂的氧化物和/或它们的组合。在一些实施例中，蚀刻停止层116也可以包括金属或半导体材料，诸如金属的氧化物、氮化物或碳化物或半导体材料。这样的材料可以包括例如氮化铝、氧化铝、碳化硅、氮化硅等。蚀刻停止层116可以包括相同或不同材料的多层。蚀刻停止层116可以通过任何合适的方法形成，诸如通过等离子体增强化学气相沉积(PECVD)或其它方法，诸如高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)、低压CVD(LPCVD)、物理气相沉积(PVD)等。根据一些实施例，蚀刻停止层116还可以用作扩散阻挡层，以用于防止诸如铜的不期望元素扩散到随后形成的层中。可以将蚀刻停止层116沉积至介于约
Figure BDA0002450390130000061
和约
Figure BDA0002450390130000062
之间(诸如约
Figure BDA0002450390130000063
)的总厚度，但是可以使用并且可以包含其它值。
在沉积蚀刻停止层116之后，可以通过任何合适的形成工艺使用任何合适的材料来形成绝缘层117。在一个实施例中，绝缘层117可以包括绝缘材料，诸如使用正硅酸乙酯(TEOS)、正硅酸甲酯(TMOS)等形成的氧化硅网络。绝缘层117可以通过任何合适的工艺形成，诸如通过等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)沉积等。在一些实施例中，绝缘层117可以包括碳化硅、氮氧化硅等。
在一些实施例中，底部通孔层110b可以包括NFARC层118，其可以形成为辅助随后的光图案化工艺。NFARC 118可以使用任何可接受的工艺形成并且可以包括任何合适的材料。在一些实施例中，不使用单独的NFARC 118，并且绝缘层117可以用作NFARC。
接下来，图案化绝缘层117，并在绝缘层117和蚀刻停止层116中形成开口以暴露相应的导电部件115。可以通过任何合适的方法形成开口。例如，可以在NFARC层、绝缘层117和蚀刻停止层116中制成开口，并且可以使用图案化的光致抗蚀剂(未示出)通过光图案化工艺来形成开口。可以使用对每层的材料具有选择性的蚀刻剂，通过适当的蚀刻工艺，将图案化的光致抗蚀剂的图案转印至每一层。在一些实施例中，NFARC层118(如果使用的话)可以用作硬掩模。在其它实施例中，可以在蚀刻用于底部电极通孔119的开口之前，在NFARC层118上方沉积单独的硬掩模(未示出)。在通过这些开口暴露导电部件115之后，然后用导电材料填充开口，以形成底部电极通孔119。
在一些实施例中，在用导电材料填充开口之前，可以在开口中形成导电阻挡层(未示出)。导电阻挡层可以类似于上面参照导电部件115所描述的。在一些实施例中，底部电极通孔119的导电材料可以过填充通孔开口，以及诸如化学机械抛光(CMP)工艺的随后的平坦化工艺可用于去除底部电极通孔119的过量导电材料并将底部电极通孔119的顶部平坦化至NFARC层118的顶部。在还使用导电阻挡层来内衬通孔开口的实施例中，还可以通过平坦化工艺去除可能形成在NFARC层118上的过量部分。可以沉积底部电极通孔119并将其平坦化为约
Figure BDA0002450390130000071
和约
Figure BDA0002450390130000072
的厚度，但是可以包含并可以使用其它厚度。
底部电极通孔119的导电材料可以通过任何合适的沉积工艺形成，诸如通过电镀、化学镀、DC PVD、RFDC PVD、CVD、ALD、脉冲DC、PVD等。应该注意，在进一步的附图中省略了层110a和底部电极通孔层110b中的再分布结构110的细节。
在图2中，形成了MRAM器件10的底部电极125。下面将参照图18描述用于形成底部电极125的不同工艺。在一些实施例中，可以通过以下步骤形成底部电极125：首先沉积绝缘层120，图案化绝缘层120以在其中形成暴露底部电极通孔119的开口，以及然后在开口中沉积底部电极125的材料。可以使用与上面参照绝缘材料113所讨论的那些类似的材料和工艺来制成和图案化绝缘层120，其不再重复。在一些实施例中，底部电极125可包括单层，而在其它实施例中，底部电极125可包括相同材料或不同材料的多个不同层。在一些实施例中，底部电极125可以包括单层氮化钛、氮化钽、氮、钛、钽、钨、钴、铜等。在一些实施例中，底部电极125可以包括氮化钛、钛和氮化钛；氮化钽、钽和氮化钽；钽、氮化钽和钽；钛、氮化钛和钛；钽和氮化钛；钛和氮化钽；氮化钛和氮化钽；氮化钛和钨；氮化钽和钨；等的多层结构。
在图3中，在形成MRAM器件10的底部电极125之后，可以形成磁隧道结(MTJ)结构130。MTJ结构130可以包括用于诸如MRAM器件10的MRAM器件的MTJ的任何合适的配置。参照图4A和图4B讨论了用于MTJ结构130的各种配置。
参照图4A和图4B，示出了根据一些实施例的各个示例性配置MTJ结构。应当理解，可以对MTJ结构130使用任何合适的结构。
在图4A和图4B中，MTJ结构130的层可以包括反铁磁层132、参考层134和自由层138。反铁磁层132有时称为合成反铁磁层。参考层134有时称为固定层。在图4A和图4B中，MTJ结构130还包括设置在参考层134和自由层138之间的一个或多个隧道势垒层136。在图4B中，MTJ结构130与图4A的MTJ结构130相反，并且示出为包括介于参考层134和自由层138之间的隧道势垒层136。另外，可以将MTJ结构130的更多或更少的层结合到MRAM器件10中。
在图4A中，反铁磁层132形成在底部电极125上，参考层134形成在反铁磁层132上方，并且自由层138形成在参考层134上方。然而，包含了诸如图4B所示的MTJ结构130的其它布置，其中，自由层138形成在底部电极125上，参考层134形成在自由层138上方，并且反铁磁层132形成在参考层134上方。反铁磁层132、参考层134和自由层138可以顺序地形成。
反铁磁层132可以由金属合金形成，该金属合金包括锰(Mn)和其它金属，诸如铂(Pt)、铱(Ir)、钌(Ru)、铑(Rh)、镍(Ni)、钯(Pd)，铁(Fe)、锇(Os)等。因此，反铁磁层132可以由铂锰(PtMn)、铱锰(IrMn)、钌锰(RuMn)、铑锰(RhMn)、镍锰(NiMn)、钯锰(PdMn)、铁锰(FeMn)、锇锰(OsMn)、它们的合金等形成。参考层134和反铁磁层132可以由不同的材料或相同的材料形成。参考层134和自由层138可以由诸如钴铁(CoFe)、镍铁(NiFe)、钴铁硼(CoFeB)、钴铁硼钨(CoFeBW)等的铁磁材料合金形成。隧道势垒层136可以由氧化镁(MgO)、氧化铝(Al2O3)、氮化铝(AlN)、氮氧化铝(AlON)、氧化铪(HfO2)、氧化锆(ZrO2)、尖晶石合金，诸如尖晶石(MgAl2O4)、金绿石(BeAl2O4)、锌尖晶石(ZnAl2O4)、锰尖晶石(MnAl2O4)、镁铬铁矿(MgCr2O4)、锌铬铁矿(ZnCr2O4)、它们的组合等形成。应该意识到，MTJ结构130的各个层可以由其它材料形成。反铁磁层132、参考层134、自由层138和隧道势垒层136可以分别使用任何合适的工艺(例如，通过PVD、DC PVD、RFDC PVD、CVD、ALD、脉冲DC等)形成，以及可以形成为单层或多层。
在图5中，在MTJ结构130上方形成硬掩模140。在随后的工艺中，硬掩模140将被图案化，并在形成MRAM单元的柱时用作蚀刻掩模。硬掩模140可以由用于金属硬掩模的任何合适的后段制程材料制成，诸如氮化钛、氮化钽等。在一些实施例中，硬掩模140可以由包括钽、钨、铬、钌、钼、硅、锗的组合物、其它MRAM兼容金属或它们的组合制成，诸如这些材料的氮化物和/或氧化物。硬掩模140可以使用任何合适的工艺(例如通过PVD、DC PVD、RFDCPVD、CVD、ALD、脉冲DC等)形成为介于约10nm和30nm之间的厚度，但是可以使用其它厚度。
在图6中，在硬掩模140上方形成隧道结选择器150。隧道结选择器150可以用作双极选择器，以设置MRAM单元的自由层的电子自旋。隧道结选择器150可以包括多层，并且具有介于约10nm和约115nm之间的总厚度，这取决于隧道结选择器150，但是可以使用其它厚度。参照图7A和图7B描述用于形成隧道结选择器的细节。
隧道结选择器150通过模仿肖特基二极管的行为而用作双极选择器。换句话说，隧道结选择器用作肖特基势垒。因此，正向偏置电压允许电流在正向方向自由流动，而反向偏置电压可以暂时克服势垒特性并允许电流在反向方向流动。该特性允许MTJ结构130的自由层138的磁自旋与参考层134置于平行或反平行模式，从而控制与MRAM单元相关的电阻。
在图7A中，示出了包括三层的隧道结选择器150。隧道结选择器150的底部接触层154可以由适合用于MRAM单元的任何接触材料制成，包括金属或半导体。例如，底部接触层154可以包括钽、钨、铬、钌、钼、硅、锗、其它与MRAM兼容的金属或它们的组合，诸如这些材料的氮化物和/或氧化物。与MRAM兼容的金属表示非磁性金属。也可以使用一些磁性金属，例如，与MRAM兼容的金属可以包括钴铁硼合金(CoFeB)，其中较大的硼含量(大于约50％重量)会使该合金成为非磁性的。
底部接触层154可以使用任何合适的方法(例如通过PVD、DC PVD、RFDC PVD、CVD、ALD、脉冲DC等)沉积至约5nm和20nm之间的厚度，但是可以使用其它厚度。
在沉积底部接触层154之后，可以在底部接触层154上方形成隧道层155。隧道层155可以包括氧化镁(MgO)并且厚度可以介于约0.5nm和约5nm之间，或者介于约0.5nm和约3.5nm之间，诸如约1.5nm厚。利用较厚的MgO(大于约2.5nm)和偏置时，部分是由于MTJ结构包含更大的系列，通过MgO的直接隧穿和通过界面态隧穿的传输变得更加重要，表明隧穿电流的贡献更大。隧道层155足够薄，使得当在MRAM单元(诸如，MRAM单元25)上施加偏压时，电子能够隧穿隧道层155。超过5nm的厚度是不切实际的，因为随着隧道层155的厚度增加，实现隧穿所需的电流的贡献更大。小于0.5nm的厚度可能无法有效实现双极选择器所需的肖特基势垒性能。可以使用任何合适的方法来形成隧道层155，例如，通过PVD、DC PVD、RFDCPVD、CVD、ALD、脉冲DC等。
如上所述，使用MgO作为隧道层155的材料的优势在于提供了一种稳健的材料，该材料可以承受大量的读取/写入循环(例如，正向偏置和反向偏置交替状态)。而且，MgO材料可以比其它材料维持更高的电流密度，从而可以根据需要使用更厚的MgO材料层以获得合适的肖特基行为。
在一个实施例中，使用PVD工艺在底部接触层154上沉积隧道层155。可以在室温或室温附近，例如在约15℃和约40℃之间，生长隧道层155。但是可以使用并且包含其它温度。所得的隧道层155包括表现出强结晶性(即，具有主要的晶体取向和结构)的MgO层。
在沉积隧道层155之后，形成顶部接触层156。可以使用与上面参照底部接触层154所讨论的那些类似的工艺和材料来形成顶部接触层156。
在沉积顶部接触层156之后，可以通过例如介于约200℃和约400℃之间的低温退火来退火隧道结选择器150约1秒至约180分钟，但是可以包含其它温度和退火时间。在该退火工艺中，隧道层155的MgO的结晶度转移至接触金属或半导体材料电极层-底部接触层154和顶部接触层156。
在图7B中，根据一些实施例，示出了包括五层的隧道结选择器150。在这些实施例中，将接触层(图7A的顶部接触层156和底部接触层154)替换为两层结构，包括接触层和位于接触层与隧道层155之间的中间层。当n-型或p-型半导体(诸如硅或锗)分别用作顶部接触层156或底部接触层154时，因为半导体材料中存在耗尽区，所以形成了隐式肖特基势垒。然而，尤其是在顶部接触层156或底部接触层154中使用某些金属材料的情况下，接触层与隧道层155之间的中间层促进了IV曲线的非线性。如果没有这样的非线性，则存在隧道结选择器150将简单地与MTJ结构130串联增加的风险，并且因此降低了MRAM器件10的磁阻特性。
可以使用与图7A的底部接触层154类似的材料和工艺来沉积图7B的底部接触层152。可以将底部接触层152沉积至约5nm和约50nm之间的厚度，但是可以包含并可以使用其它厚度。
可以在底部接触层152上方形成中间层153。中间层153可以是介于约1nm和约5nm之间的超薄氧化物或氮化物层。在一些实施例中，中间层153可以包括氧化钛(TiO2)、氧化铪(HfO2)、氧化硅(SiO2)等。在一些实施例中，中间层153可以包括氮化钛(TiN)、氮化铪(HfN)、氮化硅(SixNy)等。可以使用其它合适的材料。可以使用任何合适的技术来形成中间层153。在一些实施例中，例如，可以通过用氧处理或氮处理沉积金属或半导体材料来原位形成中间层153，诸如在氧环境中沉积、在富氧环境中沉积、在沉积之后进行氧等离子体处理或暴露于自然氧以进行自发氧化或通过氮化工艺沉积。可以使用任何合适的方法来形成中间层153，例如，通过PVD、DC PVD、RFDC PVD、CVD、ALD、脉冲DC等。
在其它实施例中，可以通过从附近的源清除氧原子来形成中间层153。例如，在下面讨论的图7B中的隧道层155的形成期间或之后，可以将来自MgO材料的原子结合至底部接触层(诸如底部接触层152)中，以将一些底部接触层转化为中间层153。在一些实施例中，中间层金属或中间层半导体材料可以与底部接触层152分开沉积，然后通过从隧道层155清除氧将中间层金属或中间层半导体材料转换成氧化物。
可以使用与上面参照图7A的隧道层155讨论的那些类似的材料和工艺在底部接触层152上方形成隧道层155。如上所述，在一些实施例中，隧道层155可以直接形成在底部接触层152上，并且随后由来自隧道层155的MgO的被清除的氧原子形成中间层153。在其它实施例中，隧道层155可以直接形在中间层153上。
可以在隧道层155上方形成中间层157。可以使用与上面参照中间层153所讨论的那些类似的工艺和材料来形成中间层157。具体地，中间层157可以是沉积的金属或半导体材料，该金属或半导体材料通过氧处理原位氧化。中间层157可以是使用合适的氧化硅沉积技术形成的氧化硅网络。中间层157也可以使用从隧道层155清除的氧原子以氧化金属或半导体材料(诸如顶部接触层158形成之后的一部分，或者金属或半导体材料的中间层)来形成。中间层157也可以是沉积的金属或半导体材料，该金属或半导体材料使用氮化工艺与氮结合。
在一些实施例中，可以使用中间层153和中间层157中的一个或两个。在使用中间层153和中间层157两者的情况下，它们可以是相同的材料或不同的材料。而且，在使用中间层153和中间层157两者的情况下，它们可以通过相同或不同的技术形成。
可以使用与上面参照图7A的顶部接触层156(或底部接触层154)所讨论的那些类似的工艺和材料来形成顶部接触层158。可以将顶部接触层158沉积至约5nm至约50nm之间的厚度，但是可以包含并可以使用其它厚度。
在形成顶部接触层158之后，可以使用与上面参照图7A所讨论的那些类似的工艺和条件来退火隧道结选择器150。在该退火期间，MgO层的结晶度可以转移到中间层(中间层153和中间层157)，并且可以转移到顶部接触层158和底部接触层152。在同一退火中或在单独的退火工艺中，在一些实施例中，来自隧道层155的氧可以扩散到中间层153或底部接触层152中，以形成中间层153或底部接触层152(其然后形成中间层153)的氧化物。类似地，来自隧道层155的氧可以扩散到中间层157或顶部接触层158中，以形成中间层157或顶部接触层158(其然后形成中间层157)的氧化物。
在图8中，在隧道结选择器150上方形成硬掩模160。可以使用与上面参照硬掩模140所讨论的那些类似的材料和工艺来形成硬掩模160。在随后的工艺中，硬掩模160将被图案化并用作形成MRAM单元的柱的蚀刻掩模。在一些实施例中，硬掩模160由与硬掩模140不同的材料制成。在其它实施例中，诸如下面参照图25至图34所讨论的，可以使用相同的材料，因为相应的下面层在不同的步骤中被蚀刻。
在图9中，在图案化隧道结选择器150和硬掩模140期间，图案化硬掩模160以保护MRAM单元，诸如MRAM单元20和MRAM单元25。在图案化隧道结选择器150和硬掩模140之后，硬掩模140也用于图案化MTJ结构130。硬掩模160的图案化可以通过任何合适的光图案化技术来完成。
在图10中，在连续的蚀刻步骤中蚀刻每个下面的层，以形成与MRAM器件10的MRAM单元20和MRAM单元25相对应的1TJ-1MTJ柱170。可以使用对被蚀刻的特定层具有选择性的合适的蚀刻剂来实施隧道结选择器150、硬掩模140和MTJ结构130的每个层的蚀刻。蚀刻技术可以包括反应离子蚀刻(RIE)、离子束蚀刻(IBE)等。蚀刻可以使用选自Cl2、N2、CH4、He、CHxFy、SF6、NF3、BCl3、O2、Ar、CxFy、HBr或它们的组合的工艺气体来实施，这取决于被蚀刻的特定材料。N2、Ar和/或He可用作载气。例如，为了蚀刻硬掩模层140中的钛、氮化钛、钽、氮化钽等，可以使用Cl2以及诸如载气的其它气体。
图11示出了根据一些实施例的介电覆盖层220的形成。根据一些实施例，介电覆盖层220由氮化硅、氮氧化硅等形成。形成工艺可以是CVD工艺、ALD工艺、等离子增强CVD(PECVD)工艺等。介电覆盖层220可以形成为共形层。
图12示出了间隙填充工艺，其中将介电材料230填充到1TJ-1MTJ柱170之间的间隙中。介电材料230可以是TEOS形成的氧化物、PSG、BSG、BPSG、USG、FSG、SiOCH、可流动氧化物、多孔氧化物等或它们的组合。介电材料230也可以由低k介电材料形成。形成方法可以包括CVD、PECVD、ALD、FCVD、旋涂等。
在图13中，在间隙填充工艺之后，可以实施诸如CMP工艺或机械研磨工艺的平坦化工艺。可以使用硬掩模层160作为CMP停止层来实施平坦化工艺。因此，介电材料230的顶面可以与硬掩模160的顶面齐平。在其它实施例中，介电覆盖层220或顶部电极层255可以用作CMP停止层。参照图15至图17、图22和图35示出了将介电覆盖层220用作CMP停止层的实施例。参照图23示出了将顶部电极层255用作CMP停止层的实施例。
在图14中，形成顶部电极255，并且形成顶部电极通孔265。可以使用与上面参照图2所讨论的底部电极125或下面参照图18所讨论的底部电极125类似的工艺和材料来形成顶部电极255。具体地，顶部电极255可以由绝缘层250横向包围。在形成顶部电极255之后，可以沉积绝缘层260，在其中形成开口以暴露顶部电极255，并且在其中沉积顶部电极通孔265。用于形成绝缘层260的材料和工艺可以包括上面参照图1的绝缘层117所讨论的那些。类似地，用于形成顶部电极通孔265的材料和工艺可以包括上面参照图1的底部电极通孔119所讨论的那些。
在形成顶部电极通孔265之后，可以在顶部电极通孔265上方形成另一再分布结构，以将MRAM单元耦接在一起形成阵列，并向MRAM单元提供输入以偏置MRAM单元。可以使用与上面参照再分布结构110所讨论的那些类似的工艺和材料来形成再分布结构。
所得的MRAM器件10可以包括多个MRAM单元，诸如MRAM单元20和MRAM单元25。MRAM单元20和MRAM单元25可以以阵列的形式连接，使得它们的顶部或底部电极彼此电耦接。MRAM单元20还可以连接至另一MRAM单元(未示出)，使得顶部或底部电极中的另一个耦接至另一MRAM单元。
因为隧道结选择器150与MTJ结构130串联置于单个柱中，所以可以减小MRAM单元的单元尺寸。因此，MRAM单元之间的间隔也可以减小，并且MRAM器件的密度可以增加。在一些实施例中，单元尺寸可以小于8F2，并且可以在6F2和4F2之间，包括端点。
图15至图17包括其中图12之后的平坦化工艺使用介电覆盖层220作为CMP停止层的图示。图15示出了图12之后的流程，其中平坦化工艺去除了介电材料230的顶面的部分，并且使介电材料230的顶面与介电覆盖层220的顶面齐平。
在图16中，可以使用图案化工艺在介电材料230上方形成掩模240并产生开口241，通过合适的蚀刻工艺去除硬掩模160上方的部分介电覆盖层220，以暴露硬掩模160。也可以可选地去除硬掩模160。介电覆盖层220的部分在硬掩模160之上延伸，该介电覆盖层220的部分将部分地围绕随后形成的顶部电极255。
在图17中，可以使用任何合适的工艺来形成顶部电极255。在一些实施例中，可以使用诸如上面参照底部电极125所讨论的那些的材料沉积一个或多个金属层。然后，可以根据需要去除这些材料，以使顶部电极255的部分与每个1TJ-1MTJ柱170保持对准。然后，可以在顶部电极255周围形成绝缘层250，以横向密封顶部电极255。可以使用诸如上面参照绝缘层120所讨论的工艺和材料来形成绝缘层250。在另一实施例中，可以将绝缘层250形成为层，然后在其中形成与顶部电极255相对应的开口。在这样的实施例中，图16的掩模240可以形成在绝缘层250上方，其中开口241延伸穿过绝缘层250和介电覆盖层220。然后，可以随后在开口241中形成顶部电极255。在形成顶部电极255和绝缘层250之后，它们可以通过研磨或CMP工艺平坦化以使顶部电极255的顶面与绝缘层250的顶面齐平。
可以使用与上面参照图14所讨论的那些类似的工艺和材料来形成顶部电极通孔265。在形成顶部电极通孔265之后，可以在顶部电极通孔265上方形成另一再分布结构以将MRAM单元耦接一起形成阵列，并向MRAM单元提供输入以偏置MRAM单元。可以使用与上面参照再分布结构110所讨论的那些类似的工艺和材料来形成再分布结构。
图18至图23示出了根据一些实施例的MRAM器件10的形成中的某些中间阶段。在这些所描述的实施例中，底部电极125或顶部电极255中的一个或两个可以形成为延伸横跨工作区域的横向范围的层，诸如衬底100的横向范围或底部电极125或顶部电极255正下方的层的横向范围。
如上所述，图18所示的中间工艺遵循图8的中间工艺。然而，如图18所示，底部电极125形成为一层或多层，其在之后的图案化工艺中图案化。可以使用任何合适的材料和工艺来形成底部电极125的一层或多层中的每层，任何合适的材料和工艺包括与上面参照图2的底部电极125所讨论的那些类似的材料和工艺。底部电极125的一层或多层可以延伸至再分布结构110的横向范围和衬底100的横向范围。
在图18中，在硬掩模160上方形成用于顶部电极255的一层或多层。可以使用任何合适的工艺和材料(包括用于形成底部电极125的一层或多层的那些)来形成用于顶部电极255的一层或多层。
在图19中，在用于顶部电极255的一层或多层上方形成掩模210，并且图案化该掩模210以保护将形成MRAM器件10的1TJ-MTJ柱的下面层的区域。
在图20中，通过使用掩模210作为蚀刻掩模的蚀刻工艺形成1TJ-MTJ柱171。依次使用合适的蚀刻工艺和材料(例如，上面参照图10所讨论的那些)蚀刻每层。
在图21中，使用与上面参照图11所讨论那些类似的工艺和材料在1TJ-MTJ柱171上方形成介电覆盖层220。然而，此处，介电覆盖层220沿着底部电极125和顶部电极255的侧延伸。
在图22中，使用间隙填充工艺在1TJ-MTJ柱171之间的间隙上方和间隙中沉积介电材料230。可以使用任何合适的工艺和材料来形成介电材料230，任何合适的工艺和材料包括上面参照图12所描述的介电材料230所讨论的那些。在沉积介电材料230之后，诸如CMP工艺或研磨工艺的平坦化工艺可以使介电材料230的顶面与介电覆盖层220的顶面(或如图23所示的顶部电极255的顶面)齐平。
然后形成顶部电极通孔265。绝缘层260可以沉积在介电材料230上方并且被图案化以在顶部电极255上方形成开口。可以在开口中形成顶部电极通孔265。可以使用任何合适的工艺和材料来形成绝缘层260和顶部电极通孔265，任何合适的工艺和材料包括上面参照图1的绝缘层117和底部电极通孔119所讨论的那些。如图22所示，顶部电极通孔265部分地由介电覆盖层220围绕，当它们延伸穿过介电覆盖层220的颈部时。
图23示出了在间隙填充工艺沉积介电材料230之后的平坦化工艺使用顶部电极255作为CMP停止层，使得介电材料230的顶面与顶部电极255的顶面齐平。接下来，可以使用任何合适的工艺和材料来形成绝缘层260和顶部电极通孔265，任何合适的工艺和材料包括上面参照图1的绝缘层117和底部电极通孔119所讨论的那些。如图23所示，顶部电极通孔265的底部也与介电覆盖层220的顶部齐平。
在形成顶部电极通孔265之后，可以在顶部电极通孔265上方形成另一再分布结构，以将MRAM单元耦接在一起形成阵列，并向MRAM单元提供输入以偏置MRAM单元。可以使用与上面参照再分布结构110所讨论的那些类似的工艺和材料来形成再分布结构。
图24至图34示出了实施例，其中在形成隧道结选择器150(见图28)之前，图案化MTJ结构130以形成MTJ柱172(见图25)。
图24在上述图3之后或图5之后，换言之，在形成MTJ结构130之后的工艺中获取。可选地，也可以形成硬掩模140，尽管未在图24中示出，以上示出并描述了硬掩模140的形成和图案化。
在图24中，在MTJ结构130上方形成掩模层310，以保护MTJ结构130的形成为MTJ柱172(见图25)的区域。可以使用诸如光图案化工艺的任何可接受的工艺来形成和图案化掩模层310。在一些实施例中，掩模层310可以是可光图案化的材料，而在其它实施例中，掩模层310可以是使用可光图案化的材料图案化的氧化物或氮化物，随后将其去除。
在图25中，掩模层310用于图案化MTJ结构130以形成MTJ柱172。可以使用任何合适的工艺和材料来图案化MTJ柱172，任何合适的工艺和材料包括上面参照图10的1TJ-1MTJ柱170的图案化所描述的工艺和材料。
在图26中，在MTJ柱172上方形成介电覆盖层320。可以使用任何合适的材料和工艺来形成介电覆盖层320，任何合适的材料和工艺包括上面参照图11的介电覆盖层220所描述的材料和工艺。
在图27中，使用间隙填充工艺在MTJ柱172之间的间隙中沉积介电材料330。间隙填充工艺可以使用任何合适的工艺和材料，包括上面参照图12的介电材料230的形成所描述的工艺和材料。间隙填充工艺可以使介电覆盖层320在MTJ柱172上方延伸。可以使用诸如CMP工艺或研磨的平坦化工艺来使介电材料330的顶面与MTJ柱172的顶部齐平。在包括硬掩模140的实施例中，硬掩模140的顶面可以用作平坦化工艺的CMP停止层，从而使介电材料330的顶面与硬掩模140的顶面齐平。
在图28中，如果尚未形成，则可以在介电材料330和MTJ柱172上方形成硬掩模140。在一些实施例中，在MTJ柱172的图案化中使用硬掩模140，硬掩模140可能遭受损坏。在这样的实施例中，可以去除并重新形成硬掩模140，或者可以在损坏的硬掩模层上方形成另外的硬掩模140以使其恢复。
在形成硬掩模140之后，可以在硬掩模140上方形成隧道结选择器150。在形成隧道结选择器150之后，可以在隧道结选择器150上方形成硬掩模160。
硬掩模140、隧道结选择器150和硬掩模160可以使用与上面参照图5至图8中的它们相应的对应物所讨论的那些类似的工艺和材料形成。
在图29中，在另一图案化工艺中，可以图案化隧道结选择器150以形成用于每个MRAM单元(诸如MRAM单元20和25)的TJ柱173。可以使用任何合适的工艺和材料图案化TJ柱173，任何合适的工艺和材料包括上面参照图10的1TJ-1MTJ柱170的图案化所描述的工艺和材料。具体地，可以在要图案化的柱上方形成掩模层，以保护它们免受图案化工艺的影响。
在图30中，在TJ柱173上方沉积覆盖介电层340。可以使用任何合适的材料和工艺来形成覆盖介电层340，任何合适的材料和工艺包括上面参照图11的介电覆盖层220的形成所描述的材料和工艺。
在图31中，使用间隙填充工艺在TJ柱173之间的间隙中沉积介电材料350。间隙填充工艺可以使用任何合适的工艺和材料，包括上面参照图12的介电材料230的形成所描述的工艺和材料。间隙填充工艺可以使介电材料350在TJ柱173上方延伸。
在图32中，可以使用诸如CMP工艺或研磨的平坦化工艺来使介电材料350的顶面与TJ柱173的顶部齐平。在一些实施例中，硬掩模160可以用作CMP停止层，使得硬掩模160的顶面与介电材料350的顶面齐平。在其它实施例中，覆盖介电层340可以用作CMP停止层，而在其它实施例中顶部电极可以用作CMP停止层，以使这些相应的CMP停止层中的每个都具有与介电材料350的顶面齐平的顶面。
在图33中，可以形成顶部电极255，随后形成顶部电极通孔265。可以将顶部电极255横向密封在绝缘层250中，并且可以将顶部电极通孔265横向密封在绝缘层260中。可以使用诸如上面参照图14中的它们相应的对应物所描述的材料和工艺来形成顶部电极255、顶部电极通孔265、绝缘层250和绝缘层260。
在形成顶部电极通孔265之后，可以在顶部电极通孔265上方形成另一再分布结构，以将MRAM单元耦接在一起形成阵列，并向MRAM单元提供输入以偏置MRAM单元。可以使用与上面参照再分布结构110所讨论的那些类似的工艺和材料来形成再分布结构。
在图34中，示出了包括图案化底部电极125和MTJ柱172’的实施例。类似地，图34还示出了包括图案化顶部电极255以及MTJ柱173’的实施例，使得1TJ-1MTJ柱174’包括MTJ柱172’和TJ柱173’。以这种方式形成底部电极125和/或顶部电极255可以使用上面参照图22中的它们相应的对应物所讨论的材料和工艺来实施。
应该理解，可以混合所描述的实施例，使得底部电极125的形成例如与图34所示的实施例一致，而顶部电极255例如与图23或图33所示的实施例一致，反之亦然。
在图35中，示出了图14的结构，除了形成隧道结选择器150和MTJ结构130的顺序相反，使得MTJ结构130位于隧道结选择器150上方之外。应该理解，MTJ结构130和隧道结选择器150可以以上述任何实施例中的任一顺序形成。
实施例提供了与MTJ结构一致的双极隧道结选择器，以提供将MTJ结构设置为并行或反并行模式的能力。隧道结选择器使用MgO作为隧道势垒的材料，从而通过与MRAM和CMOS器件兼容的材料和工艺提供稳健的操作并易于制造。在隧道结选择器中，绝缘中间层可以设置在隧道势垒与顶部接触件之间和/或设置在隧道势垒与底部接触件之间，以促进IV曲线的非线性。优势还包括通过消除存取晶体管和其它电路逻辑以支持切换存取晶体管来降低MRAM器件的复杂性，从而减小MRAM单元尺寸。
一个实施例是包括第一磁阻式随机存取存储器(MRAM)单元的器件，该MRAM单元包括底部电极、磁隧道结结构、包括隧道结的双极选择器和顶部电极。在实施例中，双极选择器包括底部接触层、包含MgO的隧道结层和顶部接触层。在实施例中，底部接触层或顶部接触层包括：钽、钨、铬、钌、钼、硅、锗或CoFeB的非磁性合金。在实施例中，底部接触层和顶部接触层与隧道结层共享相同的结晶度。在实施例中，隧道结层的厚度在0.5nm和5nm之间。在实施例中，双极选择器包括底部接触层、隧道结层、介于底部接触层和隧道结层之间的第一中间层，以及顶部接触层。在实施例中，第一中间层包括氧化物。在实施例中，底部接触层包括第一材料，并且第一中间层是第一材料的氧化物。在实施例中，该器件的双极选择器还包括介于顶部接触层和隧道结层之间的第二中间层。
另一实施例是包括第一存储器单元的器件，该第一存储器单元包括设置在第一柱中的磁隧道结、设置在第一柱中的双极选择器，其中，双极隧道结选择器包括隧道结肖特基势垒、位于第一柱上方的顶部电极和位于第一柱下方的底部电极。该器件包括通过顶部电极与第一存储器单元连接的第二存储器单元。该器件还包括通过底部电极与第一存储器单元连接的第三存储器单元。介电材料横向围绕第一柱填充。在实施例中，双极选择器包括：底部接触件、位于底部接触件上的第一中间层、位于第一中间层上包括厚度介于0.5nm和5nm之间的MgO的隧道层、位于隧道层上的第二中间层；以及位于第二中间层上的顶部接触件。在实施例中，顶部接触件和底部接触件具有与隧道层相同的晶体结构。在实施例中，第一中间层和第二中间层包括不同的材料组分。在实施例中，第一中间层和第二中间层每个的厚度在1nm和5nm之间。
另一实施例是包括在衬底上方沉积底部电极层的方法。在底部电极层上方形成磁隧道结(MTJ)结构。在MTJ结构上方形成双极选择器，该双极选择器包括隧道结。在双极选择器上方沉积顶部电极层。图案化顶部电极层上方的掩模层。蚀刻MTJ结构的部分和双极选择器的部分以形成一个或多个柱。间隙填充材料沉积为横向地围绕一个或多个柱的第一柱。在实施例中，形成双极选择器包括沉积底部接触层，沉积隧道结层和沉积顶部接触层。在实施例中，形成双极选择器还包括：形成介于底部接触层和隧道结层之间的第一中间层；以及形成介于顶部接触层和隧道结层之间的第二中间层，第一中间层包括氧化物。在实施例中，形成第一中间层包括沉积第一材料并通过将氧引入至包含第一中间层的腔室中来氧化第一材料，沉积第一材料并通过从隧道结层中清除氧原子来氧化第一材料，或从隧道结层清除氧原子来氧化底部接触层的部分。在实施例中，蚀刻以形成一个或多个柱包括在形成双极选择器之前，蚀刻MTJ结构以形成一个或多个柱的MTJ部分，该MTJ结构包括MTJ部分；蚀刻双极选择器的该部分以形成该柱的隧道结选择器部分，还包括：在一个或多个柱的MTJ部分上方形成第一介电覆盖层，以及在该柱的隧道结选择器部分上方形成第二介电覆盖层。在实施例中，该方法还包括在形成顶部电极层之后蚀刻底部电极层以形成底部电极。
本发明的实施例提供了一种存储器器件，包括：第一磁阻式随机存取存储器(MRAM)单元，包括：底部电极；磁隧道结结构，电耦接至所述底部电极；双极选择器，包括隧道结，所述双极选择器在单个柱中与所述磁隧道结结构对准，所述双极选择器电耦接至所述磁隧道结结构；以及顶部电极，电耦接至所述双极选择器。在实施例中，所述双极选择器包括：底部接触层；顶部接触层；以及隧道结层，包括介于所述底部接触层和所述顶部接触层之间的MgO。在实施例中，所述底部接触层或所述顶部接触层包括：钽、钨、铬、钌、钼、硅、锗或CoFeB的非磁性合金。在实施例中，所述底部接触层和所述顶部接触层与所述隧道结层共享相同的结晶度。在实施例中，所述隧道结层的厚度在0.5nm和5nm之间。在实施例中，所述双极选择器包括：底部接触层；隧道结层；第一中间层，介于所述底部接触层和所述隧道结层之间；以及顶部接触层。在实施例中，所述第一中间层包括氧化物。在实施例中，所述底部接触层包括第一材料，并且其中，所述第一中间层是所述第一材料的氧化物。在实施例中，存储器器件还包括：第二中间层，介于所述顶部接触层和所述隧道结层之间。
本发明的实施例还提供了一种存储器器件，包括：第一存储器单元，所述第一存储器单元包括：底部电极，设置在柱的底部处，磁隧道结，位于所述底部电极上方，所述磁隧道结设置在所述柱中，双极选择器，电耦接至所述磁隧道结，所述双极选择器与所述柱中的所述磁隧道结对准，所述双极选择器包括隧道结势垒，以及顶部电极，设置在所述双极选择器上方的所述柱的顶部处；第二存储器单元，通过所述顶部电极与所述第一存储器单元连接；第三存储器单元，通过底部电极与所述第一存储器单元连接；以及介电材料，横向围绕所述柱填充。在实施例中，所述双极选择器包括：底部接触件；第一中间层，位于所述底部接触件上，隧道层，由厚度介于0.5nm和5nm之间的MgO组成并且位于所述第一中间层上；第二中间层，位于所述隧道层上；以及顶部接触件，位于所述第二中间层上。在实施例中，所述顶部接触件和所述底部接触件具有与所述隧道层相同的晶体结构。在实施例中，所述第一中间层和所述第二中间层包括不同的材料组分。在实施例中，所述第一中间层和所述第二中间层的每个的厚度在1nm和5nm之间。
本发明的实施例又提供了一种形成存储器器件的方法，包括：在衬底上方沉积底部电极层；在所述底部电极层上方沉积磁隧道结(MTJ)的第一膜层；在所述第一膜层上方沉积双极隧道结的第二膜层；在所述第二膜层上方沉积顶部电极层；蚀刻所述顶部电极层以形成顶部电极；蚀刻所述第二膜层以形成双极选择器；蚀刻所述第一膜层以形成磁隧道结结构，其中，所述顶部电极、所述双极选择器和所述磁隧道结结构在垂直柱中对准；以及横向围绕所述垂直柱沉积间隙填充材料。在实施例中，沉积所述第二膜层包括：沉积底部接触层；沉积隧道结层；以及沉积顶部接触层。在实施例中，该方法还包括：退火所述第二膜层，所述退火使得底部接触层的结晶度和顶部接触层的结晶度与所述隧道结层的结晶度匹配。在实施例中，沉积所述第二膜层还包括：在所述底部接触层和所述隧道结层之间形成第一中间层；以及形成介于所述顶部接触层和所述隧道结层之间的第二中间层，所述第一中间层包括氧化物。在实施例中，形成所述第一中间层包括：沉积第一材料并且通过将氧引入至所述第一中间层来氧化所述第一材料，沉积所述第一材料并且通过从所述隧道结层清除氧原子来氧化所述第一材料，或者从所述隧道结层清除氧原子来氧化所述底部接触层的部分。在实施例中，在沉积所述第二膜层之前实施蚀刻所述第一膜层以形成所述磁隧道结结构的步骤，还包括：在沉积所述第二膜层之前，在所述磁隧道结结构上方沉积第一介电覆盖层；以及在沉积所述第二膜层之后，在所述第二膜层上方沉积第二介电覆盖层。
上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
第一磁阻式随机存取存储器(MRAM)单元，包括：
底部电极；
磁隧道结结构，电耦接至所述底部电极；
双极选择器，包括隧道结，所述双极选择器在单个柱中与所述磁隧道结结构对准，所述双极选择器电耦接至所述磁隧道结结构；以及
顶部电极，电耦接至所述双极选择器。
2.根据权利要求1所述的存储器器件，其中，所述双极选择器包括：
底部接触层；
顶部接触层；以及
隧道结层，包括介于所述底部接触层和所述顶部接触层之间的MgO。
3.根据权利要求2所述的存储器器件，其中，所述底部接触层或所述顶部接触层包括：钽、钨、铬、钌、钼、硅、锗或CoFeB的非磁性合金。
4.根据权利要求2所述的存储器器件，其中，所述底部接触层和所述顶部接触层与所述隧道结层共享相同的结晶度。
5.根据权利要求2所述的存储器器件，其中，所述隧道结层的厚度在0.5nm和5nm之间。
6.根据权利要求1所述的存储器器件，其中，所述双极选择器包括：
底部接触层；
隧道结层；
第一中间层，介于所述底部接触层和所述隧道结层之间；以及
顶部接触层。
7.根据权利要求6所述的存储器器件，其中，所述第一中间层包括氧化物。
8.根据权利要求7所述的存储器器件，其中，所述底部接触层包括第一材料，并且其中，所述第一中间层是所述第一材料的氧化物。
9.一种存储器器件，包括：
第一存储器单元，所述第一存储器单元包括：
底部电极，设置在柱的底部处，
磁隧道结，位于所述底部电极上方，所述磁隧道结设置在所述柱中，
双极选择器，电耦接至所述磁隧道结，所述双极选择器与所述柱中的所述磁隧道结对准，所述双极选择器包括隧道结势垒，以及
顶部电极，设置在所述双极选择器上方的所述柱的顶部处；
第二存储器单元，通过所述顶部电极与所述第一存储器单元连接；
第三存储器单元，通过底部电极与所述第一存储器单元连接；以及
介电材料，横向围绕所述柱填充。
10.一种形成存储器器件的方法，包括：
在衬底上方沉积底部电极层；
在所述底部电极层上方沉积磁隧道结(MTJ)的第一膜层；
在所述第一膜层上方沉积双极隧道结的第二膜层；
在所述第二膜层上方沉积顶部电极层；
蚀刻所述顶部电极层以形成顶部电极；
蚀刻所述第二膜层以形成双极选择器；
蚀刻所述第一膜层以形成磁隧道结结构，其中，所述顶部电极、所述双极选择器和所述磁隧道结结构在垂直柱中对准；以及
横向围绕所述垂直柱沉积间隙填充材料。
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