KR102437892B1 - 터널 접합부 선택기 mram - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

자기 저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory, MRAM) 셀은 하단 전극, 자기 터널 접합부 구조물, 바이폴라 터널 접합부 선택기, 및 상단 전극을 포함한다. 터널 접합부 선택기는 MgO 터널 배리어층을 포함하고, MTJ 구조물을 평행 또는 반평행 모드로 놓기 위한 바이폴라 기능을 제공한다.

Description

터널 접합부 선택기 MRAM{TUNNEL JUNCTION SELECTOR MRAM}
집적 회로(Integrated Circuit, IC) 디바이스에서, 자기 저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory, MRAM)는 차세대 비휘발성 메모리 디바이스를 위한 새로운 기술이다. MRAM은 MRAM 셀의 어레이를 포함하는 메모리 구조물이다. 각각의 MRAM 셀은 자기 터널 접합부(Magnetic Tunnel Junction, MTJ) 요소를 포함하고, MTJ 요소의 저항은 논리 "0" 또는 논리 "1"을 나타내도록 조정 가능하다. MTJ 요소는 터널링 절연층에 의해 분리되는 하나의 기준층 및 하나의 강자기 자유층을 포함한다. MTJ 요소의 저항은 기준층의 자기 모멘트의 방향을 기준으로 강자기 자유층의 자기 모멘트의 방향을 변화시킴으로써 조정된다. 낮은 저항과 높은 저항이 사용되어 디지털 신호 "1" 또는 "0"을 나타내고, 이로 인해 데이터 저장이 가능하다.
적용 관점에서, MRAM은 많은 장점을 갖는다. MRAM은 간단한 셀 구조물 및 CMOS 로직과 비슷한 공정을 가지므로, 다른 비휘발성 메모리 구조물과 비교하여 제조 복잡성과 비용이 줄어든다. 전술한 매력적인 특성에도 불구하고 MRAM 개발과 관련하여 많은 문제가 있다. 이러한 MRAM의 구성 및 물질에 관한 다양한 기술이, 디바이스 성능을 개발하고 추가로 개선하기 위해 구현되었다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 14는, 일부 실시예에 따른, MRAM 셀의 형성에 있어서 중간 단계를 도시한다.
도 15 내지 도 17은, 다른 실시예에 따른, MRAM 셀의 형성에 있어서 중간 단계를 도시한다.
도 18 내지 도 23은, 일부 실시예에 따른, MRAM 셀의 필라(pillar)에 포함되는 전극을 갖는 MRAM 셀의 실시예의 형성에 있어서 중간 단계를 도시한다.
도 24 내지 도 34는, 일부 실시예에 따른, 두 개의 필라 형성 단계를 사용하는 MRAM 셀의 실시예의 형성에 있어서 중간 단계를 도시한다.
도 35는, 일부 실시예에 따른, 터널 접합부 선택기 및 MTJ 구조물의 위치가 변경되는 MRAM 셀을 도시한다.
아래의 개시는 본 개시의 다양한 피처부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처부 상의 또는 그 위의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 콘택트하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부 사이에 형성되어 제1 및 제2 피처부가 직접 콘택트하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 구성 요소 또는 피처부와 다른 구성 요소(들) 또는 피처부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
MRAM 디바이스의 셀은 전류가 양방향으로 흐를 수 있을 것을 요구한다. 판독 작업은 MRAM 셀에 걸쳐 저항을 측정하기 위해 순방향으로 작은 전류를 통과시켜야 하는 반면, 기록 작업은 MRAM 셀의 자기 터널 접합부(Magnetic Tunnel Junction, MTJ)의 자유층 내의 전자의 스핀 방향을 제어하기 위해 순방향 및 역방향 모두로 더 큰 전류를 통과시켜야 한다. 예를 들어, MRAM 기반 메모리 디바이스는, 액세스 트랜지스터를 사용하여 역방향 전류 흐름을 제어하고, 결과적으로 MRAM 셀의 MTJ의 자유층의 스핀 방향을 제어할 수 있다. 액세스 트랜지스터는 기록 워드 라인을 사용하여 스위칭될 수 있다. MRAM 셀의 한 단부는 비트 라인에 연결되고, MRAM 셀의 다른 단부는 선택 라인 또는 판독 워드 라인에 연결된다. 이 배열은 "하나의 트랜지스터 선택기 하나의 자기 터널 접합부(One Transistor Selector One Magnetic Tunnel Junction, 1T-1MTJ) MRAM 셀로 알려져 있다. 그러나, 이러한 배열은 자유층 스핀을 제어하는 능력을 제공하지만, 제조 기술의 개선으로 셀 크기가 감소함에 따라, 액세스 트랜지스터는 MRAM 셀에 대해 더 큰 백분율의 풋 프린트 요건을 필요로 할 것이다.
본 개시에 설명된 실시예는 액세스 트랜지스터의 필요성을 배제한다. 그 대신에, 터널 접합부를 사용하는 바이폴라 선택기가 사용된다. 그러나, 바이폴라 선택기는 일반적으로 통상적으로 사용되지 않는 물질 또는 귀금속 콘택트를 사용한다. 바이폴라 선택기는 또한 일반적으로 제한된 내구성(약 106 사이클 미만)을 겪는다. 그러나, 실시예 공정은 바이폴라 선택기에서 MgO를 사용하는 터널 접합부를 사용한다. 이는 유리하게도 강건하고 경제적인 바이폴라 선택기를 결과적으로 생성한다. 결과적인 터널 접합부 선택기는 많은 수의 판독/기록 액세스(약 1016 사이클 초과)를 견딜 수 있고 높은 전류 밀도(약 10 MA/cm2 초과)를 견딜 수 있다. 실시예는 "하나의 터널 접합부 하나의 자기 터널 접합부(One Tunnel Junction One Magnetic Tunnel Junction, 1TJ-1MTJ) 구성을 사용하여 액세스 트랜지스터에 대한 필요성을 배제하는 MRAM 셀 및 디바이스를 설명한다. 실시예는 MRAM 셀과 호환 가능한 물질로 만들어진 바이폴라 선택기, 그리고 MRAM 디바이스 및 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, CMOS) 디바이스의 생성과 호환되는 공정을 사용한다.
도 1 내지 도 14는 일부 실시예에 따른 MRAM 디바이스(10)의 생성에 있어서 중간 단계를 도시한다. 도 15 내지 도 17은 다른 실시예에 따른 MRAM 디바이스(10)의 생성에 있어서 중간 단계를 도시한다. 도 18 내지 도 23은 또 다른 실시예에 따른 MRAM 디바이스(10)의 생성에 있어서 중간 단계를 도시한다. 도 24 내지 도 33은 또 다른 실시예에 따른 MRAM 디바이스(10)의 생성에 있어서 중간 단계를 도시한다. 도 34는 다른 일 실시예에 따른 형성 공정 후의 MRAM 디바이스(10)를 도시한다. 도 35는 일부 실시예에 따라 피처부의 형성 순서가 변경되는 MRAM 디바이스(10)를 도시한다.
도 1에서, 일부 실시예에서, 기판(100)은 기판일 수 있고, MRAM 디바이스(10)는 기판 위에 형성된다. MRAM 디바이스(10)는, MRAM 셀(20) 및 MRAM 셀(25)을 포함하는 여러 MRAM 셀 영역을 포함할 수 있다. MRAM 디바이스(10)의 MRAM 셀의 층이 만들어진 후, 셀은 복수의 개별 MRAM 셀로 패터닝된다.
일부 실시예에서, 기판(100)은 실리콘, 실리콘 게르마늄 등과 같은 반도체 물질로 형성될 수 있다. 일부 실시예에서, 기판(100)은 결정질 실리콘 기판, 결정질 실리콘 탄소 기판, 결정질 실리콘 게르마늄 기판, III-V 화합물 반도체 기판 등과 같은 결정질 반도체 기판이다. 일 실시예에서, 기판(100)은, 도핑되거나 미도핑된 벌크 반도체, 또는 절연체 상 반도체(Semiconductor-On-Insulator, SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, 또는 절연체 상 실리콘 게르마늄(Silicon Germanium On Insulator, SGOI)과 같은 이의 조합과 같은 반도체 물질의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판 또는 하이브리드 배향 기판을 포함한다.
일부 실시예에서, 기판(100)은, 그 안에 임의의 능동 디바이스의 형성이 없는, 유리 캐리어 기판, 세라믹 캐리어 기판 등과 같은, 캐리어 기판일 수 있다.
재분배 구조물(110)이 기판(100) 위에 형성된다. 일부 실시예에서, 재분배 구조물(110)은 유전체 물질과 같은 절연 물질(113)로 형성될 수 있다. 일부 실시예에서, 재분배 구조물(110)은, 3.8 미만, 예를 들어 약 3.0 미만 또는 약 2.5 미만의 낮은 유전 상수(k 값)를 가지는 유전체 물질을 포함할 수 있는, 금속간 유전체(Inter-Metal Dielectric, IMD)층 또는 층간 유전체(Inter-Layer Dielectric, ILD)층을 포함할 수 있다. 재분배 구조물(110)은 또한 도전성 피처부(115)와 같은 도전성 피처부를 포함할 수 있다. 재분배 구조물(110)의 절연 물질(113)은 PSG, BSG, BPSG, FSG, TEOS, 블랙 다이아몬드(Black Diamond, 어플라이드 머티어리얼즈(Applied Materials Inc.)의 등록 상표), 탄소 함유 저-k 유전체 물질, 수소 실세스퀴옥산(Hydrogen SilsesQuioxane, HSQ), 메틸 실세스퀴옥산(MethylSilsesQuioxane, MSQ) 등으로 형성될 수 있다.
도전성 피처부(115)는 기판(100) 또는 재분배 구조물(110)에 내장되거나 다른 기판에 형성될 수 있는 능동 또는 수동 디바이스(예를 들어, 트랜지스터 또는 다른 전기 구성 요소)에 커플링될 수 있다. 도전성 피처부(115)는, 예를 들어 트랜지스터의 소스/드레인 영역, 게이트 전극, 콘택트 패드, 비아의 일부, 금속 라인의 일부 등을 포함할 수 있다. 능동 디바이스는 트랜지스터 등과 같은 다양한 능동 디바이스를 포함할 수 있고, 수동 디바이스는 설계의 원하는 구조적 및 기능적 부분을 생성하기 위해 함께 사용될 수 있는 커패시터, 저항, 인덕터 등과 같은 디바이스를 포함할 수 있다. 능동 디바이스 및 수동 디바이스는 기판(100) 또는 재분배 구조물(110) 내에 또는 위에 임의의 적합한 방법을 사용하여 형성될 수 있다.
재분배 구조물(110)에 형성된 도전성 피처부(115)는, 예를 들어 구리 또는 구리 합금으로 형성될 수 있는 콘택트 또는 금속 라인을 포함할 수 있다. 일부 실시예에서, 도전성 피처부(115)는 MRAM 디바이스(10)에 형성될 MRAM 셀에 어드레싱을 제공하기 위한 상호 연결체의 일부일 수 있다. 이러한 실시예에서, 도전성 피처부(115)는 비트 라인 또는 워드 라인과 같은 제어 라인일 수 있다. 일부 실시예에서, 도전성 피처부(115)는 텅스텐, 알루미늄 등과 같은 다른 도전성 물질을 포함할 수 있다. 또한, 도전성 피처부(115)는, 도전성 피처부(115) 아래에 형성되고, 이를 둘러싸는 도전성 확산 배리어층(미도시)에 의해 둘러싸일 수 있다. 도전성 확산 배리어층은 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등으로 형성될 수 있다.
도전성 피처부(115)는 임의의 적합한 공정에 의해 형성될 수 있다. 예를 들어, 도전성 피처부(115)에 대응하는 개구부가 만들어지는 패터닝 및 도금 공정에 의해, 도전성 확산 배리어층이 개구부(사용되는 경우)에 퇴적되고 이어서 시드층이 퇴적된다. 다음으로, 도전성 피처부(115)는 전기 도금 또는 무전해 도금을 포함하는 도금 공정과 같은 임의의 적합한 공정에 의해 형성된다. 도전성 피처부(115)의 형성 후에, 화학적 기계적 연마(Chemical Mechanical Polish, CMP) 공정과 같은 적합한 에칭 및/또는 연마 공정에 의해, 과잉 시드층 및 도전성 확산 배리어층과 함께 임의의 과잉 물질이 제거될 수 있다. 도전성 피처부(115)를 형성하기 위해 다른 적합한 공정이 사용될 수 있다.
재분배 구조물(110)은 절연 물질(113) 및 도전성 피처부(115)의 다층을 포함할 수 있다.
또한, 도 1에 도시된 바와 같이, 일부 실시예에 따른, 재분배 구조물(110)의 하단 비아층(110b)의 세부 사항이 도시된다. 하단 비아층(110b)은 선택적 에칭 정지층(116), 절연층(117), 하단 전극 비아(119) 및 선택적 무질소 반사 방지 코팅(Nitrogen Free Anti Reflective Coating, NFARC)층(118)을 포함할 수 있다. 에칭 정지층(116)은 재분배 구조물(110) 위에 퇴적될 수 있고, 하나 이상의 층으로 만들어질 수 있다. 일부 실시예에서, 에칭 정지층(116)은 질화물, 산화물, 탄화물, 탄소 도핑된 산화물 및/또는 이의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 정지층(116)은 또한, 금속 또는 반도체 물질의 산화물, 질화물 또는 탄화물과 같은, 금속 또는 반도체 물질을 포함할 수 있다. 이러한 물질은, 예를 들어 알루미늄 질화물, 알루미늄 산화물, 실리콘 탄화물, 실리콘 질화물 등을 포함할 수 있다. 에칭 정지층(116)은 동일하거나 상이한 물질의 다층을 포함할 수 있다. 에칭 정지층(116)은, 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD) 또는 고밀도 플라즈마 CVD(High Density Plasma CVD, HDPCVD), 원자층 퇴적(Atomic Layer Deposition, ALD), 저압 CVD(Low-Pressure CVD, LPCVD), 물리적 기상 증착(Physical Vapor Deposition, PVD) 등과 같은 임의의 적합한 방법에 의해 형성될 수 있다. 일부 실시예에 따르면, 에칭 정지층(116)은 또한, 구리와 같은 바람직하지 않은 구성 요소가 후속적으로 형성되는 층으로 확산되는 것을 방지하기 위한 확산 배리어층으로서 사용될 수도 있다. 에칭 정지층(116)은 약 30 Å 내지 약 100 Å, 예를 들어 약 50 Å의 총 두께로 퇴적될 수 있지만, 다른 값이 사용될 수 있고 고려된다.
에칭 정지층(116)을 퇴적한 후에, 절연층(117)이 임의의 적합한 형성 공정에 의해 임의의 적합한 물질을 사용하여 형성될 수 있다. 일 실시예에서, 절연층(117)은 테트라에틸 오르토실리케이트(Tetraethylorthosilicate, TEOS), 테트라메틸 오르토실리케이트(Tetramethylorthosilicate, TMOS) 등을 사용하여 형성된 실리콘 산화물 네트워크와 같은 절연 물질을 포함할 수 있다. 절연층(117)은 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD), 고밀도 플라즈마(High-Density Plasma, HDP) 퇴적 등과 같은 임의의 적합한 공정에 의해 형성될 수 있다. 일부 실시예에서, 절연층(117)은 실리콘 탄화물, 실리콘 산화질화물 등을 포함할 수 있다.
일부 실시예에서, 하단 비아층(110b)은, 후속하는 포토 패터닝 공정에서 보조하도록 형성될 수 있는 NFARC층(118)을 포함할 수 있다. NFARC(118)는 임의의 허용 가능한 공정을 사용하여 형성될 수 있고 임의의 적합한 물질을 포함할 수 있다. 일부 실시예에서, 별도의 NFARC(118)가 사용되지 않고 절연층(117)이 NFARC로서 사용될 수 있다.
다음으로, 절연층(117)이 패터닝되고, 절연층(117) 및 에칭 정지층(116)에 개구부가 형성되어 대응하는 도전성 피처부(115)를 노출시킨다. 개구부는 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 개구부는 NFARC층, 절연층(117) 및 에칭 정지층(116)에서 만들어질 수 있고, 패터닝된 포토 레지스트(미도시)를 사용하여 포토 패터닝 공정에 의해 형성될 수 있다. 패터닝된 포토 레지스트의 패턴은 각 층의 물질에 선택적인 에천트를 사용하여 적합한 에칭 공정에 의해 각 층으로 전사될 수 있다. 일부 실시예에서, NFARC층(118)은 (사용되는 경우) 하드 마스크로의 역할을 할 수 있다. 다른 실시예에서, 하단 전극 비아(119)를 위한 개구부를 에칭하기 전에 NFARC층(118) 위에 별도의 하드 마스크(미도시)가 퇴적될 수 있다. 도전성 피처부(115)가 이 개구부에 의해 노출된 후에, 개구부는 하단 전극 비아(119)를 형성하는 도전성 물질로 채워진다.
일부 실시예에서, 도전성 배리어층(미도시)은 개구부를 도전성 물질로 충전하기 전에 개구부에 형성될 수 있다. 도전성 배리어층은 도전성 피처부(115)에 대해 전술한 것과 유사할 수 있다. 일부 실시예에서, 하단 전극 비아(119)의 도전성 물질은 비아 개구부를 과도하게 채울 수 있고, 하단 전극 비아(119)의 과잉 도전성 물질을 제거하고 하단 전극 비아(119)의 상단을 NFARC층(118)의 상단까지 평탄화하기 위해 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 후속하는 평탄화 공정이 사용될 수 있다. 도전성 배리어층을 사용하여 비아 개구부를 라이닝하는 실시예에서, NFARC층(118) 위에 형성될 수 있는 과잉 부분 또한 평탄화 공정에 의해 제거될 수 있다. 하단 전극 비아(119)는 약 50 Å 내지 약 500 Å의 두께로 퇴적되고 평탄화될 수 있지만, 다른 두께가 고려되어 사용될 수 있다.
하단 전극 비아(119)의 도전성 물질은, 전기 도금, 무전해 도금, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC, PVD 등과 같은 임의의 적합한 퇴적 공정에 의해 형성될 수 있다. 층(110a) 및 하단 전극 비아층(110b)의 재분배 구조물(110)의 세부 사항은 추가 도면에서 생략됨에 유의한다.
도 2에는 MRAM 디바이스(10)의 하단 전극(125)이 형성되어 있다. 하단 전극(125)을 형성하기 위한 다른 공정이 아래의 도 18과 관련하여 후술될 것이다. 일부 실시예에서, 하단 전극(125)은 먼저 절연층(120)을 퇴적하는 단계, 절연층(120)을 패터닝하여 그 안에 하단 전극(119)을 노출시키는 개구부를 형성하는 단계에 이어, 하단 전극(125)의 물질을 개구부에 퇴적하는 단계에 의해 형성될 수 있다. 절연층(120)은, 절연 물질(113)과 관련하여 전술한 바와 유사한 물질 및 공정을 사용하여 제조 및 패터닝될 수 있고, 이는 반복 설명되지 않는다. 일부 실시예에서, 하단 전극(125)은 단일층을 포함할 수 있는 반면, 다른 실시예에서, 하단 전극(125)은 동일한 물질 또는 상이한 물질의 다수의 별개 층을 포함할 수 있다. 일부 실시예에서, 하단 전극(125)은 티타늄 질화물, 탄탈럼 질화물, 질소, 티타늄, 탄탈럼, 텅스텐, 코발트, 구리 등의 단일층을 포함할 수 있다. 일부 실시예에서, 하단 전극(125)은, 티타늄 질화물, 티타늄, 및 티타늄 질화물; 탄탈럼 질화물, 탄탈럼, 및 탄탈럼 질화물; 탄탈럼, 탄탈럼 질화물, 및 탄탈럼; 티타늄, 티타늄 질화물, 및 티타늄; 탄탈럼 및 티타늄 질화물; 티타늄 및 탄탈럼 질화물; 티타늄 질화물 및 탄탈럼 질화물; 티타늄 질화물 및 텅스텐; 탄탈럼 질화물 및 텅스텐; 등의 다층 구조물을 포함할 수 있다.
도 3에서, MRAM 디바이스(10)의 하단 전극(125)의 형성 후에, 자기 터널 접합부(Magnetic Tunnel Junction, MTJ) 구조물(130)이 형성될 수 있다. MTJ 구조물(130)은, MRAM 디바이스(10)와 같은 MRAM 디바이스의 MTJ에 대한 임의의 적합한 구성을 포함할 수 있다. MTJ 구조물(130)에 대한 다양한 구성이 도 4a 및 도 4b와 관련하여 논의된다.
도 4a 및 도 4b를 참조하면, 일부 실시예에 따른 MTJ 구조물의 다양한 예시적인 구성이 도시된다. MTJ 구조물(130)에는 임의의 적합한 구조물이 사용될 수 있음을 이해할 것이다.
도 4a 및 도 4b에서, MTJ 구조물(130)의 층은 반강자기층(antiferromagnetic layer)(132), 기준층(134) 및 자유층(138)을 포함할 수 있다. 반강자기층(132)은 때때로 합성 반강자기층으로 지칭된다. 기준층(134)은 때때로 고정층으로 지칭된다. 도 4a 및 도 4b에서, MTJ 구조물(130)은 또한 기준층(134)과 자유층(138) 사이에 배치되는 하나 이상의 터널 배리어층(136)을 포함한다. 도 4b에서, MTJ 구조물(130)은 도 4a의 구조물로부터 반전되고, 기준층(134)과 자유층(138) 사이에 개재되는 하나 이상의 터널 배리어층(136)을 포함하도록 도시된다. 또한, MTJ 구조물(130)의 더 많거나 적은 층이 MRAM 디바이스(10)에 통합될 수 있다.
도 4a에서, 반강자기층(132)이 하단 전극(125) 위에 형성되고, 기준층(134)이 반강자기층(132) 위에 형성되고, 자유층(138)이 기준층(134) 위에 형성된다. 그러나, 도 4b에 도시된 바와 같이, MTJ 구조물(130)의 다른 배열이 고려되는 바, 여기서 자유층(138)이 하단 전극(125) 위에 형성되고, 기준층(134)이 자유층(138) 위에 형성되고, 반강자기층(132)이 기준층(134) 위에 형성된다. 반강자기층(132), 기준층(134) 및 자유층(138)은 순차적으로 형성될 수 있다.
반강자기층(132)은, 망간(Mn), 및 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 니켈(Ni), 팔라듐(Pd), 철(Fe), 오스뮴(Os) 등과 같은 다른 금속(들)을 포함하는 금속 합금으로 형성될 수 있다. 따라서, 반강자기층(132)은 백금 망간(PtMn), 이리듐 망간(IrMn), 루테늄 망간(RuMn), 로듐 망간(RhMn), 니켈 망간(NiMn), 팔라듐 망간(PdPtMn), 철 망간(FeMn), 오스뮴 망간(OsMn), 이의 합금 등으로 형성될 수 있다. 기준층(134)과 반강자기층(132)은 서로 다른 물질 또는 동일한 물질로 형성될 수 있다. 기준층(134) 및 자유층(138)은, 코발트 철(CoFe), 니켈 철(NiFe), 코발트 철 붕소(CoFeB), 코발트 철 붕소 텅스텐(CoFeBW) 등과 같은 강자기 물질 합금으로 형성될 수 있다. 터널 배리어층(136)은, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 산화질화물(AlON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 스피넬(MgAl2O4)과 같은 스피넬 합금, 크리소베릴(BeAl2O4), 가나이트(ZnAl2O4), 갤럭사이트(MnAl2O4), 마그네시오 크로마이트(MgCr2O4), 징코 크로마이트(ZnCr2O4), 이의 조합 등으로 형성될 수 있다. MTJ 구조물(130)의 다양한 층은 다른 물질로 형성될 수 있음을 인식해야 한다. 반강자기층(132), 기준층(134), 자유층(138) 및 터널 배리어층(136)은 각각 PVD, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등과 같은 임의의 적합한 공정을 사용하여 형성될 수 있고, 단일층 또는 다중층으로 형성될 수 있다.
도 5에서, 하드 마스크(140)가 MTJ 구조물(130) 위에 형성된다. 후속 공정에서, 하드 마스크(140)는, MRAM 셀의 필라(pillar)를 형성하는 데 있어서 에칭 마스크로서 패터닝되고 사용될 것이다. 하드 마스크(140)는, 티타늄 질화물, 탄탈럼 질화물 등과 같은, 금속 하드 마스크를 위한 임의의 적합한 백 엔드 오브 라인(back end of line) 물질로 만들어질 수 있다. 일부 실시예에서, 하드 마스크(140)는, 탄탈럼, 텅스텐, 크롬, 루테늄, 몰리브덴, 실리콘, 게르마늄, 다른 MRAM 호환 금속(MRAM compatible metal), 또는 이의 질화물 및/또는 산화물과 같은 조합을 포함하는 조성물로 만들어질 수 있다. 하드 마스크(140)는, 예를 들어 PVD, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등의 임의의 적합한 공정을 사용하여, 약 10 nm 내지 30 nm의 두께로 형성될 수 있지만, 다른 두께를 사용할 수도 있다.
도 6에서, 터널 접합부 선택기(150)가 하드 마스크(140) 위에 형성된다. 터널 접합부 선택기(150)는 MRAM 셀의 자유층의 전자 스핀을 설정하기 위한 바이폴라 선택기로서 기능할 수 있다. 터널 접합부 선택기(150)는 다층을 포함할 수 있고, 터널 접합부 선택기(150)에 따라 약 10 nm 내지 약 115 nm의 총 두께를 가질 수 있지만, 다른 두께가 사용될 수도 있다. 터널 접합부 선택기의 형성에 대한 세부 사항은 도 7a 및 7b와 관련하여 설명된다.
터널 접합부 선택기(150)는 쇼트키 다이오드(Schottky diode)의 동작을 모방함으로써 바이폴라 선택기로서 동작한다. 다시 말해서, 터널 접합부 선택기는 쇼트키 배리어 역할을 한다. 따라서, 순방향 바이어스 전압은 전류를 순방향으로 자유롭게 흐르도록 하는 반면, 역방향 바이어스 전압은 일시적으로 배리어 특성을 극복하고 전류를 역방향으로 흐를 수 있게 한다. 이러한 특성은, MTJ 구조물(130)의 자유층(138)의 자기 스핀이 기준층(134)과 평행 또는 반평행 모드가 되도록 하여, MRAM 셀과 연관된 저항을 제어할 수 있게 한다.
도 7a에는, 세 개의 층을 포함하는 터널 접합부 선택기(150)가 도시된다. 터널 접합부 선택기(150)의 하단 콘택트층(154)은, 금속 또는 반도체를 포함하여, MRAM 셀에 사용하기에 적합한 임의의 콘택트 물질로 만들어질 수 있다. 예를 들어, 하단 콘택트층(154)은, 탄탈럼, 텅스텐, 크롬, 루테늄, 몰리브덴, 실리콘, 게르마늄, 다른 MRAM 호환 금속, 또는 이러한 물질의 질화물 및/또는 산화물과 같은 조합을 포함할 수 있다. MRAM 호환 금속은 비자기 금속을 나타낸다. 일부 자기 금속이 또한 사용될 수 있으며, 예를 들어, MRAM 호환 금속은 코발트 철 붕소 합금(CoFeB)을 포함할 수 있고, 여기서 큰 붕소 함량(중량 약 50% 초과)이 합금을 비자기로 만든다.
하단 콘택트층(154)은, 예를 들어 PVD, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등과 같은 임의의 적합한 방법에 의해, 약 5 nm 내지 약 20 nm의 두께로 퇴적될 수 있지만, 다른 두께가 사용될 수도 있다.
하단 콘택트층(154)의 퇴적 후에, 터널층(155)이 하단 콘택트층(154) 위에 형성될 수 있다. 터널층(155)은 마그네슘 산화물(MgO)을 포함할 수 있고, 약 0.5 nm 내지 약 5 nm의 두께, 또는 약 0.5 nm 내지 약 3.5 nm의 두께, 예를 들어 약 1.5 nm의 두께를 가질 수 있다. 부분적으로는, MTJ 구조물에 더 큰 시리즈(series)를 포함함으로 인한, 두꺼운 MgO(약 2.5 nm 초과) 및 바이어스 때문에, MgO를 통한 직접 터널링을 통한 그리고 인터페이스 상태 터널링을 통한 전송이 더 중요해지며, 터널링 전류의 더 큰 기여를 나타낸다. 터널층(155)은, MRAM 셀(25)과 같은 MRAM 셀에 바이어싱 전압이 인가될 때, 전자가 터널층(155)을 통해 터널링 할 수 있을 정도로 충분히 얇다. 터널층(155)의 두께가 증가함에 따라 터널링을 달성하기 위해 필요한 전류가 더 크기 때문에, 5 nm를 초과하는 두께는 비실용적이다. 0.5 nm 미만의 두께는 바이폴라 선택기에 필요한 쇼트키 배리어 특성을 달성하는 데 효과적이지 않을 수 있다. 터널층(155)은 임의의 적합한 방법, 예를 들어 PVD, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등에 의해 형성될 수 있다.
전술한 바와 같이, 터널층(155)의 물질로서 MgO를 사용하는 것은 많은 수의 판독/기록 사이클(예를 들어, 순방향 바이어스 및 역방향 바이어스 교호 상태)을 견딜 수 있는 강건한 물질을 제공하는 장점을 갖는다. 또한, 적합한 쇼트키 동작을 달성하기 위해 필요에 따라 더 두꺼운 MgO 물질층이 사용될 수 있도록, MgO 물질은 다른 물질보다 높은 전류 밀도를 견딜 수 있다.
일 실시예에서, 하단 콘택트층(154) 위에 터널층(155)을 퇴적하기 위해 PVD 공정이 사용된다. 터널층(155)은, 예를 들어 약 15℃ 내지 약 40℃의 실온에서 또는 그 부근에서 성장할 수 있지만, 다른 온도가 사용될 수 있고, 고려될 수 있다. 결과적인 터널층(155)은, 지배적인 결정 배향 및 구조를 갖는 강한 결정성(crystallinity)을 보이는 MgO층을 포함한다.
터널층(155)의 퇴적 후에, 상단 콘택트층(156)이 형성된다. 상단 콘택트층(156)은 하단 콘택트층(154)과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다.
상단 콘택트층(156)의 퇴적 후에, 터널 접합부 선택기(150)는, 예를 들어 약 1초 내지 약 180분 동안, 약 200℃ 내지 약 400℃의 저온 어닐링에 의해 어닐링될 수 있지만, 다른 온도 및 어닐링 시간이 고려될 수 있다. 이 어닐링 동안, 터널층(155)의 MgO의 결정성은 콘택트하는 금속 또는 반도체 물질 전극층, 즉 하단 콘택트층(154) 및 상단 콘택트층(156)으로 전달된다.
도 7b에서, 일부 실시예에 따른, 다섯 개의 층을 포함하는 터널 접합부 선택기(150)가 도시된다. 이 실시예에서, 콘택트층(도 7a의 상단 콘택트층(156) 및 하단 콘택트층(154))은, 콘택트층 및 콘택트층과 터널층(155) 사이의 중간층을 포함하는 2층 구조물로 대체된다. 상단 콘택트층(156) 또는 하단 콘택트층(154)으로서, 각각 실리콘 또는 게르마늄과 같은 n형 또는 p형 반도체가 사용되며, 반도체 물질 내에 공핍 영역이 위치하기 때문에 내장 쇼트키 배리어(implicit Schottky barrier)가 형성된다. 그러나, 특히 특정 금속 물질이 상단 콘택트층(156) 또는 하단 콘택트층(154)에 사용되는 경우, 콘택트층과 터널층(155) 사이의 중간층은 IV 곡선의 비선형성을 촉진시킨다. 이러한 비선형성이 없으면, 터널 접합부 선택기(150)는 MTJ 구조물(130)과 단순히 직렬로 추가될 수 있고, 따라서 MRAM 디바이스(10)의 자기 저항 특성을 저하시킬 위험이 있다.
도 7b의 하단 콘택트층(152)은 도 7a의 하단 콘택트층(154)과 유사한 물질 및 공정을 사용하여 퇴적될 수 있다. 하단 콘택트층(152)은 약 5 nm 내지 약 50 nm의 두께로 퇴적될 수 있지만, 다른 두께가 고려되어 사용될 수 있다.
중간층(153)은 하단 콘택트층(152) 위에 형성될 수 있다. 중간층(153)은 약 1 nm 내지 약 5 nm의 초박형 산화물 또는 질화물층일 수 있다. 일부 실시예에서, 중간층(153)은 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다. 일부 실시예에서, 중간층(153)은 티타늄 질화물(TiN), 하프늄 질화물(HfN), 실리콘 질화물(SixNy) 등을 포함할 수 있다. 다른 적합한 물질이 사용될 수 있다. 중간층(153)은 임의의 적합한 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 예를 들어, 산소 처리 또는 질소 처리, 예를 들어 산소 주변 환경에서의 퇴적, 산소가 풍부한 환경에서의 퇴적, 퇴적에 이어 자발적 산화를 위한 산소 플라즈마 처리 또는 천연 산소에의 노출, 또는 질화 공정에 의한 퇴적과 같이, 산소 처리 또는 질소 처리를 수반하는 금속 또는 반도체 물질의 퇴적에 의해, 중간층(153)이 인시츄(in situ) 형성될 수 있다. 중간층(153)은 임의의 적합한 방법, 예를 들어 PVD, DC PVD, RFDC PVD, CVD, ALD, 펄스 DC 등에 의해 형성될 수 있다.
다른 실시예에서, 중간층(153)은 근처의 소스로부터 산소 원자를 스캐빈징(scavenging)함으로써 형성될 수 있다. 예를 들어, 후술하는 도 7b의 터널층(155)의 형성 도중에 또는 이후에, MgO 물질로부터의 원자가, 하단 콘택트층(152)과 같은 하단 콘택트층에 포함되어, 하단 콘택트층의 일부를 중간층(153)으로 전환시킨다. 일부 실시예에서, 층간 금속 또는 층간 반도체 물질은 하단 콘택트층(152)과 별도로 퇴적될 수 있으며, 이후 터널층(155)으로부터 산소를 스캐빈징함으로써 산화물로 변환된다.
터널층(155)은, 도 7a의 터널층(155)과 관련하여 전술한 바와 유사한 물질 및 공정을 사용하여 하단 콘택트층(152) 위에 형성될 수 있다. 전술한 바와 같이, 일부 실시예에서, 터널층(155)은 하단 콘택트층(152) 위에 직접 형성될 수 있고, 중간층(153)은 이후에 터널층(155)의 MgO로부터 스캐빈징한 산소 원자로 형성될 수 있다. 다른 실시예에서, 터널층(155)은 중간층(153) 위에 직접 형성된다.
중간층(157)이 터널층(155) 위에 형성될 수 있다. 중간층(157)은 중간층(153)과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다. 특히, 중간층(157)은, 산소 처리를 통해 인시츄 산화된, 퇴적된 금속 또는 반도체 물질일 수 있다. 중간층(157)은 실리콘 산화물에 적합한 퇴적 기술을 사용하여 형성된 실리콘 산화물 네트워크일 수 있다. 중간층(157)은 또한, 터널층(155)으로부터 스캐빈징한 산소 원자를 사용하여, 상단 콘택트층(158)이 형성된 후에 상단 콘택트층(158)의 일부와 같은 금속 또는 반도체 물질, 또는 금속 또는 반도체 물질의 중간층을 산화시켜서 형성될 수 있다. 중간층(157)은 질화 공정을 사용하여 질소와 결합된 퇴적된 금속 또는 반도체 물질일 수도 있다.
일부 실시예에서, 중간층(153) 및 중간층(157) 중 하나 또는 둘 모두가 사용될 수 있다. 중간층(153)과 중간층(157)이 모두 사용되는 경우, 이들은 동일한 물질이거나 상이한 물질일 수 있다. 또한, 중간층(153) 및 중간층(157)이 모두 사용되는 경우, 이들은 동일하거나 상이한 기술에 의해 형성될 수 있다.
상단 콘택트층(158)은 도 7a의 상단 콘택트층(156)(또는 하단 콘택트층(154))과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다. 상단 콘택트층(158)은 약 5 nm 내지 약 50 nm의 두께로 퇴적될 수 있지만, 다른 두께가 고려되어 사용될 수 있다.
상단 콘택트층(158)의 형성 후에, 터널 접합부 선택기(150)는 도 7a와 관련하여 전술한 바와 유사한 공정 및 조건을 사용하여 어닐링될 수 있다. 이 어닐링 동안, MgO층의 결정성은 중간층, 즉, 중간층(153) 및 중간층(157)으로 전달될 수 있고, 상단 콘택트층(158) 및 하단 콘택트층(152)으로 전달될 수 있다. 동일한 어닐링 또는 별도의 어닐링 공정에서, 일부 실시예에서, 터널층(155)으로부터의 산소가 중간층(153) 또는 하단 콘택트층(152) 내로 확산되어, 중간층(153) 또는 하단 콘택트층(152)(그러면 중간층(153)이 된다)의 산화물을 형성할 수 있다. 유사하게, 터널층(155)으로부터의 산소가 중간층(157) 또는 상단 콘택트층(158) 내로 확산되어, 중간층(157) 또는 상단 콘택트층(158) (그러면 중간층(157)이 된다)의 산화물을 형성할 수 있다.
도 8에서, 하드 마스크(160)가 터널 접합부 선택기(150) 위에 형성된다. 하드 마스크(160)는 하드 마스크(140)와 관련하여 전술한 바와 유사한 물질 및 공정을 사용하여 형성될 수 있다. 후속 공정에서, MRAM 셀의 필라를 형성하는 데 있어서 하드 마스크(160)가 패터닝되어 에칭 마스크로서 사용될 것이다. 일부 실시예에서, 하드 마스크(160)는 하드 마스크(140)와 다른 물질로 만들어진다. 도 25 내지 도 34와 관련하여 아래에서 논의되는 다른 실시예에서, 각각의 아래에 위치하는 층이 다른 단계에서 에칭되기 때문에, 동일한 물질이 사용될 수 있다.
도 9에서, 하드 마스크(160)는, 터널 접합부 선택기(150) 및 하드 마스크(140)를 패터닝하는 동안, MRAM 셀(20) 및 MRAM 셀(25)과 같은 MRAM 셀을 보호하도록 패터닝된다. 터널 접합부 선택기(150) 및 하드 마스크(140)를 패터닝한 후에, 하드 마스크(140)는 MTJ 구조물(130)을 패터닝하는 데에도 사용된다. 하드 마스크(160)의 패터닝은 임의의 적합한 포토 패터닝 기술에 의해 수행될 수 있다.
도 10에서, 각각의 아래에 위치하는 층은 후속하는 에칭 단계에서 에칭되어 MRAM 디바이스(10)의 MRAM 셀(20) 및 MRAM 셀(25)에 대응하는 1TJ-1MTJ 필라(170)를 형성한다. 터널 접합부 선택기(150), 하드 마스크(140) 및 MTJ 구조물(130)의 층들 각각의 에칭은 에칭되는 특정 층에 선택적인 적합한 에천트를 사용하여 수행될 수 있다. 에칭 기술은 반응성 이온 에칭(Reactive Ion Etching, RIE), 이온 빔 에칭(Ion Beam Etching, IBE) 등을 포함할 수 있다. 에칭은, 에칭되는 특정 물질에 따라 Cl2, N2, CH4, He, CHxFy, SF6, NF3, BCl3, O2, Ar, CxFy, HBr 또는 이의 조합으로부터 선택된 공정 가스를 사용하여 수행될 수 있다. 캐리어 가스로서 N2, Ar 및/또는 He가 사용될 수 있다. 예를 들어, 하드 마스크층(38)에서 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 에칭하기 위해, Cl2가 캐리어 가스와 같은 다른 가스와 함께 사용될 수 있다.
도 11은 일부 실시예에 따른 유전체 캐핑층(220)의 형성을 도시한다. 일부 실시예에 따르면, 유전체 캐핑층(220)은 실리콘 질화물, 실리콘 산화질화물 등으로 형성된다. 형성 공정은 CVD 공정, ALD 공정, 플라즈마 강화 CVD(Plasma Enhanced CVD, PECVD) 등일 수 있다. 유전체 캐핑층(220)은 컨포멀한 층으로서 형성될 수 있다.
도 12는 유전체 물질(230)이 1TJ-1MTJ 필라(170) 사이의 갭 내에 충전되는 갭 충전 공정을 도시한다. 유전체 물질(230)은, TEOS 형성 산화물, PSG, BSG, BPSG, USG, FSG, SiOCH, 유동성 산화물, 다공성 산화물 등 또는 이의 조합일 수 있다. 유전체 물질(230)은 또한 저-k 유전체 물질로 형성될 수 있다. 형성 방법은 CVD, PECVD, ALD, FCVD, 스핀 온 코팅 등을 포함할 수 있다.
도 13에서, 갭 충전 공정 후에, CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 하드 마스크층(160)을 CMP 정지층으로 사용하여 수행될 수 있다. 따라서, 유전체 물질(230)의 상단 표면은 하드 마스크(160)의 상단 표면과 평평할 수 있다. 다른 실시예에서, 유전체 캐핑층(220) 또는 상단 전극층(255)이 CMP 정지층으로 사용될 수 있다. 유전체 캐핑층(220)이 CMP 정지층으로서 사용되는 실시예가 도 15 내지 도 17, 도 22 및 도 35와 관련하여 도시된다. 상단 전극층(255)이 CMP 정지층으로서 사용되는 실시예가 도 23과 관련하여 도시된다.
도 14에서, 상단 전극(255)이 형성되고, 상단 전극 비아(265)가 형성된다. 상단 전극(255)은 도 2와 관련하여 전술한 하단 전극(125)과 유사한, 또는 도 18과 관련하여 후술하는 하단 전극(125)과 유사한 공정 및 물질을 사용하여 형성될 수 있다. 특히, 상단 전극(255)은 절연층에 의해 측방향으로 둘러싸일 수 있다. 상단 전극(255)의 형성에 이어서, 절연층(260)이 퇴적될 수 있고, 절연층(260) 안에 상단 전극(255)을 노출시키기 위해 개구부가 형성될 수 있고, 상단 전극 비아(265)가 개구부에 퇴적될 수 있다. 절연층(260)을 형성하기 위해 사용된 물질 및 공정은 도 1의 절연층(117)과 관련하여 전술한 바를 포함할 수 있다. 유사하게, 상단 전극 비아(265)를 형성하기 위해 사용된 물질 및 공정은 도 1의 하단 전극 비아(119)와 관련하여 전술한 바를 포함할 수 있다.
상단 전극 비아(265)의 형성 후에, 다른 재분배 구조물이 상단 전극 비아(265) 위에 형성되어, MRAM 셀을 함께 어레이로 커플링시키고 MRAM 셀을 바이어스하기 위한 입력을 MRAM 셀에 제공할 수 있다. 재분배 구조물은 재분배 구조물(110)과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다.
결과적인 MRAM 디바이스(10)는 MRAM 셀(20) 및 MRAM 셀(25)과 같은 다수의 MRAM 셀을 포함할 수 있다. MRAM 셀(20) 및 MRAM 셀(25)은, 이의 상단 또는 하단 전극이 서로 전기적으로 커플링되도록 어레이로 연결될 수 있다. MRAM 셀(20)은 또한 다른 MRAM 셀(미도시)에 연결되어, 상단 또는 하단 전극 중 다른 하나가 다른 MRAM 셀에 커플링되도록 할 수 있다.
터널 접합부 선택기(150)는 단일 필라 내에서 MTJ 구조물(130)과 직렬로 배치되므로, MRAM 셀의 셀 크기가 감소될 수 있다. 결과적으로, MRAM 셀 사이의 간격 또한 감소될 수 있고, MRAM 디바이스의 밀도가 증가할 수 있다. 일부 실시예에서, 셀 크기는 8F2 미만일 수 있고, 6F2 내지 4F2일 수 있다.
도 15 내지 도 17은, 유전체 캐핑층(220)을 CMP 정지층으로서 사용하는, 도 12에 이은 평탄화 공정을 도시한다. 도 15는, 평탄화 공정이 유전체 물질(230)의 상단 표면의 일부를 제거하고 유전체 물질(230)의 상단 표면을 유전체 캐핑층(220)의 상단 표면과 평평하게 하는, 도 12에 이은 흐름을 도시한다.
도 16에서, 유전체 물질(230) 위에 마스크(240)를 형성하고 개구부(241)를 생성하는 데 패터닝 공정이 사용될 수 있으며, 여기서 적합한 에칭 공정에 의해 하드 마스크(160) 위의 유전체 캐핑층(220)의 일부를 제거하여 하드 마스크(160)를 노출시킬 수 있다. 하드 마스크(160)는 또한 선택적으로 제거될 수 있다. 유전체 캐핑층(220)의 일부는 하드 마스크(160) 위로 연장되며, 이는 후속적으로 형성되는 상단 전극(255)을 부분적으로 둘러쌀 것이다.
도 17에서, 상단 전극(255)은 임의의 적합한 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 하단 전극(125)과 관련하여 전술한 바와 같은 물질을 사용하는 하나 이상의 금속층이 퇴적될 수 있다. 이어서, 이러한 물질은 상단 전극(255)의 일부를 각각의 1TJ-1MTJ 필라(170)와 정렬시키기 위해 필요에 따라 제거될 수 있다. 이어서, 상단 전극(255)을 측방향으로 봉지화(encapsulate)하기 위해, 절연층(250)이 상단 전극(255) 주위에 형성될 수 있다. 절연층(250)은 절연층(120)과 관련하여 전술한 바와 같은 공정 및 물질을 사용하여 형성될 수 있다. 다른 실시예에서, 절연층(250)은 층으로서 형성될 수 있고, 그 후에 개구부가 상단 전극(255)에 대응하여 형성될 수 있다. 이러한 실시예에서, 도 16의 마스크(240)는 절연층(250) 및 유전체 캐핑층(220)을 통해 연장되는 개구부(241)를 갖는 절연층(250) 위에 형성될 수 있다. 다음으로, 상단 전극(255)이 개구부(241)에 형성될 수 있다. 상단 전극(255) 및 절연층(250)이 형성된 후에, 상단 전극(255)의 상단 표면을 절연층(250)의 상단 표면과 평평하게 하기 위해, 상단 전극(255) 및 절연층(250)이 그라인딩 또는 CMP 공정에 의해 평탄화될 수 있다.
상단 전극 비아(265)가 도 14와 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다. 상단 전극 비아(265)의 형성 후에, 다른 재분배 구조물이 상단 전극 비아(265) 위에 형성되어 MRAM을 함께 어레이로 커플링시키고, MRAM 셀을 바이어스하기 위한 입력을 MRAM 셀에 제공할 수 있다. 재분배 구조물은 재분배 구조물(110)과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다.
도 18 내지 도 23은, 일부 실시예에 따른, MRAM 디바이스(10)의 형성에서 특정 중간 단계를 도시한다. 이들 전술한 실시예에서, 하단 전극(125) 또는 상단 전극(255) 중 하나 또는 둘 모두는, 기판(100)의 측방향 범위 또는 하단 전극(125) 또는 상단 전극(255) 바로 아래에 위치하는 층의 측방향 범위와 같이, 작업 영역의 측방향 범위에 걸쳐 연장되는 층으로서 형성될 수 있다.
도 18에 도시된 중간 공정은 전술한 바와 같은 도 8의 공정을 따른다. 그러나, 도 18에 도시된 바와 같이, 하단 전극(125)은 이후의 패터닝 공정에서 패터닝되는 하나 이상의 층으로 형성된다. 하단 전극(125)의 하나 이상의 층 각각은, 도 2의 하단 전극(125)과 관련하여 전술한 바와 유사한 물질 및 공정을 포함하는 임의의 적합한 물질 및 공정을 사용하여 형성될 수 있다. 하단 전극(125)의 하나 이상의 층은 재분배 구조물(110)의 측방향 범위 및 기판(100)의 측방향 범위까지 연장될 수 있다.
도 18에서, 상단 전극(255)을 위한 하나 이상의 층이 하드 마스크(160) 위에 형성된다. 상단 전극(255)을 위한 하나 이상의 층은, 하단 전극(125)의 하나 이상의 층의 형성에 사용된 것을 포함하는, 임의의 적합한 공정 및 물질을 사용하여 형성될 수 있다.
도 19에서, 마스크(210)는 상단 전극(255)을 위한 하나 이상의 층 위에 형성되고, MRAM 디바이스(10)의 1TJ-MTJ 필라를 형성할 그 아래의 층의 영역을 보호하도록 패터닝된다.
도 20에서, 1TJ-MTJ 필라(171)는, 마스크(210)를 에칭 마스크로서 사용하여 에칭 공정에 의해 형성된다. 각 층은 도 10과 관련하여 전술한 바와 같은 적합한 에칭 공정 및 물질을 사용하여 차례로 에칭된다.
도 21에서, 유전체 캐핑층(220)은 도 11과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 1TJ-MTJ 필라(171) 위에 형성된다. 그러나, 여기서 유전체 캐핑층(220)은 하단 전극(125) 및 상단 전극(255)의 측부를 따라 연장된다.
도 22에서, 1TJ-MTJ 필라(171) 사이의 갭 위에 그리고 그 안에 유전체 물질(230)을 퇴적하기 위해 갭 충전 공정이 사용된다. 유전체 물질(230)은, 도 12와 관련하여 전술한 유전체 물질(230)과 관련하여 전술한 것을 포함하는, 임의의 적절한 프로세스 및 물질을 사용하여 형성될 수 있다. 유전체 물질(230)의 퇴적 후에, CMP 공정 또는 그라인딩 공정과 같은 평탄화 공정이 유전체 물질(230)의 상단 표면을 유전체 캐핑층(220)의 상단 표면과(또는 도 23에 도시된 상단 전극(255)의 상단 표면과) 평평하게 할 수 있다.
이어서 상단 전극 비아(265)가 형성된다. 절연층(260)이 유전체 물질(230) 위에 퇴적되고, 패터닝되어 상단 전극(255) 위에 개구부를 형성할 수 있다. 상단 전극 비아(265)가 개구부에 형성될 수 있다. 절연층(260) 및 상단 전극 비아(265)는, 도 1의 절연층(117) 및 하단 전극 비아(119)와 관련하여 전술한 것을 포함하는, 임의의 적합한 공정 및 물질을 사용하여 형성될 수 있다. 도 22에 도시된 바와 같이, 상단 전극 비아(265)가 유전체 캐핑층(220)의 목(neck) 부분을 통해 연장될 때, 상단 전극 비아(265)는 유전체 캐핑층(220)에 의해 부분적으로 둘러싸인다.
도 23은, 유전체 물질(230)을 퇴적하는 갭 충전 공정 이후의 평탄화 공정이 상단 전극(255)을 CMP 정지부로서 사용하여, 유전체 물질(230)의 상단 표면이 상단 전극(255)의 상단 표면과 평평하게 되도록 하는 것을 도시한다. 다음으로, 절연층(260) 및 상단 전극 비아(265)가, 도 1의 절연층(117) 및 하단 전극 비아(119)와 관련하여 전술한 것을 포함하는, 임의의 적합한 공정 및 물질을 사용하여 형성될 수 있다. 도 23에 도시된 바와 같이, 상단 전극 비아(265)의 하단은 또한 유전체 캐핑층(220)의 상단과 평평하게 된다.
상단 전극 비아(265)의 형성에 이어서, 다른 재분배 구조물이 상단 전극 비아(265) 위에 형성되어, MRAM 셀을 함께 어레이로 커플링시키고 MRAM 셀을 바이어스하기 위한 입력을 MRAM 셀에 제공할 수 있다. 재분배 구조물은 재분배 구조물(110)과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다.
도 24 내지 도 34는, 터널 접합부 선택기(150)(도 28 참조)를 형성하기 전에, MTJ 필라(172)(도 25 참조)를 형성하도록 MTJ 구조물(130)이 패터닝되는 실시예를 도시한다.
도 24는, 도 3 이후에 또는 도 5 이후에, 다시 말해서 MTJ 구조물(130)의 형성 이후에 전술한 공정에서 계속된다. 선택적으로, 하드 마스크(140) 또한 형성될 수 있으며, 도 24에 도시되지는 않았지만, 하드 마스크(140)의 형성 및 패터닝이 위에서 도시되고 설명되었다.
도 24에서, MTJ 필라(172)(도 25 참조)로 형성되는 MTJ 구조물(130)의 영역을 보호하기 위해, 마스크층(310)이 MTJ 구조물(130) 위에 형성된다. 마스크층(310)은 포토 패터닝 공정과 같은 임의의 허용 가능한 공정을 사용하여 형성 및 패터닝될 수 있다. 일부 실시예에서, 마스크층(310)은 포토 패터닝이 가능한 물질일 수 있는 반면, 다른 실시예에서, 마스크층(310)은 포토 패터닝이 가능한 물질을 사용하여 패터닝되는 산화물 또는 질화물일 수 있으며, 이는 이후에 제거된다.
도 25에서, 마스크층(310)은 MTJ 필라(172)를 형성하기 위해 MTJ 구조물(130)을 패터닝하는 데 사용된다. MTJ 필라(172)는, 도 10의 1TJ-1MTJ 필라(170)의 패터닝과 관련하여 전술한 공정 및 물질을 포함하는, 임의의 적합한 공정 및 물질을 사용하여 패터닝될 수 있다.
도 26에서, 유전체 캐핑층(320)이 MTJ 필라(172) 위에 형성된다. 유전체 캐핑층(320)은, 도 11의 유전체 캐핑층(220)의 형성과 관련하여 전술한 물질 및 공정을 포함하는, 임의의 적합한 물질 및 공정을 사용하여 형성될 수 있다.
도 27에서, 갭 충전 공정은 MTJ 필라(172) 사이의 갭에 유전체 물질(330)을 퇴적하기 위해 사용된다. 갭 충전 공정은, 도 12의 유전체 물질(230)의 형성과 관련하여 전술한 공정 및 물질을 포함하는, 임의의 적합한 공정 및 물질을 사용할 수 있다. 갭 충전 공정은 유전체 캐핑층(320)이 MTJ 필라(172) 위로 연장되게 할 수 있다. CMP 공정 또는 그라인딩과 같은 평탄화 공정이 사용되어, 유전체 물질(330)의 상단 표면이 MTJ 필라(172)의 상단과 평평하게 할 수 있다. 하드 마스크(140)를 포함하는 실시예에서, 유전체 물질(330)의 상단 표면이 하드 마스크(140)의 상단 표면과 평평하게 되도록, 하드 마스크(140)의 상단 표면이 평탄화 공정을 위한 CMP 정지부로서 사용될 수 있다.
도 28에서, 하드 마스크(140)가 아직 형성되지 않은 경우, 하드 마스크(140)는 유전체 물질(330) 및 MTJ 필라(172) 위에 형성될 수 있다. 일부 실시예에서, 하드 마스크(140)를 MTJ 필라(172)의 패터닝에 사용하여, 하드 마스크(140)는 손상을 입었을 수 있다. 이러한 실시예에서, 하드 마스크(140)는 제거 및 개질될 수 있거나, 이를 복구하기 위해, 추가의 하드 마스크(140)가 손상된 하드 마스크층 위에 위치할 수 있다.
하드 마스크(140)의 형성 후에, 터널 접합부 선택기(150)가 하드 마스크(140) 위에 형성될 수 있다. 터널 접합부 선택기(150)의 형성 후에, 하드 마스크(160)가 터널 접합부 선택기(150) 위에 형성될 수 있다.
하드 마스크(140), 터널 접합부 선택기(150) 및 하드 마스크(160)는, 도 5 내지 도 8의 각각의 대응물과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다.
도 29에서, 다른 패터닝 공정에서, 터널 접합부 선택기(150)는 MRAM 셀(20, 25)과 같은 각각의 MRAM 셀에 대해 TJ 필라(173)를 형성하도록 패터닝될 수 있다. TJ 필라(173)는, 도 10의 1TJ-1MTJ 필라(170)의 패터닝과 관련하여 전술한 공정 및 물질을 포함하는, 임의의 적합한 방법을 사용하여 패터닝될 수 있다. 특히, 패터닝 공정으로부터 보호하기 위해, 패터닝될 필라 위에 마스크층이 형성될 수 있다.
도 30에서, 캐핑 유전체층(340)이 TJ 필라(173) 위에 퇴적된다. 캐핑 유전체층(340)은, 도 11의 유전체 캐핑층(220)의 형성과 관련하여 전술한 물질 및 공정을 포함하는, 임의의 적합한 물질 및 공정을 사용하여 형성될 수 있다.
도 31에서, 갭 충전 공정은 TJ 필라(173) 사이의 갭에 유전체 물질(350)을 퇴적하는 데 사용된다. 갭 충전 공정은, 도 12의 유전체 물질(230)의 형성과 관련하여 전술한 공정 및 물질을 포함하는, 임의의 적합한 공정 및 물질을 사용하여 형성될 수 있다. 갭 충전 공정은 유전체 물질(350)이 TJ 필라(173) 위로 연장되도록 할 수 있다.
도 32에서, 유전체 물질(350)의 상단 표면을 TJ 필라(173)의 상단과 평평하게 하기 위해, CMP 공정 또는 그라인딩과 같은 평탄화 공정이 사용될 수 있다. 일부 실시예에서, 하드 마스크(160)의 상단 표면이 유전체 물질(350)의 상단 표면과 평평하게 되도록, 하드 마스크(160)가 CMP 정지부로서 사용된다. 다른 실시예에서 캐핑 유전체층(340)이 CMP 정지부로서 사용될 수 있는 반면, 또 다른 실시예에서는 상단 전극이 CMP 정지부로서 사용될 수 있고, 따라서 이러한 CMP 정지부 각각이 유전체 물질(350)의 상단 표면과 평평한 상단 표면을 갖도록 한다.
도 33에서, 상단 전극 비아(265) 다음으로 상단 전극(255)이 형성될 수 있다. 상단 전극(255)은 절연층(250) 내에서 측방향으로 봉지화될 수 있고, 상단 전극 비아(265)는 절연층(260) 내에서 측방향으로 봉지화될 수 있다. 도 14에 도시된 바와 같이, 상단 전극(255), 상단 전극 비아(265), 절연층(250) 및 절연층(260)은 도 14의 각각의 대응물과 관련하여 전술한 바와 같은 물질 및 공정을 사용하여 형성될 수 있다.
상단 전극 비아(265)의 형성에 이어서, 다른 재분배 구조물이 상단 전극 비아(265) 위에 형성되어, MRAM 셀을 함께 어레이로 커플링시키고 MRAM 셀을 바이어스하기 위한 입력을 MRAM 셀에 제공할 수 있다. 재분배 구조물은 재분배 구조물(110)과 관련하여 전술한 바와 유사한 공정 및 물질을 사용하여 형성될 수 있다.
도 34에서, MTJ 필라(172')와 함께 하단 전극(125)을 패터닝하는 단계를 포함하는 실시예가 도시된다. 유사하게, 도 34는 또한 MTJ 필라(173')와 함께 상단 전극(255)을 패터닝하는 단계를 포함하여, 1TJ-1MTJ 필라(174')가 MTJ 필라(172') 및 TJ 필라(173')를 모두 포함하는 실시예를 도시한다. 이러한 방식으로 하단 전극(125) 및/또는 상단 전극(255)을 형성하는 것은 도 22의 각각의 대응물과 관련하여 전술한 물질 및 공정을 사용하여 수행될 수 있다.
전술한 실시예는, 하단 전극(125)의 형성이 예를 들어 도 34에 도시된 실시예와 일치하는 반면, 상단 전극(255)은 예를 들어, 도 23 또는 도 33에 도시된 실시예와 일치하거나 그 반대가 되도록 혼합될 수 있음을 이해해야 한다.
도 35에는, 터널 접합부 선택기(150) 및 MTJ 구조물(130)을 형성하는 순서가 역전되어 MTJ 구조물(130)이 터널 접합부 선택기(150) 위에 위치하는 것을 제외하고는, 도 14의 구조물이 도시된다. MTJ 구조물(130) 및 터널 접합부 선택기(150)는 전술한 임의의 실시예에서 임의의 순서로 형성될 수 있다는 것을 이해할 것이다.
실시예는, MTJ 구조물을 평행 또는 반평행 모드로 설정하는 기능을 제공하기 위해, MTJ 구조물에 따르는 바이폴라 터널 접합부 선택기를 제공한다. 터널 접합부 선택기는 터널 배리어의 물질로 MgO를 사용하므로, MRAM 및 CMOS 디바이스와 호환되는 물질 및 공정으로 강건한 작업 및 제조 용이성을 제공하다. 터널 접합부 선택기에서, IV 곡선의 비선형성을 촉진하기 위해, 터널 배리어와 상단 콘택트 사이 및/또는 터널 배리어와 하단 콘택트 사이에 층간 절연층이 배치될 수 있다. 또한, 액세스 트랜지스터 및 액세스 트랜지스터의 스위칭을 지원하는 다른 회로 로직을 제거하여 MRAM 셀의 크기를 감소시킴으로써, MRAM 디바이스의 복잡성을 감소시키는 이점이 있다.
일 실시예는, 하단 전극, 자기 터널 접합부 구조물, 터널 접합부를 포함하는 바이폴라 선택기, 및 상단 전극을 포함하는 제1 자기 저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory, MRAM) 셀을 포함하는 디바이스이다. 일 실시예에서, 바이폴라 선택기는 하단 콘택트층; MgO를 포함하는 터널 접합부층, 및 상단 콘택트층을 포함한다. 일 실시예에서, 하단 콘택트층 또는 상단 콘택트층은, 탄탈럼, 텅스텐, 크롬, 루테늄, 몰리브덴, 실리콘, 게르마늄 또는 CoFeB의 비자기 합금을 포함한다. 일 실시예에서, 하단 콘택트층 및 상단 콘택트층은 터널 접합부층과 동일한 결정성을 공유한다. 일 실시예에서, 터널 접합부층은 0.5 nm 내지 5 nm의 두께를 갖는다. 일 실시예에서, 바이폴라 선택기는, 하단 콘택트층; 터널 접합부층; 하단 콘택트층과 터널 접합부층 사이에 개재되는 제1 중간층; 및 상단 콘택트층을 포함한다. 일 실시예에서, 제1 중간층은 산화물을 포함한다. 일 실시예에서, 하단 콘택트층은 제1 물질을 포함하는 것이고, 제1 중간층은 제1 물질의 산화물이다. 일 실시예에서, 디바이스의 바이폴라 선택기는 상단 콘택트층과 터널 접합부층 사이에 개재되는 제2 중간층을 더 포함한다.
다른 일 실시예는, 제1 메모리 셀을 포함하는 디바이스이고, 제1 메모리 셀은 제1 필라에 배치되는 자기 터널 접합부, 제1 필라에 배치되는 바이폴라 선택기로서, 터널 접합부 쇼트키 배리어를 포함하는 바이폴라 터널 접합부 선택기, 제1 필라 위에 위치하는 상단 전극, 및 제1 필라 아래에 위치하는 하단 전극을 포함한다. 디바이스는 상단 전극에 의해 제1 메모리 셀과 연결되는 제2 메모리 셀을 포함한다. 디바이스는 하단 전극에 의해 제1 메모리 셀과 연결되는 제3 메모리 셀을 포함한다. 유전체 물질 충전재는 제1 필라를 측방향으로 둘러싼다. 일 실시예에서, 바이폴라 선택기는, 하단 콘택트; 하단 콘택트 위의 제1 중간층; 제1 중간층 위의, 0.5 nm 내지 5 nm의 두께를 갖는, MgO를 포함하는 터널층; 터널층 위의 제2 중간층; 및 제2 중간층 위의 상단 콘택트를 포함한다. 일 실시예에서, 상단 콘택트 및 하단 콘택트는 터널층과 동일한 결정 구조물을 갖는다. 일 실시예에서, 제1 중간층 및 제2 중간층은 상이한 물질 조성물을 포함한다. 일 실시예에서, 제1 중간층 및 제2 중간층은 각각 1 nm 내지 5 nm의 두께이다.
다른 일 실시예는, 기판 위에 하단 전극층을 퇴적하는 단계를 포함하는 방법이다. 자기 터널 접합부(Magnetic Tunnel Junction, MTJ) 구조물이 하단 전극층 위에 형성된다. 바이폴라 선택기가 MTJ 구조물 위에 형성되고, 바이폴라 선택기는 터널 접합부를 포함한다. 상단 전극층이 바이폴라 선택기 위에 퇴적된다. 마스킹층이 상단 전극층 위에 패터닝된다. MTJ 구조물의 일부 및 바이폴라 선택기의 일부가 에칭되어 하나 이상의 필라를 형성한다. 갭 충전 물질이 하나 이상의 필라 중 제1 필라를 측방향으로 둘러싸도록 퇴적된다. 일 실시예에서, 바이폴라 선택기를 형성하는 단계는, 하단 콘택트층을 퇴적하는 단계; 터널 접합부층을 퇴적하는 단계; 및 상단 콘택트층을 퇴적하는 단계를 포함한다. 일 실시예에서, 바이폴라 선택기를 형성하는 단계는, 하단 콘택트층과 터널 접합부층 사이에 개재되는 제1 중간층을 형성하는 단계; 및 상단 콘택트층과 터널 접합부층 사이에 개재되는 제2 중간층을 형성하는 단계를 더 포함하고, 제1 중간층은 산화물을 포함한다. 일 실시예에서, 제1 중간층을 형성하는 단계는, 제1 물질을 퇴적하고, 제1 중간층에 산소를 도입하여 제1 물질을 산화시키는 단계; 제1 물질을 퇴적하고, 터널 접합부층으로부터 산소 원자를 스캐빈징하여 제1 물질을 산화시키는 단계, 또는 터널 접합부층으로부터 산소를 스캐빈징하여 하단 콘택트층의 일부를 산화시키는 단계를 포함한다. 일 실시예에서, 하나 이상의 필라를 형성하도록 에칭하는 단계는, 바이폴라 선택기를 형성하는 단계 이전에, 하나 이상의 필라의 MTJ 부분을 형성하도록 MTJ 구조물을 에칭하는 단계로서, MTJ 구조물이 MTJ를 포함하는 단계; 및 필라의 터널 접합부 선택기 부분을 형성하도록 바이폴라 선택기의 일부를 에칭하는 단계를 포함하고, 하나 이상의 필라의 MTJ 부분 위에 제1 유전체 캐핑층을 형성하는 단계, 및 필라의 터널 접합부 선택기 부분 위에 제2 유전체 캐핑층을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은, 상단 전극층을 형성한 후에 하단 전극을 형성하기 위해 하단 전극층을 에칭하는 단계를 더 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
<부기>
1. 디바이스에 있어서,
자기 저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory, MRAM) 셀 - 상기 자기 저항 랜덤 액세스 메모리 셀은,
하단 전극;
상기 하단 전극에 전기적으로 커플링된 자기 터널 접합부 구조물;
터널 접합부를 포함하는 바이폴라 선택기로서, 단일 필라 내에서 상기 자기 터널 접합부 구조물과 정렬되고 상기 자기 터널 접합부 구조물에 전기적으로 커플링된 상기 바이폴라 선택기; 및
상기 바이폴라 선택기에 전기적으로 커플링된 상단 전극
을 포함함 -
을 포함하는, 디바이스.
2. 제1항에 있어서, 상기 바이폴라 선택기는,
하단 콘택트층;
상단 콘택트층; 및
상기 하단 콘택트층과 상기 상단 콘택트층 사이에 개재된, MgO를 포함하는 터널 접합부층을 포함하는 것인, 디바이스.
3. 제2항에 있어서, 상기 하단 콘택트층 또는 상기 상단 콘택트층은, 탄탈럼, 텅스텐, 크롬, 루테늄, 몰리브덴, 실리콘, 게르마늄, 또는 CoFeB의 비자기 합금을 포함하는 것인, 디바이스.
4. 제2항에 있어서, 상기 하단 콘택트층 및 상기 상단 콘택트층은, 상기 터널 접합부층과 동일한 결정성을 공유하는 것인, 디바이스.
5. 제2항에 있어서, 상기 터널 접합부층은 0.5 nm와 5 nm 사이의 두께를 갖는 것인, 디바이스.
6. 제1항에 있어서, 상기 바이폴라 선택기는,
하단 콘택트층;
터널 접합부층;
상기 하단 콘택트층과 상기 터널 접합부층 사이에 개재된 제1 중간층; 및
상단 콘택트층을 포함하는 것인, 디바이스.
7. 제6항에 있어서, 상기 제1 중간층은 산화물을 포함하는 것인, 디바이스.
8. 제7항에 있어서, 상기 하단 콘택트층은 제1 물질을 포함하고, 상기 제1 중간층은 상기 제1 물질의 산화물인 것인, 디바이스.
9. 제6항에 있어서,
상기 상단 콘택트층과 상기 터널 접합부층 사이에 개재된 제2 중간층을 더 포함하는, 디바이스.
10. 디바이스에 있어서,
제1 메모리 셀 - 상기 제1 메모리 셀은,
필라의 하단에 배치된 하단 전극;
상기 하단 전극 위에 있고 상기 필라 내에 배치된 자기 터널 접합부;
상기 자기 터널 접합부에 전기적으로 커플링된 바이폴라 선택기로서, 상기 필라 내에서 상기 자기 터널 접합부와 정렬되고 터널 접합부 배리어를 포함하는 상기 바이폴라 선택기; 및
상기 바이폴라 선택기 위에 있고 상기 필라의 상단에 배치된 상단 전극
을 포함함 - ;
상기 상단 전극에 의해 상기 제1 메모리 셀과 연결된 제2 메모리 셀;
상기 하단 전극에 의해 상기 제1 메모리 셀과 연결된 제3 메모리 셀; 및
상기 필라를 측방향으로 둘러싸는 유전체 물질 충전재
를 포함하는, 디바이스.
11. 제10항에 있어서, 상기 바이폴라 선택기는,
하단 콘택트;
상기 하단 콘택트 상의 제1 중간층;
상기 제1 중간층 상에 있고, 0.5 nm와 5 nm 사이의 두께를 갖는, MgO를 포함하는 터널층;
상기 터널층 상의 제2 중간층; 및
상기 제2 중간층 상의 상단 콘택트를 포함하는 것인, 디바이스.
12. 제11항에 있어서, 상기 상단 콘택트 및 상기 하단 콘택트는 상기 터널층과 동일한 결정 구조물을 갖는 것인, 디바이스.
13. 제11항에 있어서, 상기 제1 중간층 및 상기 제2 중간층은 상이한 물질 조성물을 포함하는 것인, 디바이스.
14. 제13항에 있어서, 상기 제1 중간층 및 상기 제2 중간층은 각각 1 nm와 5 nm 사이의 두께인 것인, 디바이스.
15. 방법에 있어서,
기판 위에 하단 전극층을 퇴적하는 단계;
상기 하단 전극층 위에 자기 터널 접합부(Magnetic Tunnel Junction, MTJ)의 제1 필름층을 퇴적하는 단계;
상기 제1 필름층 위에 바이폴라 터널 접합부의 제2 필름층을 퇴적하는 단계;
상기 제2 필름층 위에 상단 전극층을 퇴적하는 단계;
상단 전극을 형성하도록 상기 상단 전극층을 에칭하는 단계;
바이폴라 선택기를 형성하도록 상기 제2 필름층을 에칭하는 단계;
MTJ 구조물을 형성하도록 상기 제1 필름층을 에칭하는 단계 - 상기 상단 전극, 상기 바이폴라 선택기, 및 상기 MTJ 구조물은 수직 필라 내에서 정렬됨 -; 및
상기 수직 필라를 측방향으로 둘러싸는 갭 충전 물질을 퇴적하는 단계
를 포함하는, 방법.
16. 제15항에 있어서, 상기 제2 필름층을 퇴적하는 단계는,
하단 콘택트층을 퇴적하는 단계;
터널 접합부층을 퇴적하는 단계; 및
상단 콘택트층을 퇴적하는 단계를 포함하는 것인, 방법.
17. 제16항에 있어서,
상기 제2 필름층을 어닐링하는 단계 - 상기 어닐링하는 단계는, 상기 하단 콘택트층의 결정성 및 상기 상단 콘택트층의 결정성이 상기 터널 접합부층의 결정성에 맞추어 정렬되도록 함 - 를 더 포함하는, 방법.
18. 제16항에 있어서, 상기 제2 필름층을 퇴적하는 단계는,
상기 하단 콘택트층과 상기 터널 접합부층 사이에 개재된 제1 중간층을 형성하는 단계; 및
상기 상단 콘택트층과 상기 터널 접합부층 사이에 개재된 제2 중간층을 형성하는 단계 - 상기 제1 중간층은 산화물을 포함함 - 를 더 포함하는 것인, 방법.
19. 제18항에 있어서, 상기 제1 중간층을 형성하는 단계는,
제1 물질을 퇴적하고, 상기 제1 중간층에 산소를 도입함으로써 상기 제1 물질을 산화시키는 단계;
상기 제1 물질을 퇴적하고, 상기 터널 접합부층으로부터 산소 원자를 스캐빈징(scavenging)함으로써 상기 제1 물질을 산화시키는 단계; 또는
상기 터널 접합부층으로부터 산소를 스캐빈징하여 상기 하단 콘택트층의 일부를 산화시키는 단계를 포함하는 것인, 방법.
20. 제15항에 있어서, 상기 MTJ 구조물을 형성하도록 상기 제1 필름층을 에칭하는 단계는, 상기 제2 필름층을 퇴적하기 전에 수행되고, 상기 방법은,
상기 제2 필름층을 퇴적하기 전에, 상기 MTJ 구조물 위에 제1 유전체 캐핑층을 퇴적하는 단계; 및
상기 제2 필름층을 퇴적한 후에, 상기 제2 필름층 위에 제2 유전체 캐핑층을 퇴적하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    자기 저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory, MRAM) 셀 - 상기 자기 저항 랜덤 액세스 메모리 셀은,
    하단 전극;
    상기 하단 전극에 전기적으로 커플링된 자기 터널 접합부 구조물;
    터널 접합부를 포함하는 바이폴라 선택기로서, 단일 필라 내에서 상기 자기 터널 접합부 구조물과 정렬되고 상기 자기 터널 접합부 구조물에 전기적으로 커플링된 상기 바이폴라 선택기 - 상기 터널 접합부는 MgO를 포함하는 터널 접합부층을 포함함 - ; 및
    상기 바이폴라 선택기에 전기적으로 커플링된 상단 전극
    을 포함함 -
    을 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 바이폴라 선택기는,
    하단 콘택트층; 및
    상단 콘택트층을 포함하고,
    상기 터널 접합부층은 상기 하단 콘택트층과 상기 상단 콘택트층 사이에 개재되는, 디바이스.
  3. 제2항에 있어서, 상기 하단 콘택트층 또는 상기 상단 콘택트층은, 탄탈럼, 텅스텐, 크롬, 루테늄, 몰리브덴, 실리콘, 게르마늄, 또는 CoFeB의 비자기 합금을 포함하는 것인, 디바이스.
  4. 제2항에 있어서, 상기 하단 콘택트층 및 상기 상단 콘택트층은, 상기 터널 접합부층과 동일한 결정성을 공유하는 것인, 디바이스.
  5. 제1항에 있어서, 상기 바이폴라 선택기는,
    하단 콘택트층;
    상기 하단 콘택트층과 상기 터널 접합부층 사이에 개재된 제1 중간층; 및
    상단 콘택트층을 포함하는 것인, 디바이스.
  6. 제5항에 있어서, 상기 제1 중간층은 산화물을 포함하는 것인, 디바이스.
  7. 제6항에 있어서, 상기 하단 콘택트층은 제1 물질을 포함하고, 상기 제1 중간층은 상기 제1 물질의 산화물인 것인, 디바이스.
  8. 제5항에 있어서,
    상기 상단 콘택트층과 상기 터널 접합부층 사이에 개재된 제2 중간층을 더 포함하는, 디바이스.
  9. 디바이스에 있어서,
    제1 메모리 셀 - 상기 제1 메모리 셀은,
    필라의 하단에 배치된 하단 전극;
    상기 하단 전극 위에 있고 상기 필라 내에 배치된 자기 터널 접합부 - 상기 자기 터널 접합부는 터널층을 포함하고, 상기 터널층은 MgO를 포함함 - ;
    상기 자기 터널 접합부에 전기적으로 커플링된 바이폴라 선택기로서, 상기 필라 내에서 상기 자기 터널 접합부와 정렬되고 터널 접합부 배리어를 포함하는 상기 바이폴라 선택기; 및
    상기 바이폴라 선택기 위에 있고 상기 필라의 상단에 배치된 상단 전극
    을 포함함 - ;
    상기 상단 전극에 의해 상기 제1 메모리 셀과 연결된 제2 메모리 셀;
    상기 하단 전극에 의해 상기 제1 메모리 셀과 연결된 제3 메모리 셀; 및
    상기 필라를 측방향으로 둘러싸는 유전체 물질 충전재
    를 포함하는, 디바이스.
  10. 방법에 있어서,
    기판 위에 하단 전극층을 퇴적하는 단계;
    상기 하단 전극층 위에 자기 터널 접합부(Magnetic Tunnel Junction, MTJ)의 제1 필름층을 퇴적하는 단계;
    상기 제1 필름층 위에 바이폴라 터널 접합부의 제2 필름층을 퇴적하는 단계 - 상기 제2 필름층은 MgO를 포함하는 터널 접합부 층을 포함함 - ;
    상기 제2 필름층 위에 상단 전극층을 퇴적하는 단계;
    상단 전극을 형성하도록 상기 상단 전극층을 에칭하는 단계;
    바이폴라 선택기를 형성하도록 상기 제2 필름층을 에칭하는 단계;
    MTJ 구조물을 형성하도록 상기 제1 필름층을 에칭하는 단계 - 상기 상단 전극, 상기 바이폴라 선택기, 및 상기 MTJ 구조물은 수직 필라 내에서 정렬됨 -; 및
    상기 수직 필라를 측방향으로 둘러싸는 갭 충전 물질을 퇴적하는 단계
    를 포함하는, 방법.
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