JP4454944B2 - 磁気抵抗素子を用いた不揮発の固体磁気メモリの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、磁気抵抗素子を用いた不揮発の固体磁気メモリ(MRAM:Magnetic Random Access Memory)及びその製造方法に関するものであり、特に、磁性膜として膜面垂直方向に磁化容易軸を有する磁気抵抗素子を用いたMRAMに関するものである。
【0002】
【従来の技術】
MRAMは半導体メモリと同じく稼働部のない固体メモリであるが、電源が断たれても情報を失わない、繰り返し書換回数が無限回、放射線が入射しても記録内容が消失する危険性がない等、半導体メモリと比較して有利な点がある。特に近年、トンネル磁気抵抗効果(TMR)素子は、従来から提案されている異方性磁気抵抗効果、スピン散乱型の巨大磁気抵抗効果(GMR)を用いた磁性薄膜素子と比較して大きな磁気抵抗比が得られるため注目されている。
【0003】
そのような中で、磁性膜の磁化方向を膜面垂直方向としたMR素子及びそれを用いたMRAMが提案されている。たとえば、特許文献1においては、膜面垂直方向に磁化容易軸を有する磁性膜による磁気抵抗素子及びそれを用いたMRAMが開示されている。該文献においては図11に示すように、非磁性層を垂直磁化膜である、第1磁性層、第2磁性層ではさんだ構成となっている。
【0004】
また特許文献2には図12に示すようなMRAMのメモリセルの構造に関して開示がある。図中、1は基板、2はソース領域、3はドレイン領域、4はゲート線、5はプラグ、6はビット線、9は磁気抵抗効果膜、10は書き込み線、11は素子分離領域、12はソース電極である。
スイッチ素子としてソース領域2、ドレイン領域3およびゲート線4から構成されるMOSFETが設けられた基板の対応するMOSFETのドレイン領域3の直上に磁気抵抗効果膜9によるMR素子が配された構成が開示されている。
【0005】
【特許文献1】
特開平11-213650号公報
【特許文献2】
特開2002-176150号公報
【0006】
【発明が解決しようとする課題】
垂直磁化膜を用いたMR素子は、微細化した場合に磁化を安定して保持しやすいという特徴を有している。また、特許文献2の構成によれば、メモリセル内のメモリ素子とスイッチ素子との位置関係を規定することにより、1ビットのセルサイズを小さくできるという特徴を有している。
【0007】
しかしながら、MR素子と該MR素子に情報を記録するために配される書き込み配線との関係に関しては、まだ検討の余地が残されているのが現状である。一般にMRAMにおいては、情報の記録のために磁界を印加する手段として、配線とそれに流す電流により誘起される磁界を利用する。このため、書き込み配線を、MR素子に対して磁化容易軸方向、垂直磁化膜においては、膜面垂直方向に磁界が印加されるような位置に配する必要がある。
【0008】
膜面垂直方向の磁界を効率良く活用するための書き込み線の配置は、理想的には、MR素子の側面に形成され、かつ距離的に接近していることが好ましいが、プロセスの制約上、データ書き込み線をMR素子の側面に配置する場合にはMR素子と書き込み線の電気的な絶縁性を保つために、最小加工寸法以上の距離を置かなければならない。この課題を解決するために、特許文献2では、書き込み線をMR素子よりも基板側に配置することで、MR素子と書き込み線の距離を近づける工夫がなされているが、書き込み線を形成した後で、MR素子を形成するというプロセス順序になるため、書き込み線形成後に平坦化プロセスを導入しなければならない。しかし、通常、平坦化プロセスでは、400nm〜700nm程度の段差バラツキが生じ、最先端プロセスを用いた場合も100nm〜200nm程度の段差バラツキが生じるため、MR素子と書き込み線の距離は、積層方向で200nm以上保つ必要がある。また、書き込み線をMR素子よりも基板側に形成すると、書き込み線の磁界垂直成分の最も有効な部分を活用することができない上に、パターニングプロセスの位置ずれのため、最小加工寸法の1/2〜1/3程度MR素子と書き込み線の距離を離さなければならない。
【0009】
【課題を解決するための手段】
このように、垂直磁化膜を用いたMRAMにおいては、書き込み線作成プロセスが困難であり、MR素子と書き込み配線との位置関係、及びそれを実現するためのプロセスに関しては検討の余地を残していた。
【0010】
本発明は上記課題に鑑み、書き込み配線とMR素子との最適な位置関係、及びそれを実現するためのプロセスを提供することを目的とする。
【0011】
本発明の磁気メモリの形成方法は、膜面垂直方向に磁化容易軸を有する第1の磁性層と膜面垂直方向に磁化容易軸を有する第2の磁性層と、該第1の磁性層と第2の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線と、を有する磁性メモリの作製方法であって、
半導体基板上にCMOSトランジスタを形成する工程と、
前記CMOSトランジスタのソース・ドレインに対応する領域に第1のプラグを形成する工程と、
前記第1のプラグに対応する配線層を形成する工程と、
前記配線層と接続する第2のプラグを形成する工程と、
前記第2のプラグ上に前記磁気抵抗素子を形成する工程と、
前記磁気抵抗効果素子と前記データ書き込み用金属配線とを電気的に絶縁するために、これらを分離するサイドウォールを、前記磁気抵抗素子上に金属膜からなるバッファ層を形成した後、全面に絶縁膜を形成し、該絶縁膜のエッチングを前記バッファ層でエッチストップさせることにより、前記磁気抵抗素子に接し、その幅が、プロセスの最小加工寸法に依らず、20nm〜500nmで形成する工程と、
基板全面に書き込み配線用の金属膜を成膜し、エッチングプロセスを用いて、書き込み線を形成し、金属膜からなるバッファ層と接続するビット線を形成する工程と、を備える。
【0012】
【発明の実施の形態】
本発明の実施形態を、図面を用いて説明する。
【0013】
(実施例1)
図1に本実施例のメモリ素子の断面構造を示す。図において、11は半導体基板、12はソース領域、13はゲート電極(ワード配線)、14はドレイン領域、15はメモリ素子であるMR素子、16はメモリ素子に情報記録のための磁界を印加するための書き込み配線、17はビット線、18はMR素子と書き込み配線を分離している絶縁部である。本実施形態においては、絶縁部18を介して書き込み配線がMR素子に側部に配されており、その幅は、情報再生時、ビット線により印加される電圧によって流れる電子が、トンネルして書き込み配線16に流れない距離もしくは、記録時に書き込み配線16に印加する電圧によって流れる電子が絶縁部18をトンネルしない距離のいずれか大きい値以上の厚さで形成されている。このような位置に配置することにより、効率良く電流磁界をMR素子に印加することができるため、消費電力を低減させることが可能となる。また、使用する電源電圧にもよるが、効率よく磁界が印加されるために、500nm程度以内に配置するのが良い。
【0014】
具体的に図1の断面構成を有するMRAMのプロセスフローを説明する。
【0015】
図2において、まずSi単結晶からなる半導体基板を用意する。本例においては、ツインウエル方式のCMOS構造を採用しているため、基板の導電型はp、nどちらを用いても良い。その半導体基板上に周辺回路及びメモリセルアレイを1チップ内につくりこむ。ここではメモリセル内のスイッチ素子としてnMOSを用いた例を示す。周辺回路部22に関してはCMOSプロセスを用いることが出来る。
【0016】
まず周辺回路のN-Well221およびP-Well222、nMOSのチャネルを提供するためのP-Well21領域を、それぞれボロン、リンなどの不純物をドーピングした後アニール処理をすることにより形成する。その後LOCOS等により素子分離を行なう。
【0017】
次に、ゲート絶縁膜と酸化シリコン膜を形成した後、s-Si膜をLPCVD(減圧化学気層成長法)、により成膜し、熱処理をしてpolySiからなるゲート電極層を形成する。図においては熱処理の段階でpolySiの表面に形成される酸化物層を図示している。また、他にゲート電極の材料としてはAlなどの金属層により形成してもよい。
【0018】
次に図3に示すようにMOSFETのソース、ドレイン領域及び素子分離領域上に形成されたゲート絶縁膜、ゲート電極層をパターニングして、ゲートに該当する部分のみに上記ゲート絶縁膜、ゲート電極を残す。その後、セルフアライン方式により、ソース・ドレイン領域に対応する箇所に不純物のドーピングを行ないn+領域31、p+領域32を形成する。このとき、ゲート電極にドーピングして抵抗値を制御することも可能であるし、ゲート電極上にスパッタ等によりW,Ti等を積層しポリサイド、サリサイド構造とし抵抗値を制御してもよい。
【0019】
次に図4に示すように、LPCVD法等によりSiO2を全面に形成した後に、エッチバックにより不要な部分のSiO2を除去してスペーサとしてサイドウォールとなる絶縁膜41を形成する。
【0020】
次に図5に示すように、全面にパッシベーションとなる絶縁膜を形成した後、ソース・ドレインに対応する領域にコンタクトホールを形成する。その後Tiをスパッタにより形成し、アニール処理を行ないコンタクトとなるTiSi2を形成した後、Tiを除去してTiNをスパッタでバリア層として形成し、プラグ51としてWをスパッタにより形成する。
【0021】
次に図6に示すように、配線層61をAlCu等により形成する。
【0022】
次に図7に示すように上部配線とコンタクトをとる領域に対応する領域にビアホールを設け、図5と同様にWによりビアプラグ71を形成する。
【0023】
次に図8に示すように、メモリセルアレイの対応するビアプラグ上にMR素子81を形成する。例えば、下部磁性層としてGdFeCoを30〜100nm、マグネトロンスパッタ法等のPVD法により形成し、Alを蒸着した後自然酸化、プラズマ酸化等によりAl2O3を1〜3nm形成し、TbFeCoをやはり30〜100nmの厚さでPVD法により形成する。また磁気抵抗変化率を高めるためにCoFe等のGdFeCo、TbFeCoよりもスピン分極率の大きな層を非磁性層であるAl2O3との界面に挿入しても良い。
【0024】
また、MR素子上部には、この後の工程である側面絶縁領域形成のために必要な図示していないバッファ層(エッチストップ層)を形成する。これは絶縁膜であっても良いし、金属膜であっても良い。ただし、あとで形成するMR素子の側面絶縁領域を形成する材料に対して、エッチングレートを大きく取れるものが好ましい。
【0025】
次に図9に示すように 、側面絶縁領域91を形成する。この側面絶縁領域91の形成方法は、バッファ層として絶縁膜を用いた場合にはこれとは材料的に異なる絶縁膜を基板全面に積層し、絶縁膜が選択的にエッチングされるプロセスを用いて、エッチングを行う。このとき、エッチングは、MR素子下端部でエッチストップしても良いし、MR素子下部の層間絶縁膜をエッチングしても良い。エッチング後、絶縁膜は、MR素子側面のみに残る。
さらに、選択的にバッファ層をエッチングするプロセスを用いて、エッチングを行い、バッファ層のみを剥離する。MR素子最上部にバッファ層として絶縁膜の代わりに金属膜を形成した場合は、絶縁膜91のエッチングだけで良い。また、絶縁膜は、MR素子下部の層間絶縁膜と同じ材料であることが好ましい。
【0026】
このようにMR素子上にエッチストップのためのバッファ層を設けることにより、MR素子じたいがエッチングによる損傷を受けることなく、サイドウォールを容易に作製することが可能となる。またエッチバックの際の条件を制御することによりサイドウォールとのなる絶縁領域の幅の制御が容易となり、MR素子と書き込み配線の位置制御を精度よく行うことができる。すなわち、磁気抵抗素子と書き込み用配線はサイドウォールによって分離されているといえる。
【0027】
また本実施形態によれば、書き込み配線との分離にサイドウォールを用いる例を説明したが、他にも隣接するMR素子との分離にサイドウォールを用いることも可能である。この場合には面内磁化膜を用いた磁気メモリにおいても適用することが可能となる。
【0028】
次に図10に示すように、基板全面に書き込み配線用の金属膜を成膜し、リソグラフィ等のパターニングプロセスとエッチングプロセスを用いて、書き込み線101を形成し、最後にビット線102を形成する。
【0029】
以上のプロセスにより図1に示す断面図を有するMRAMが完成する。このようなプロセスを用いれば、MR素子と書き込み配線との間の電気的絶縁を保ちながら、記録磁界を効率良く印加できるようにる位置に精度よく書き込み配線を配することが可能となる。
【0030】
また本発明の構成を用いた例として以下の実施態様が考えらえる。すなわち、膜面垂直方向に磁化容易軸を有する第1の磁性層と膜面垂直方向に磁化容易軸を有する第2の磁性層とを積層してなり、該第1の磁性層と第2の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線とを有し、
【0031】
該磁気抵抗効果素子と該データ書き込み用金属配線の間に配された絶縁領域の基板面内方向の幅が、該磁気抵抗効果素子の基板面内方向の幅よりも小さいか、該データ書き込み用金属配線の基板面内方向の幅よりも小さいことを特徴とする磁気メモリである。これは、上記プロセスにより作製することが可能であり、このような磁気メモリによれば、メモリセルの微小化が可能となり、MR素子に効率的に磁界を印加することが可能となる。
【0032】
また、前記絶縁領域の幅が、磁気メモリ素子選択用トランジスタのゲート電極用コンタクトホールの幅よりも小さくすることも可能である。
【0033】
【発明の効果】
本発明のメモリ構成及び製造方法によれば、従来のメモリ構成と比較して書き込み配線とメモリ素子との位置関係を改善し、情報の記録に要する消費電力を低減させることが可能となる。またあわせて、メモリセルの微細化をすることも可能となる。
【図面の簡単な説明】
【図1】本発明のMRAMの断面図。
【図2】図1のメモリ素子の製造プロセスの第1工程を説明するための図。
【図3】図1のメモリ素子の製造プロセスの第2工程を説明するための図。
【図4】図1のメモリ素子の製造プロセスの第3工程を説明するための図。
【図5】図1のメモリ素子の製造プロセスの第4工程を説明するための図。
【図6】図1のメモリ素子の製造プロセスの第5工程を説明するための図。
【図7】図1のメモリ素子の製造プロセスの第6工程を説明するための図。
【図8】図1のメモリ素子の製造プロセスの第7工程を説明するための図。
【図9】図1のメモリ素子の製造プロセスの第8工程を説明するための図。
【図10】図1のメモリ素子の製造プロセスの第9工程を説明するための図。
【図11】従来例の構成を示す図。
【図12】従来例の構成を示す図。
【符号の説明】
11 半導体基板
12 ソース領域
13 ゲート電極(ワード配線)
14 ドレイン領域
15 MR素子
16 書き込み配線
17 ビット線
18 絶縁部
22 周辺回路部
221 N-Well
222 P-Well
21 P-Well
31 n+領域
32 p+領域32
41 絶縁膜
51 プラグ
61 配線層
71 ビアプラグ
81 MR素子
91 側面絶縁領域
101 書き込み線
102 ビット線
Claims (1)
- 膜面垂直方向に磁化容易軸を有する第1の磁性層と膜面垂直方向に磁化容易軸を有する第2の磁性層と、該第1の磁性層と第2の磁性層との間に非磁性層を有する磁気抵抗素子と、該磁気抵抗効果素子の側面近傍に設けられたデータ書き込み用金属配線と、を有する磁性メモリの作製方法であって、
半導体基板上にCMOSトランジスタを形成する工程と、
前記CMOSトランジスタのソース・ドレインに対応する領域に第1のプラグを形成する工程と、
前記第1のプラグに対応する配線層を形成する工程と、
前記配線層と接続する第2のプラグを形成する工程と、
前記第2のプラグ上に前記磁気抵抗素子を形成する工程と、
前記磁気抵抗効果素子と前記データ書き込み用金属配線とを電気的に絶縁するために、これらを分離するサイドウォールを、前記磁気抵抗素子上に金属膜からなるバッファ層を形成した後、全面に絶縁膜を形成し、該絶縁膜のエッチングを前記バッファ層でエッチストップさせることにより、前記磁気抵抗素子に接し、その幅が、プロセスの最小加工寸法に依らず、20nm〜500nmで形成する工程と、
基板全面に書き込み配線用の金属膜を成膜し、エッチングプロセスを用いて、書き込み線を形成し、金属膜からなるバッファ層と接続するビット線を形成する工程と、を備える磁気メモリの形成方法。
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