JP4746731B2 - 磁気ランダム・アクセス・メモリの製作方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は情報の格納および／または検出およびその製造方法に関し、さらに詳しくは磁気ランダム・アクセス・メモリ（ＭＲＡＭ）エレメントの磁気エレメントを製造し画定する方法に関する。
【０００２】
【従来の技術】
磁気メモリ・エレメントは、非磁性層によって分離された強磁性層を含む構造を有する。情報は磁性層中の磁化ベクトルの方向として格納される。例として、１つの磁性層中の磁化ベクトルが磁気的に固定される一方、他の磁性層の磁化方向は自由で、同一および反対方向の間で切り替わり、それぞれ「平行(Parallel)」および「反平行(Antiparallel)」状態と呼ばれる。平行および反平行状態に応答して、磁気メモリ・エレメントは２つの異なった抵抗を示す。２つの磁性層の磁化ベクトルがほとんど同じおよび反対方向を指し示す場合、その抵抗はそれぞれ最小値および最高値を持つ。従って、抵抗の変化を検出することにより、ＭＲＡＭはその磁気メモリ・エレメントに格納された情報を提供することができる。
【０００３】
ＭＲＡＭ装置は、磁気メモリ・エレメントおよび他の回路、例えば磁気メモリ・エレメントのための制御回路、磁気メモリ・エレメント中の状態を検出するための比較器、入力／出力回路などを集積する。これらの回路は、ＭＲＡＭ装置の電力消費を押さえるために、ＣＭＯＳ（相補金属酸化半導体）プロセスで製造される。ＣＭＯＳプロセスは、非常に高い温度のステップを必要とし、それは例えば誘電体および金属層の蒸着のためにおよび注入物をアニールするために300℃を越える。
【０００４】
磁性層はニッケル（Ｎｉ）、鉄（Ｆｅ）、および／またはコバルト（Ｃｏ）の合金のような強磁性材料を使用し、高温によって引き起こされる磁気材料の内部混合(intermixing)を防止するために300℃以下で処理することを要求する。従って、磁気メモリ・エレメントは、ＣＭＯＳプロセス後に異なる段階で製造されることが必要である。
【０００５】
磁気メモリ・エレメントは、容易に酸化され、また腐食に敏感な構成要素を含む。磁気メモリ・エレメントが劣化するのを防ぎ、かつＭＲＡＭ装置の特性および信頼性を維持するために、不活性化層(passivation layer)が磁気メモリ・エレメント上に形成される。
【０００６】
さらに、磁気メモリ・エレメントは、非常に薄い層を含み、そのいくつかは10オングストローム台の厚さである。磁気メモリ・エレメントの特性は、磁性層が形成される表面状態に敏感である。従って、磁気メモリ・エレメントの特性が劣化しないように平坦な表面を作ることが必要である。
【０００７】
金属線は、磁気メモリ・エレメント中の状態を書き込みおよび／または読み取りのための磁界を発生させるために用いられる。より少ない電流総量が電力消費を最小にするために望まれる。
【０００８】
【発明が解決しようとする課題】
典型的なＭＲＡＭエレメントを製造する間、上部電極はＮｉ、Ｆｅ、および／またはＣｏの合金のような強磁性材料の層を含む。この層は、比較的薄いが、エッチングするのが難しい。典型的には、上部電極は反応性イオン・エッチング（ＲＩＥ）のような標準イオン研削またはドライ・エッチを用いて画定され、その技術はエッチ過多およびエッチ不足の問題に帰し、そこには適切なエッチ・ストップの不足がある。ウエット・エッチは等方的にエッチを行い、それにより電極を横方向にエッチングする。さらに、側面およびエッチングに続く電極の上部が曝露されていることによる制御できない層の側面酸化という問題がある。空気に曝露された場合の電極側面の自然酸化あるいは熱的劣化は、ウェーハがどれだけ長く空気、湿気、および空気温度に晒されたかに依存する。これらのエッチ過多およびエッチ不足の問題は、層の制御できない酸化とともに、装置内の短絡、交番磁界の変動、およびメモリ・セル特性の劣化を導く。
【０００９】
従って、本発明の目的は、装置を製造する間、磁気メモリ・エレメントが熱的劣化およびエッチング問題から回避できる改良されたＭＲＡＭ装置を提供することである。
【００１０】
本発明の別の目的は、磁気メモリ・エレメントを画定する改良されたＭＲＡＭ装置を提供することである。
【００１１】
本発明のさらに別の目的は、所望の活性領域周辺の絶縁かつ非磁性領域を画定することによりＭＲＡＭ装置の上部電極を形成する方法を提供し、それにより装置の劣化をもたらさずに個々のＭＲＡＭ装置エレメントを形成することである。
【００１２】
本発明のさらに別の目的は、高スループット製造に馴染みやすいＭＲＡＭエレメントを形成する方法を提供することである。
【００１３】
【課題を解決するための手段】
これらおよび他の必要性は、磁気抵抗性ランダム・アクセス・メモリ（ＭＲＡＭ）を提供することにより実質的に達成され、それは磁気メモリ・エレメントの動作を制御するための回路上の磁気メモリ・エレメントを含む。まず、その回路は300℃以上の熱処理を要求するＣＭＯＳプロセスのもとで基板上に形成される。その回路を製作している間、磁気メモリ・エレメント中に状態を書き込みあるいは読み取るための磁界を発生させるために使用される伝導線が、また形成される。その金属線はパーマロイ層のような高透磁率材料によって包み込まれ、その層は磁界が磁気メモリ・エレメント上に集中するのを促進させる。回路の完成後、回路を含む層の表面は、化学的機械的研磨（ＣＭＰ）プロセスによって磨かれて平面な表面を回路を含む層の上に形成され、その後磁気メモリがＣＭＯＳ回路と接続を形成するための開口を介して誘電体層がその表面上に蒸着される。
【００１４】
次に、磁気メモリおよび上部導体金属層の蒸着に続いて、底部接触金属層が蒸着されかつエッチングされる。代わって、底部伝送金属を形成するブランケット層、磁気メモリ、および上部伝導金属が誘電層上に蒸着される。次に、ＲＩＥおよび／またはイオン研磨のような標準のドライ・エッチング技術を用いて、全ブランケット層が底部接触金属の形にエッチングされ、その金属は上部接触金属の形と等しいかあるいは大きい。接触金属パッドを画定する電気的伝導層は、標準ＲＩＥ技術を使用してエッチングされ、それにより酸化あるいは窒化を通して上部電極または最上部ブランケット層を絶縁材料に変質させるためのマスクとして利用される。最上部ブランケット層の酸化または窒化は、マスクされた領域が金属的および磁気的さらに活性のまま残留するために提供し、また酸化または窒化に晒される部分は絶縁体として不活性になり、その結果磁気メモリ・エレメントを画定するととともに、最上部の平坦表面を形成する。別の実施例では、曝露された部分の酸化または窒化は、ブランケット層の選択された領域を、ブランケット層を形成する全ての層を含めて、絶縁材料に変える。磁気メモリ・エレメントの形成後、電気的伝導線が平坦表面上に形成され、磁気メモリ・エレメントを金属接触パッドをとおして結合する。個々のメモリ・エレメントを画定する酸化／窒化部を含む磁気メモリ・エレメントの製作は、よりよいサイズ・コントロールによる交番磁界特性の改善および磁気メモリの端部を保護する絶縁体による個々の磁気メモリ・エレメントの信頼性の改善を促し、磁気メモリ・エレメント中のトンネル障壁を横切る短絡問題および製作中の磁気メモリ・エレメントの熱劣化を回避する。
【００１５】
【実施例】
図１ないし図１３は、ＭＲＡＭ装置を形成する際の順次ステップを示す断面図であり、そのＭＲＡＭ装置は読み取り動作時における磁気メモリ・エレメントをスイッチするためのトランジスタを含む。
【００１６】
図１を参照して、部分的に製作された磁気装置１０の断面図、より詳しくは磁気抵抗性ランダム・アクセス・メモリ（ＭＲＡＭ）装置が描かれ、装置１０はP型シリコン基板１１を含む。装置１０は、例えばＮＭＯＳスイッチング・トランジスタ１２ａ，１２ｂからなる回路を有し、既知のＣＭＯＳプロセスで製作される。他の回路エレメント、例えば、入力／出力デコーダ、および比較器がＭＲＡＭに含まれるが、それらは簡略化のために図面からは省略されている。
【００１７】
まず、基板１１がＮ＋領域１３ａ，１３ｂ，１３ｃのための窓をパターン形成するために提供され、ソース／ドレイン領域１３ａ，１３ｂ，１３ｃにインプラントを行う。その後、絶縁領域１４ａ，１４ｂが分離のために形成される。次に、ポリシリコン層１５ａ，１５ｂが基板１１上に堆積されてゲート領域を形成する。金属層１６ａ，１６ｂがソース電極のためにＮ＋領域１３ａ，１３ｂ上に堆積される一方、金属層１６ｃがドレイン電極のためにＮ＋領域１３ｃ上に堆積されるさらに、金属層１７ａ，１７ｂがゲート電極用にポリシリコン層１５ａ，１５ｂ上にそれぞれ堆積される。伝導線１８は金属層１６ｃ上に形成され、それはセンス電流をトランジスタ１２ａ，１２ｂを通って磁気メモリ・エレメントに与える。磁気メモリ・エレメントは、後に説明される。プラグ導体１９ａ，１９ｂはセンス電流を磁気メモリ・エレメントに導くが、金属層１６ａ，１６ｂ上にそれぞれ形成されかつ内部結合が行われる。磁気メモリ・エレメント、デジット線およびワード線を除くＭＲＡＭ装置の全回路エレメントは基板１１上に集積され、その後誘電材料２０が充填される。その後、装置１０の表面がＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨)技術を使用して平面に研磨する。
【００１８】
部分的に作成されたＭＲＡＭ装置１０が形成された後、磁気メモリ・エレメントがデジット線およびワード線に沿って装置１０上に形成される。図２に示されるように、エッチ・ストップ層２１は、ＡｌＮ，ＡｌＯおよびＳｉＮのような材料を使用するが、装置１０の表面上に形成される。エッチ・ストップ層２１に代わって、エンドポイント・エッチ(endpoint etch)のような他の技術が使用されてもよい。二酸化シリコン層２２は4,000−6,000オングストロームの厚さをもってエッチ・ストップ層２１上に堆積される。
【００１９】
次のステップで、マスク層が二酸化シリコン層２２上に堆積され、標準のリソグラフィ法を使用してエッチング・マスクとしてパターン化して画定される。図２に示されるように、二酸化シリコン２０はエッチ・ストップ層２１までエッチングで取り除かれ、二酸化シリコン層２２中にトレンチ２３ａ−２３ｄを作成し、そして表面に現れたエッチ・ストップ層がトレンチ２３ａ−２３ｄから除去される。
【００２０】
図３を参照して、ニッケル−鉄のような高透磁率をもつ薄膜磁界集中層２４がトレンチ２３ａ−２３ｄおよび二酸化シリコン誘電層２５を覆って堆積される。高透磁率層２４は5−500オングストロームの厚さを有する。磁界集中層２４の付着性を向上するためおよび誘電層へのＮｉまたはＦｅ拡散に対する障壁を提供するために、ＴａまたはＴａＮあるいはこのような他の材料が磁界集中層２４と誘電層２５との間に加えられてもよい。伝導金属層２６は、その後磁界集中層２４上に堆積される。伝導性金属として、アルミニウム、アルミニウム合金、銅、および銅合金が使用される。磁界集中層２４の付着性を向上するためおよび伝導体および／または誘電層へのＮｉまたはＦｅ拡散に対する障壁を提供するために、ＴａまたはＴａＮあるいはこのような他の材料が磁界集中層２４と伝導層２６との間に加えられてもよい。金属層２６を堆積して後、トレンチ２３ａ−２３ｄからはみ出した金属および二酸化シリコン層２５上の高透磁率層２４がＣＭＰプロセスによる上表面から除去され、その結果、図４に示されるように、平坦な上表面２８を有する部分的に作成されたＭＲＡＭ装置２７が形成される。
【００２１】
部分的に作成されたＭＲＡＭ２７は、トルクまたはデジット線２９，３０を含み、その上に磁気メモリ・エレメントが形成される。デジット線２９，３０は磁界を生成する電流を運搬し、磁気メモリ・エレメントに状態を格納させる。デジット線２９，３０は、上表面２８上の部分を除いて高透磁率層３１，３２によって取り囲まれる。例えば、層３１は、デジット線２９中を流れる電流によって発生する磁界を磁束漏洩から遮蔽し、そして磁界が層３１によって被覆されていない上表面２８を通してデジット線２９上に載置された磁気メモリ・エレメントに集中させる。さらに、層３１は近傍の磁気エレメントまたは外部源による浮遊磁界をデジット線２９上に載置された磁気エレメントから遮蔽し、その結果、外部磁界に対する強い耐性を示す高密度メモリを形成することが可能となる。
【００２２】
図５を参照して、誘電層３３はデジット線２９，３０および誘電層２５を覆って堆積され、伝導層３４が誘電層３３を覆って堆積される。誘電層３３は、デジット線２９，３０と伝導層３４との間に載置され、その間における電気的分離を提供する。誘電層３３は、窓３５，３６を金属伝導体３７，３８上に形成するために部分的にエッチングされ、電気的にプラグ導体１９ａ，１９ｂを伝導層３４に接続するために使用される。窓３５，３６の形成後、伝導層３４が約500オングストロームの厚さで誘電層３３および金属導体３７，３８を覆って堆積される。磁気メモリ・エレメントを伝導層３４上に形成するために、伝導層３４の上表面は、磁気メモリ・エレメントが非常に薄い膜を有するので、なめらかでかつ平坦にする必要があり、それにより磁気メモリ・エレメントのための良い条件が達成される。表面３９は研磨され、ＣＭＰのような平坦化プロセスによって形成される。
【００２３】
次に、図６に示されるように、複数の磁気エレメント・ブランケット層または直メモリ・ブランケット層４０−４２が磁気メモリ・エレメントのために物理的化学的堆積（ＰＶＤ）またはイオン・ビーム堆積（ＩＢＤ）法のいずれかで伝導層３４の表面３９上に堆積される。底部および上部磁性層４０，４２は、Ｎｉ，Ｆｅおよび／またはＣｏの合金のような磁気材料を用いる一方、層４１はＡｌ2Ｏ3またはＣｕのような非磁性材料を使用する。底部層４０は、例えば、硬磁性層として機能し、その磁化は固定されるのに対し、上部磁性層４２中の磁化方向は自由である。非磁性層４１は次の方法により形成される。アルミニウム膜が底部磁性層４０を覆って堆積され、その後そのアルミニウム膜はＲＦ生成酸素プラズマ(RF-produced oxygen plasma)のような酸化源によって酸化される。別な方法では、アルミニウムが層４０上に酸素とともに堆積され、その後酸化が加熱または非加熱のいずれかの酸素雰囲気中で実行される。磁気メモリ・エレメント中の層は非常に薄く、3−200オングストロームの磁気層および3−100オングストロームの非磁気層である。
【００２４】
次に、図６
に描かれるように、マスキング層５１、さらに特定すると、伝導材料の層が層４２を覆って堆積される。マスク・パターンは伝導層５１上に形成され、誘電層３３上の伝導線４５，４６を画定するために誘電層３３までエッチングされる。伝導線４５，４６は、磁気メモリ・エレメント４３およびトランジスタ１２ａをプラグ導体１９ａを通して、また磁気メモリ・エレメント４４およびトランジスタ１２ｂをプラグ導体１９ｂを介して、それぞれ電気的に接続する。伝導線４５，４６は誘電層３３によってデジット線２９，３０からそれぞれ分離される。
【００２５】
次に、新しいマスク・パターンが層５１上に形成される。マスキング層あるいは伝送材料層５１およびブランケット層４０−４２が反応性イオン・エッチング（ＲＩＥ）法を用いてエッチングされ、図７
に示すように、複数の磁気メモリ・エレメント４３，４４を電気的に画定するとともに複数の接触金属パッドあるいは伝導線５２を形成する。複数の接触金属パッド５２の形成に続いて、層４２の部分が、酸化法または窒化法のいずれかを使用して誘電特性を含有する材料に変更される。より詳しくは、磁気材料の最上部層４２の選択領域は絶縁材料に変えられ、誘電絶縁物を形成する。層４２を誘電絶縁物に変化させる過程中、接触金属パッド５２はマスクとして働き、その結果、酸化または窒化後、複数の活性領域４２ａが画定され、新しい絶縁部分が設けられる。酸化法は、プラズマ酸化、酸素雰囲気中のアニーリング、および0−50℃の範囲内の室温または50℃を越えるより高い温度での熱酸化を含む。窒化法は、プラズマ窒化および0−50℃の範囲内の温度または50℃を越えるより高い温度、特に100℃を越える温度での熱窒化を含む。
【００２６】
別の実施例では、酸化法または窒化法はブランケット層４０，４１，４２の露出部分を変化させるために用いられ、これによりこれらの部分を絶縁材料に変えるとともにそれらの部分を不活性にする。
【００２７】
図８および図９を参照して、拡大したＭＲＡＭ装置４７の断面図および図８中の矢印９−９によって示されるデジット線２９、磁気メモリ・エレメント４３およびビット線４８を通して見る部分断面図が描かれる。３本のビット線４８，４９および３個の磁気メモリ・エレメント４３，５０が簡略化のため図９に示され、さらに多くのビット線および磁気メモリ・エレメントがＭＲＡＭ装置４７のために形成される。
【００２８】
図８に再び参照して、層４２の酸化または窒化が、図７に示されたような磁気メモリ・エレメントまたはセル４３，４４を形成するために完了した後、誘電層５３は、磁気メモリ・エレメント４３，４４およびブランケット層４２の不活性部分４２ｂを覆って堆積される。次に、エッチ・ストップ層５４は誘電層５３上に堆積され、さらに図９の誘電層５５はエッチ・ストップ層５４上に堆積される。次に、マスクが誘電層５５上にパターン化され、ビット線４８，４９のためのトレンチを形成する。
【００２９】
図９に示されるように、マスクに従って、誘電層５５はエッチ・ストップ層５４までエッチングされ、ビット線４８，４９のためのトレンチを作る。次に、パーマロイ層５６は誘電層５５上およびトレンチ中に堆積される。パーマロイ層は不等方性エッチングによってエッチングされ、トレンチの側壁にパーマロイ層５６のみを残すとともに誘電層５５およびトレンチの底部にパーマロイ層を残す。パーマロイ層５６を形成した後、電気的に伝導性である層５７は伝導線５２，６９の表面上に堆積され、Ａｌ，ＷおよびＣｕのような金属がビット線４８，４９を形成するためにトレンチ内に充填される。次に、誘電層５５上の不必要な材料が除去され、そして誘電層５５およびビット線４８，４９の表面が平面な表面に研磨される。最後に、パーマロイ層５９は誘電層５５およびビット線４８，４９上に堆積されパターン化される。パーマロイ層５６，５８はビット線４８を包み込み、それによりビット線４８中のビット電流によって発生した磁界は磁気メモリ・エレメント４３に集中し、他の磁気メモリ・エレメント中の情報を保護するために遮蔽する。
【００３０】
再び図８を参照して、ＭＲＡＭ装置の読み取りおよび書き込み動作がこの後簡単に述べられる。磁気メモリ・エレメント４３が、例として、選択されると仮定する。読み取り動作において、ターンオン信号はトランジスタ１２ａをオンにするためにゲート電極１７ａに印加され、それはセンス信号がドレイン電極１８から金属層１６ａ、プラグ導体１９ａ、伝導線４５および磁気メモリ・エレメント４３を経由し、ビット線４８へ流れるのを許容する。センス電流は、磁気メモリ・エレメント４３の両端に電圧降下を生成し、それは磁気メモリ・エレメント４３中に格納された状態を決定する。即ち、その電圧降下は電圧比較器（図示せず）へ送られ、磁気メモリ・エレメント４３に格納された状態を与えるために参照電圧と比較される。
【００３１】
磁気メモリ・エレメント４３に状態を書き込むためには、例えば、ビット線４８およびデジット線２９に与えられるビット電流およびデジット電流がそれぞれ磁界を発生する。デジット電流によって発生した磁界はビット電流によって生成された磁界と重畳され、その結果、全磁界が磁気メモリ・エレメント４３に状態を書き込むために印加される。結合磁界の方向は、自由磁性層４２の磁化方向を決定し、それにより磁気メモリ・エレメント４３は状態または情報を記憶する。デジット線２９はパーマロイ層３１で取り囲まれる一方、ビット線４８はパーマロイ層５６，５８によって包まれる。パーマロイ層３１，５６，５８は、デジットおよびビット電流によって生成される磁界を磁気メモリ・エレメント４３上に集中させる。従って、より少ない電流で磁気メモリ・エレメントに対する状態の書き込みおよび検出が認められる。
【００３２】
ビット線を形成する別の実施例が図１０および図１１に描かれる。図１１は図１０の矢印１１−１１によって示されたデジット線２９、磁気メモリ・エレメント４３およびビット線５９を通した部分断面図である。図７に示される構造が完了した後、図１０に示されるように、誘電層５３が磁気メモリ・エレメント４３，４４を覆って堆積され、誘電層５３の上部表面は研磨される。その後、エッチ・ストップ層６０およびエッチ・ストップ層６０の表面上の誘電層６１が順次堆積される。図１１のビット線５９，６２用のトレンチを形成するために、マスクが誘電層６１上に堆積されかつパターン化される。
【００３３】
次に、図１１を参照して、誘電層６１は、マスクに従ってエッチ・ストップ層６０までエッチングされ、その結果トレンチがビット線５９，６２のために形成される。その後、パーマロイ層が誘電層６１上およびトレンチ内に堆積される。パーマロイ層は、パターン化され、不等方性エッチングによってエッチングされ、そのエッチングはパーマロイ層６３のみをトレンチの側壁上に残す。さらに、トレンチの底部は、磁気メモリ・エレメント４３，６６の上部表面が凹部６４を形成するまでエッチングされ、その凹部は磁気メモリ・エレメント４３をビット線６０に、磁気メモリ・エレメント６６をビット線６２にそれぞれ接続する。トレンチの底部表面は、Ｔａ，ＴａＮまたはＴｉＮ等のような層６７で堆積され、その層は磁気メモリ・エレメント４３，６６とビット線５９，６２との間をそれぞれ電気的に接続する。銅のような伝導材料が凹部６３，６４およびトレンチ内にめっきされかつ充填され、ビット線５９，６２を形成する。ビット線５９，６２および誘電層５９の上部表面は、その後研磨され、パーマロイ層６８がその上に堆積されかつパターン化される。例えば、ビット線５９は、パーマロイ層６３，６８によって取り囲まれ、その層はビット線５９中のビット電流によって生成された磁界が磁気メモリ・エレメント４３上に集中させる。読み取りおよび書き込み動作は前述したのと同じステップによって実行される。
【００３４】
図１２および図１３は、ビット線７０，７１を形成するためのさらに別の実施例を示す。図１３は、図１２の矢印１３−１３によって示されるデジット線２９、磁気メモリ・エレメント４３およびビット線７０を通して見た部分断面図である。磁気メモリ・エレメント４３，４４が図７に示されるように形成された後、誘電層７２はエレメント４３，４４を覆って堆積され、トレンチ７３，７４を作るためにパターン化されエレメント４３，４４の上部表面までエッチングされる。次に、ＡｌおよびCuのような金属材料がトレンチ７３，７４内に充填され、ビット線７０，７１を形成する。ビット線７３，７４を覆う誘電層は除去され、ＮｉＦｅのような磁界集中層７５はビット線７３，７４および誘電層７２上に堆積される。その後、誘電層７６は磁界集中層７５上に堆積される。
【００３５】
このように、改良されかつ新規の構造を有するＭＲＡＭおよびその製作方法が開示され、磁気メモリ・エレメントを制御する回路がＣＭＯＳプロセスでまず製作され、その後不活性部および活性部を形成することにより磁気メモリ・エレメントが製作される。従って、磁気メモリ・エレメントは磁気ブランケット層の部分を酸化および／または窒化を用いることにより製作され、高温により引き起こされる金属成分の劣化を防止する。さらに、デジット線およびビット線はパーマロイ層により取り囲まれ、デジット電流およびビット電流によって生成された磁界は遮蔽されかつ磁気メモリ・エレメントに集中されるので、より少ない電流ですむ。開示されたように、この技術は磁気センサのようなパターン化された磁気エレメント、磁気記録ヘッド、磁気記録媒体およびその類似するものを用いる他の装置に応用できる。従って、このような例示は本開示によって保護するために意図されるものである。
【図面の簡単な説明】
【図１】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図２】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図３】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図４】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図５】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図６】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図７】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図８】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図９】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１０】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１１】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１２】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１３】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【符号の説明】
１０：磁気装置
１１：P型シリコン基板
１２ａ，１２ｂ：ＮＭＯＳスイッチング・トランジスタ
１３ａ，１３ｂ，１３ｃ：Ｎ＋領域
１４ａ，１４ｂ：絶縁領域
１５ａ，１５ｂ：ポリシリコン層
１６ａ，１６ｂ，１６ｃ，１７ａ，１７ｂ：金属層
１８：伝導線
１９ａ，１９ｂ：プラグ導体
２０：誘電材料
２１：エッチ・ストップ層
２２：二酸化シリコン層
２３ａ−２３ｄ：トレンチ
２４：磁界集中層
２５：二酸化シリコン誘電層
２６：伝導金属層
２７：ＭＲＡＭ
２８：上表面
２９，３０：デジット線
３１，３２：高透磁率層
３３，５３，５５，６１，７６：誘電層
３４：伝導層
３５，３６：窓
３７，３８：金属伝導体
３９：表面
４０−４２：上部磁性層
４３，４４：磁気メモリ・エレメント
４５，４６：伝導線
５１：マスキング層
５２：接触金属パッド
５４，６０：エッチ・ストップ層
５６，５８，６８：パーマロイ層
５９，６２，７０，７１：ビット線
６３，６４：凹部
７３，７４：トレンチ
７５：磁界集中層
【発明の属する技術分野】
本発明は情報の格納および／または検出およびその製造方法に関し、さらに詳しくは磁気ランダム・アクセス・メモリ（ＭＲＡＭ）エレメントの磁気エレメントを製造し画定する方法に関する。
【０００２】
【従来の技術】
磁気メモリ・エレメントは、非磁性層によって分離された強磁性層を含む構造を有する。情報は磁性層中の磁化ベクトルの方向として格納される。例として、１つの磁性層中の磁化ベクトルが磁気的に固定される一方、他の磁性層の磁化方向は自由で、同一および反対方向の間で切り替わり、それぞれ「平行(Parallel)」および「反平行(Antiparallel)」状態と呼ばれる。平行および反平行状態に応答して、磁気メモリ・エレメントは２つの異なった抵抗を示す。２つの磁性層の磁化ベクトルがほとんど同じおよび反対方向を指し示す場合、その抵抗はそれぞれ最小値および最高値を持つ。従って、抵抗の変化を検出することにより、ＭＲＡＭはその磁気メモリ・エレメントに格納された情報を提供することができる。
【０００３】
ＭＲＡＭ装置は、磁気メモリ・エレメントおよび他の回路、例えば磁気メモリ・エレメントのための制御回路、磁気メモリ・エレメント中の状態を検出するための比較器、入力／出力回路などを集積する。これらの回路は、ＭＲＡＭ装置の電力消費を押さえるために、ＣＭＯＳ（相補金属酸化半導体）プロセスで製造される。ＣＭＯＳプロセスは、非常に高い温度のステップを必要とし、それは例えば誘電体および金属層の蒸着のためにおよび注入物をアニールするために300℃を越える。
【０００４】
磁性層はニッケル（Ｎｉ）、鉄（Ｆｅ）、および／またはコバルト（Ｃｏ）の合金のような強磁性材料を使用し、高温によって引き起こされる磁気材料の内部混合(intermixing)を防止するために300℃以下で処理することを要求する。従って、磁気メモリ・エレメントは、ＣＭＯＳプロセス後に異なる段階で製造されることが必要である。
【０００５】
磁気メモリ・エレメントは、容易に酸化され、また腐食に敏感な構成要素を含む。磁気メモリ・エレメントが劣化するのを防ぎ、かつＭＲＡＭ装置の特性および信頼性を維持するために、不活性化層(passivation layer)が磁気メモリ・エレメント上に形成される。
【０００６】
さらに、磁気メモリ・エレメントは、非常に薄い層を含み、そのいくつかは10オングストローム台の厚さである。磁気メモリ・エレメントの特性は、磁性層が形成される表面状態に敏感である。従って、磁気メモリ・エレメントの特性が劣化しないように平坦な表面を作ることが必要である。
【０００７】
金属線は、磁気メモリ・エレメント中の状態を書き込みおよび／または読み取りのための磁界を発生させるために用いられる。より少ない電流総量が電力消費を最小にするために望まれる。
【０００８】
【発明が解決しようとする課題】
典型的なＭＲＡＭエレメントを製造する間、上部電極はＮｉ、Ｆｅ、および／またはＣｏの合金のような強磁性材料の層を含む。この層は、比較的薄いが、エッチングするのが難しい。典型的には、上部電極は反応性イオン・エッチング（ＲＩＥ）のような標準イオン研削またはドライ・エッチを用いて画定され、その技術はエッチ過多およびエッチ不足の問題に帰し、そこには適切なエッチ・ストップの不足がある。ウエット・エッチは等方的にエッチを行い、それにより電極を横方向にエッチングする。さらに、側面およびエッチングに続く電極の上部が曝露されていることによる制御できない層の側面酸化という問題がある。空気に曝露された場合の電極側面の自然酸化あるいは熱的劣化は、ウェーハがどれだけ長く空気、湿気、および空気温度に晒されたかに依存する。これらのエッチ過多およびエッチ不足の問題は、層の制御できない酸化とともに、装置内の短絡、交番磁界の変動、およびメモリ・セル特性の劣化を導く。
【０００９】
従って、本発明の目的は、装置を製造する間、磁気メモリ・エレメントが熱的劣化およびエッチング問題から回避できる改良されたＭＲＡＭ装置を提供することである。
【００１０】
本発明の別の目的は、磁気メモリ・エレメントを画定する改良されたＭＲＡＭ装置を提供することである。
【００１１】
本発明のさらに別の目的は、所望の活性領域周辺の絶縁かつ非磁性領域を画定することによりＭＲＡＭ装置の上部電極を形成する方法を提供し、それにより装置の劣化をもたらさずに個々のＭＲＡＭ装置エレメントを形成することである。
【００１２】
本発明のさらに別の目的は、高スループット製造に馴染みやすいＭＲＡＭエレメントを形成する方法を提供することである。
【００１３】
【課題を解決するための手段】
これらおよび他の必要性は、磁気抵抗性ランダム・アクセス・メモリ（ＭＲＡＭ）を提供することにより実質的に達成され、それは磁気メモリ・エレメントの動作を制御するための回路上の磁気メモリ・エレメントを含む。まず、その回路は300℃以上の熱処理を要求するＣＭＯＳプロセスのもとで基板上に形成される。その回路を製作している間、磁気メモリ・エレメント中に状態を書き込みあるいは読み取るための磁界を発生させるために使用される伝導線が、また形成される。その金属線はパーマロイ層のような高透磁率材料によって包み込まれ、その層は磁界が磁気メモリ・エレメント上に集中するのを促進させる。回路の完成後、回路を含む層の表面は、化学的機械的研磨（ＣＭＰ）プロセスによって磨かれて平面な表面を回路を含む層の上に形成され、その後磁気メモリがＣＭＯＳ回路と接続を形成するための開口を介して誘電体層がその表面上に蒸着される。
【００１４】
次に、磁気メモリおよび上部導体金属層の蒸着に続いて、底部接触金属層が蒸着されかつエッチングされる。代わって、底部伝送金属を形成するブランケット層、磁気メモリ、および上部伝導金属が誘電層上に蒸着される。次に、ＲＩＥおよび／またはイオン研磨のような標準のドライ・エッチング技術を用いて、全ブランケット層が底部接触金属の形にエッチングされ、その金属は上部接触金属の形と等しいかあるいは大きい。接触金属パッドを画定する電気的伝導層は、標準ＲＩＥ技術を使用してエッチングされ、それにより酸化あるいは窒化を通して上部電極または最上部ブランケット層を絶縁材料に変質させるためのマスクとして利用される。最上部ブランケット層の酸化または窒化は、マスクされた領域が金属的および磁気的さらに活性のまま残留するために提供し、また酸化または窒化に晒される部分は絶縁体として不活性になり、その結果磁気メモリ・エレメントを画定するととともに、最上部の平坦表面を形成する。別の実施例では、曝露された部分の酸化または窒化は、ブランケット層の選択された領域を、ブランケット層を形成する全ての層を含めて、絶縁材料に変える。磁気メモリ・エレメントの形成後、電気的伝導線が平坦表面上に形成され、磁気メモリ・エレメントを金属接触パッドをとおして結合する。個々のメモリ・エレメントを画定する酸化／窒化部を含む磁気メモリ・エレメントの製作は、よりよいサイズ・コントロールによる交番磁界特性の改善および磁気メモリの端部を保護する絶縁体による個々の磁気メモリ・エレメントの信頼性の改善を促し、磁気メモリ・エレメント中のトンネル障壁を横切る短絡問題および製作中の磁気メモリ・エレメントの熱劣化を回避する。
【００１５】
【実施例】
図１ないし図１３は、ＭＲＡＭ装置を形成する際の順次ステップを示す断面図であり、そのＭＲＡＭ装置は読み取り動作時における磁気メモリ・エレメントをスイッチするためのトランジスタを含む。
【００１６】
図１を参照して、部分的に製作された磁気装置１０の断面図、より詳しくは磁気抵抗性ランダム・アクセス・メモリ（ＭＲＡＭ）装置が描かれ、装置１０はP型シリコン基板１１を含む。装置１０は、例えばＮＭＯＳスイッチング・トランジスタ１２ａ，１２ｂからなる回路を有し、既知のＣＭＯＳプロセスで製作される。他の回路エレメント、例えば、入力／出力デコーダ、および比較器がＭＲＡＭに含まれるが、それらは簡略化のために図面からは省略されている。
【００１７】
まず、基板１１がＮ＋領域１３ａ，１３ｂ，１３ｃのための窓をパターン形成するために提供され、ソース／ドレイン領域１３ａ，１３ｂ，１３ｃにインプラントを行う。その後、絶縁領域１４ａ，１４ｂが分離のために形成される。次に、ポリシリコン層１５ａ，１５ｂが基板１１上に堆積されてゲート領域を形成する。金属層１６ａ，１６ｂがソース電極のためにＮ＋領域１３ａ，１３ｂ上に堆積される一方、金属層１６ｃがドレイン電極のためにＮ＋領域１３ｃ上に堆積されるさらに、金属層１７ａ，１７ｂがゲート電極用にポリシリコン層１５ａ，１５ｂ上にそれぞれ堆積される。伝導線１８は金属層１６ｃ上に形成され、それはセンス電流をトランジスタ１２ａ，１２ｂを通って磁気メモリ・エレメントに与える。磁気メモリ・エレメントは、後に説明される。プラグ導体１９ａ，１９ｂはセンス電流を磁気メモリ・エレメントに導くが、金属層１６ａ，１６ｂ上にそれぞれ形成されかつ内部結合が行われる。磁気メモリ・エレメント、デジット線およびワード線を除くＭＲＡＭ装置の全回路エレメントは基板１１上に集積され、その後誘電材料２０が充填される。その後、装置１０の表面がＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨)技術を使用して平面に研磨する。
【００１８】
部分的に作成されたＭＲＡＭ装置１０が形成された後、磁気メモリ・エレメントがデジット線およびワード線に沿って装置１０上に形成される。図２に示されるように、エッチ・ストップ層２１は、ＡｌＮ，ＡｌＯおよびＳｉＮのような材料を使用するが、装置１０の表面上に形成される。エッチ・ストップ層２１に代わって、エンドポイント・エッチ(endpoint etch)のような他の技術が使用されてもよい。二酸化シリコン層２２は4,000−6,000オングストロームの厚さをもってエッチ・ストップ層２１上に堆積される。
【００１９】
次のステップで、マスク層が二酸化シリコン層２２上に堆積され、標準のリソグラフィ法を使用してエッチング・マスクとしてパターン化して画定される。図２に示されるように、二酸化シリコン２０はエッチ・ストップ層２１までエッチングで取り除かれ、二酸化シリコン層２２中にトレンチ２３ａ−２３ｄを作成し、そして表面に現れたエッチ・ストップ層がトレンチ２３ａ−２３ｄから除去される。
【００２０】
図３を参照して、ニッケル−鉄のような高透磁率をもつ薄膜磁界集中層２４がトレンチ２３ａ−２３ｄおよび二酸化シリコン誘電層２５を覆って堆積される。高透磁率層２４は5−500オングストロームの厚さを有する。磁界集中層２４の付着性を向上するためおよび誘電層へのＮｉまたはＦｅ拡散に対する障壁を提供するために、ＴａまたはＴａＮあるいはこのような他の材料が磁界集中層２４と誘電層２５との間に加えられてもよい。伝導金属層２６は、その後磁界集中層２４上に堆積される。伝導性金属として、アルミニウム、アルミニウム合金、銅、および銅合金が使用される。磁界集中層２４の付着性を向上するためおよび伝導体および／または誘電層へのＮｉまたはＦｅ拡散に対する障壁を提供するために、ＴａまたはＴａＮあるいはこのような他の材料が磁界集中層２４と伝導層２６との間に加えられてもよい。金属層２６を堆積して後、トレンチ２３ａ−２３ｄからはみ出した金属および二酸化シリコン層２５上の高透磁率層２４がＣＭＰプロセスによる上表面から除去され、その結果、図４に示されるように、平坦な上表面２８を有する部分的に作成されたＭＲＡＭ装置２７が形成される。
【００２１】
部分的に作成されたＭＲＡＭ２７は、トルクまたはデジット線２９，３０を含み、その上に磁気メモリ・エレメントが形成される。デジット線２９，３０は磁界を生成する電流を運搬し、磁気メモリ・エレメントに状態を格納させる。デジット線２９，３０は、上表面２８上の部分を除いて高透磁率層３１，３２によって取り囲まれる。例えば、層３１は、デジット線２９中を流れる電流によって発生する磁界を磁束漏洩から遮蔽し、そして磁界が層３１によって被覆されていない上表面２８を通してデジット線２９上に載置された磁気メモリ・エレメントに集中させる。さらに、層３１は近傍の磁気エレメントまたは外部源による浮遊磁界をデジット線２９上に載置された磁気エレメントから遮蔽し、その結果、外部磁界に対する強い耐性を示す高密度メモリを形成することが可能となる。
【００２２】
図５を参照して、誘電層３３はデジット線２９，３０および誘電層２５を覆って堆積され、伝導層３４が誘電層３３を覆って堆積される。誘電層３３は、デジット線２９，３０と伝導層３４との間に載置され、その間における電気的分離を提供する。誘電層３３は、窓３５，３６を金属伝導体３７，３８上に形成するために部分的にエッチングされ、電気的にプラグ導体１９ａ，１９ｂを伝導層３４に接続するために使用される。窓３５，３６の形成後、伝導層３４が約500オングストロームの厚さで誘電層３３および金属導体３７，３８を覆って堆積される。磁気メモリ・エレメントを伝導層３４上に形成するために、伝導層３４の上表面は、磁気メモリ・エレメントが非常に薄い膜を有するので、なめらかでかつ平坦にする必要があり、それにより磁気メモリ・エレメントのための良い条件が達成される。表面３９は研磨され、ＣＭＰのような平坦化プロセスによって形成される。
【００２３】
次に、図６に示されるように、複数の磁気エレメント・ブランケット層または直メモリ・ブランケット層４０−４２が磁気メモリ・エレメントのために物理的化学的堆積（ＰＶＤ）またはイオン・ビーム堆積（ＩＢＤ）法のいずれかで伝導層３４の表面３９上に堆積される。底部および上部磁性層４０，４２は、Ｎｉ，Ｆｅおよび／またはＣｏの合金のような磁気材料を用いる一方、層４１はＡｌ2Ｏ3またはＣｕのような非磁性材料を使用する。底部層４０は、例えば、硬磁性層として機能し、その磁化は固定されるのに対し、上部磁性層４２中の磁化方向は自由である。非磁性層４１は次の方法により形成される。アルミニウム膜が底部磁性層４０を覆って堆積され、その後そのアルミニウム膜はＲＦ生成酸素プラズマ(RF-produced oxygen plasma)のような酸化源によって酸化される。別な方法では、アルミニウムが層４０上に酸素とともに堆積され、その後酸化が加熱または非加熱のいずれかの酸素雰囲気中で実行される。磁気メモリ・エレメント中の層は非常に薄く、3−200オングストロームの磁気層および3−100オングストロームの非磁気層である。
【００２４】
次に、図６
に描かれるように、マスキング層５１、さらに特定すると、伝導材料の層が層４２を覆って堆積される。マスク・パターンは伝導層５１上に形成され、誘電層３３上の伝導線４５，４６を画定するために誘電層３３までエッチングされる。伝導線４５，４６は、磁気メモリ・エレメント４３およびトランジスタ１２ａをプラグ導体１９ａを通して、また磁気メモリ・エレメント４４およびトランジスタ１２ｂをプラグ導体１９ｂを介して、それぞれ電気的に接続する。伝導線４５，４６は誘電層３３によってデジット線２９，３０からそれぞれ分離される。
【００２５】
次に、新しいマスク・パターンが層５１上に形成される。マスキング層あるいは伝送材料層５１およびブランケット層４０−４２が反応性イオン・エッチング（ＲＩＥ）法を用いてエッチングされ、図７
に示すように、複数の磁気メモリ・エレメント４３，４４を電気的に画定するとともに複数の接触金属パッドあるいは伝導線５２を形成する。複数の接触金属パッド５２の形成に続いて、層４２の部分が、酸化法または窒化法のいずれかを使用して誘電特性を含有する材料に変更される。より詳しくは、磁気材料の最上部層４２の選択領域は絶縁材料に変えられ、誘電絶縁物を形成する。層４２を誘電絶縁物に変化させる過程中、接触金属パッド５２はマスクとして働き、その結果、酸化または窒化後、複数の活性領域４２ａが画定され、新しい絶縁部分が設けられる。酸化法は、プラズマ酸化、酸素雰囲気中のアニーリング、および0−50℃の範囲内の室温または50℃を越えるより高い温度での熱酸化を含む。窒化法は、プラズマ窒化および0−50℃の範囲内の温度または50℃を越えるより高い温度、特に100℃を越える温度での熱窒化を含む。
【００２６】
別の実施例では、酸化法または窒化法はブランケット層４０，４１，４２の露出部分を変化させるために用いられ、これによりこれらの部分を絶縁材料に変えるとともにそれらの部分を不活性にする。
【００２７】
図８および図９を参照して、拡大したＭＲＡＭ装置４７の断面図および図８中の矢印９−９によって示されるデジット線２９、磁気メモリ・エレメント４３およびビット線４８を通して見る部分断面図が描かれる。３本のビット線４８，４９および３個の磁気メモリ・エレメント４３，５０が簡略化のため図９に示され、さらに多くのビット線および磁気メモリ・エレメントがＭＲＡＭ装置４７のために形成される。
【００２８】
図８に再び参照して、層４２の酸化または窒化が、図７に示されたような磁気メモリ・エレメントまたはセル４３，４４を形成するために完了した後、誘電層５３は、磁気メモリ・エレメント４３，４４およびブランケット層４２の不活性部分４２ｂを覆って堆積される。次に、エッチ・ストップ層５４は誘電層５３上に堆積され、さらに図９の誘電層５５はエッチ・ストップ層５４上に堆積される。次に、マスクが誘電層５５上にパターン化され、ビット線４８，４９のためのトレンチを形成する。
【００２９】
図９に示されるように、マスクに従って、誘電層５５はエッチ・ストップ層５４までエッチングされ、ビット線４８，４９のためのトレンチを作る。次に、パーマロイ層５６は誘電層５５上およびトレンチ中に堆積される。パーマロイ層は不等方性エッチングによってエッチングされ、トレンチの側壁にパーマロイ層５６のみを残すとともに誘電層５５およびトレンチの底部にパーマロイ層を残す。パーマロイ層５６を形成した後、電気的に伝導性である層５７は伝導線５２，６９の表面上に堆積され、Ａｌ，ＷおよびＣｕのような金属がビット線４８，４９を形成するためにトレンチ内に充填される。次に、誘電層５５上の不必要な材料が除去され、そして誘電層５５およびビット線４８，４９の表面が平面な表面に研磨される。最後に、パーマロイ層５９は誘電層５５およびビット線４８，４９上に堆積されパターン化される。パーマロイ層５６，５８はビット線４８を包み込み、それによりビット線４８中のビット電流によって発生した磁界は磁気メモリ・エレメント４３に集中し、他の磁気メモリ・エレメント中の情報を保護するために遮蔽する。
【００３０】
再び図８を参照して、ＭＲＡＭ装置の読み取りおよび書き込み動作がこの後簡単に述べられる。磁気メモリ・エレメント４３が、例として、選択されると仮定する。読み取り動作において、ターンオン信号はトランジスタ１２ａをオンにするためにゲート電極１７ａに印加され、それはセンス信号がドレイン電極１８から金属層１６ａ、プラグ導体１９ａ、伝導線４５および磁気メモリ・エレメント４３を経由し、ビット線４８へ流れるのを許容する。センス電流は、磁気メモリ・エレメント４３の両端に電圧降下を生成し、それは磁気メモリ・エレメント４３中に格納された状態を決定する。即ち、その電圧降下は電圧比較器（図示せず）へ送られ、磁気メモリ・エレメント４３に格納された状態を与えるために参照電圧と比較される。
【００３１】
磁気メモリ・エレメント４３に状態を書き込むためには、例えば、ビット線４８およびデジット線２９に与えられるビット電流およびデジット電流がそれぞれ磁界を発生する。デジット電流によって発生した磁界はビット電流によって生成された磁界と重畳され、その結果、全磁界が磁気メモリ・エレメント４３に状態を書き込むために印加される。結合磁界の方向は、自由磁性層４２の磁化方向を決定し、それにより磁気メモリ・エレメント４３は状態または情報を記憶する。デジット線２９はパーマロイ層３１で取り囲まれる一方、ビット線４８はパーマロイ層５６，５８によって包まれる。パーマロイ層３１，５６，５８は、デジットおよびビット電流によって生成される磁界を磁気メモリ・エレメント４３上に集中させる。従って、より少ない電流で磁気メモリ・エレメントに対する状態の書き込みおよび検出が認められる。
【００３２】
ビット線を形成する別の実施例が図１０および図１１に描かれる。図１１は図１０の矢印１１−１１によって示されたデジット線２９、磁気メモリ・エレメント４３およびビット線５９を通した部分断面図である。図７に示される構造が完了した後、図１０に示されるように、誘電層５３が磁気メモリ・エレメント４３，４４を覆って堆積され、誘電層５３の上部表面は研磨される。その後、エッチ・ストップ層６０およびエッチ・ストップ層６０の表面上の誘電層６１が順次堆積される。図１１のビット線５９，６２用のトレンチを形成するために、マスクが誘電層６１上に堆積されかつパターン化される。
【００３３】
次に、図１１を参照して、誘電層６１は、マスクに従ってエッチ・ストップ層６０までエッチングされ、その結果トレンチがビット線５９，６２のために形成される。その後、パーマロイ層が誘電層６１上およびトレンチ内に堆積される。パーマロイ層は、パターン化され、不等方性エッチングによってエッチングされ、そのエッチングはパーマロイ層６３のみをトレンチの側壁上に残す。さらに、トレンチの底部は、磁気メモリ・エレメント４３，６６の上部表面が凹部６４を形成するまでエッチングされ、その凹部は磁気メモリ・エレメント４３をビット線６０に、磁気メモリ・エレメント６６をビット線６２にそれぞれ接続する。トレンチの底部表面は、Ｔａ，ＴａＮまたはＴｉＮ等のような層６７で堆積され、その層は磁気メモリ・エレメント４３，６６とビット線５９，６２との間をそれぞれ電気的に接続する。銅のような伝導材料が凹部６３，６４およびトレンチ内にめっきされかつ充填され、ビット線５９，６２を形成する。ビット線５９，６２および誘電層５９の上部表面は、その後研磨され、パーマロイ層６８がその上に堆積されかつパターン化される。例えば、ビット線５９は、パーマロイ層６３，６８によって取り囲まれ、その層はビット線５９中のビット電流によって生成された磁界が磁気メモリ・エレメント４３上に集中させる。読み取りおよび書き込み動作は前述したのと同じステップによって実行される。
【００３４】
図１２および図１３は、ビット線７０，７１を形成するためのさらに別の実施例を示す。図１３は、図１２の矢印１３−１３によって示されるデジット線２９、磁気メモリ・エレメント４３およびビット線７０を通して見た部分断面図である。磁気メモリ・エレメント４３，４４が図７に示されるように形成された後、誘電層７２はエレメント４３，４４を覆って堆積され、トレンチ７３，７４を作るためにパターン化されエレメント４３，４４の上部表面までエッチングされる。次に、ＡｌおよびCuのような金属材料がトレンチ７３，７４内に充填され、ビット線７０，７１を形成する。ビット線７３，７４を覆う誘電層は除去され、ＮｉＦｅのような磁界集中層７５はビット線７３，７４および誘電層７２上に堆積される。その後、誘電層７６は磁界集中層７５上に堆積される。
【００３５】
このように、改良されかつ新規の構造を有するＭＲＡＭおよびその製作方法が開示され、磁気メモリ・エレメントを制御する回路がＣＭＯＳプロセスでまず製作され、その後不活性部および活性部を形成することにより磁気メモリ・エレメントが製作される。従って、磁気メモリ・エレメントは磁気ブランケット層の部分を酸化および／または窒化を用いることにより製作され、高温により引き起こされる金属成分の劣化を防止する。さらに、デジット線およびビット線はパーマロイ層により取り囲まれ、デジット電流およびビット電流によって生成された磁界は遮蔽されかつ磁気メモリ・エレメントに集中されるので、より少ない電流ですむ。開示されたように、この技術は磁気センサのようなパターン化された磁気エレメント、磁気記録ヘッド、磁気記録媒体およびその類似するものを用いる他の装置に応用できる。従って、このような例示は本開示によって保護するために意図されるものである。
【図面の簡単な説明】
【図１】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図２】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図３】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図４】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図５】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図６】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図７】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図８】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図９】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１０】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１１】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１２】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【図１３】本発明によるＭＲＡＭ装置を形成する際の順次ステップによる断面図である。
【符号の説明】
１０：磁気装置
１１：P型シリコン基板
１２ａ，１２ｂ：ＮＭＯＳスイッチング・トランジスタ
１３ａ，１３ｂ，１３ｃ：Ｎ＋領域
１４ａ，１４ｂ：絶縁領域
１５ａ，１５ｂ：ポリシリコン層
１６ａ，１６ｂ，１６ｃ，１７ａ，１７ｂ：金属層
１８：伝導線
１９ａ，１９ｂ：プラグ導体
２０：誘電材料
２１：エッチ・ストップ層
２２：二酸化シリコン層
２３ａ−２３ｄ：トレンチ
２４：磁界集中層
２５：二酸化シリコン誘電層
２６：伝導金属層
２７：ＭＲＡＭ
２８：上表面
２９，３０：デジット線
３１，３２：高透磁率層
３３，５３，５５，６１，７６：誘電層
３４：伝導層
３５，３６：窓
３７，３８：金属伝導体
３９：表面
４０−４２：上部磁性層
４３，４４：磁気メモリ・エレメント
４５，４６：伝導線
５１：マスキング層
５２：接触金属パッド
５４，６０：エッチ・ストップ層
５６，５８，６８：パーマロイ層
５９，６２，７０，７１：ビット線
６３，６４：凹部
７３，７４：トレンチ
７５：磁界集中層
Claims (3)
- 少なくとも１つの磁気メモリ・エレメントを製作する方法において、前記方法は、
複数の磁気エレメント・ブランケット層を堆積する段階であって、第１磁気層（４０）を堆積する段階と、前記第１磁気層上に非磁気層（４１）を堆積する段階と、前記非磁気層上に第２磁気層（４２）を堆積する段階とを含む段階と、
前記複数の磁気エレメント・ブランケット層（４０−４２）を覆うマスク層を堆積する段階と、
前記複数の磁気エレメント・ブランケット層を覆う前記マスク層（５１）の一部を除去し、前記複数の磁気エレメント・ブランケット層の一部を露出させる段階と、
前記複数の磁気エレメント・ブランケット層の前記露出部分を変換して、絶縁性不活性部（４２ｂ）および活性部を形成する段階とを備え、
前記活性部は、前記少なくとも１つの磁気メモリ・エレメントを画定し、前記不活性部は、誘電絶縁物を画定することを特徴とする方法。 - 磁気メモリ・エレメントおよび前記磁気メモリ・エレメントの動作を制御する回路を有する磁気装置を製作する方法において、前記方法は、
前記磁気メモリ・エレメントおよび回路（１２ａ，１２ｂ）が形成される基板（１１）を提供する段階と、
前記基板上に前記回路（１２ａ，１２ｂ）を形成する段階と、
前記回路上に誘電層（２０）を堆積する段階と、
前記誘電層上に複数の磁気エレメント・ブランケット層（４０−４２）を堆積する段階であって、第１磁気層（４０）を堆積する段階と、前記第１磁気層上に非磁気層（４１）を堆積する段階と、前記非磁気層上に第２磁気層（４２）を堆積する段階とを含む段階と、
前記複数の磁気エレメント・ブランケット層を覆うマスク層（５１）を堆積する段階と、
前記複数の磁気エレメント・ブランケット層を覆う前記マスク層の一部を除去し、前記複数の磁気エレメント・ブランケット層の最上部層の一部を露出させる段階と、
前記複数の磁気エレメント・ブランケット層の前記最上部層の露出部分を変換して、絶縁性不活性部（４２ｂ）および活性部を形成する段階とを備え、
前記磁気メモリ・エレメントを画定する前記活性部は前記回路に結合され、かつ前記不活性部は誘電絶縁物を画定することを特徴とする方法。 - 磁気メモリ・セルおよび前記磁気メモリ・セルの動作を制御する回路を有するランダム・アクセス・メモリを製作する方法において、前記方法は、
前記磁気メモリ・セルおよび回路（１２ａ，１２ｂ）が形成される基板（１１）を提供する段階と、
前記基板上に前記回路（１２ａ，１２ｂ）を形成する段階であって、前記回路は第１電気的伝導線（２９，３０）を含む段階と、
前記回路上に誘電層（２０）を堆積する段階と、
前記誘電層を覆って複数の磁気エレメント・ブランケット層（４０−４２）を堆積する段階であって、第１磁気層（４０）を堆積する段階と、前記第１磁気層上に非磁気層（４１）を堆積する段階と、前記非磁気層上に第２磁気層（４２）を堆積する段階とを含む段階と、
前記磁気エレメント・ブランケット層を覆って電気的伝導層（５１）を堆積する段階と、
前記電気的伝導層の一部を除去し、それにより複数の接触パッド（５２）を画定し、かつ前記複数の磁気エレメント・ブランケット層の最上部層の一部を露出する段階と、
酸化法および窒化法の少なくとも１つを用いて前記複数の磁気エレメント・ブランケット層の最上部層にある複数の部分を変換し、誘電絶縁部（４２ｂ）を形成する段階と、
前記第１電気的伝導線に対し直角であり、複数の接触パッドにより前記磁気メモリ・セルに電気的に結合される第２電気的伝導線（４８）を形成する段階とを備え、
前記第１電気的伝導線は、前記複数の接触パッドの直ぐ下に配置され、かつ前記接触パッドと平行であることを特徴とする方法。
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