JP4926374B2 - マグネチックラムのmtjセル形成方法 - Google Patents

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本発明は、マグネチックラム(magnetic RAM:以下、MRAM という)の形成方法に関するもので、特にSRAMより速い速度、DRAMのような集積度、そしてフラッシュメモリ(flash memory)のような不揮発性メモリの特性を有するマグネチックラムの製造工程を改善させ、素子の電気的特性を向上させる技術に関するものである。
半導体メモリメーカー等は、ほとんど次世代記憶素子の一つとして強磁性体物質を利用するMRAMの開発を行っている。
前記MRAMは、強磁性薄膜を多層に形成して各薄膜の磁化方向による電流変化を感知することで情報をリード及びライトすることができる記憶素子であり、磁性薄膜固有の特性によって高速、低電力及び高集積化を可能とするだけでなく、フラッシュメモリのように不揮発性メモリ動作が可能な素子である。
前記MRAMには、スピンが電子の伝達現象に及ぼす多大な影響により生ずる巨大磁気抵抗(giant magnetoresistive、GMR)現象やスピン偏極磁気透過現象を利用してメモリ素子を具現する方法がある。
前記巨大磁気抵抗(GMR)現象を利用したMRAMは、非磁性層を挟んだ二つの磁性層のスピン方向が同じ場合に比べて異なる場合の抵抗が極めて異なる現象を利用してGMR磁気メモリ素子を具現するものである。
前記スピン偏極磁気透過現象を利用したMRAMは、絶縁層を挟んだ二つの磁性層でスピン方向の同じ場合が、異なる場合に比べて電流透過が遥かによく発生するという現象を利用して磁気透過接合メモリ素子を具現するものである。
前記MRAMは、一つのトランジスタと一つのMTJセルで形成する。
図4及び図5は、従来技術によるマグネチックラムのMTJセル形成方法を示した断面図である。
図5に示されているように、半導体基板(図示省略)上に素子分離膜(図示省略)、リードラインである第1ワードライン及びソース/ドレーンを備えたトランジスタ(図示省略)、グラウンドライン(図示省略)及び導電層(図示省略)、ライトラインである第2ワードライン(図示省略)を形成して全体表面の上部を平坦化する下部絶縁層11を形成する。
前記下部絶縁層11の上部に前記導電層に接続される連結層用金属層13を形成する。ここで、前記連結層用金属層13をW、Al、Pt、Cu、Ir、Ruなどの半導体素子に用いられる一般的な金属で形成する。
前記連結層用金属層13の上部にMTJ物質層を蒸着する。このとき、前記MTJ物質層は、固定磁化層(pinned magnetic layers)15、トンネル障壁層(tunneling barrier layers)17及び自由磁化層(free magnetic layers)19の積層構造からなる。ここで、固定磁化層15及び自由磁化層19を、CO、Fe、NiFe、CoFe、PtMn、IrMnなどの磁性物質で形成する。
前記自由磁化層19の上部にハードマスク層21を形成した後、ハードマスク層21上に感光膜パターン23を形成する。感光膜パターン23は、MTJセルマスク(図示省略)を利用した露光及び現象工程で形成したものである。
図4に示されているように、感光膜パターン23をマスクとして用いて前記ハードマスク層21と自由磁化層19をエッチングして、MTJセルを形成する。
しかしながら、このようなエッジング工程で、自由磁化層19のエッチングから発生する酸化力の高い磁性物質によって腐食(corrosion)が発生し、これによって自由磁化層19と固定磁化層15が電気的にブリッジされてショートを発生するおそれがある。また、自由磁化層19とハードマスク層21の側壁に不揮発性反応生成物であるポリマー25が附着してトンネル障壁層17にピンホール27を形成するか、ピンホール27に前記ポリマー25が附着するおそれがある。
前記のように従来技術によるマグネチックラムのMTJセル形成方法は、自由磁化層と固定磁化層のショートを誘発するおそれがあり、前記磁化層のコロ−ジョン現象を誘発するおそれもある。また、感光膜パターンの形成工程で側壁でのシャドー(shadow)問題があり、効果的なチャネルの長さを確保できなくなるおそれがある。これらのことから、マグネチックラムのMTJセルの素子の特性及び信頼性を低下させるという問題がある。
そこで、本発明の課題は、磁性層である自由磁化層のエッチング副産物の誘発とシャドーの発生を防止し、素子の特性及び信頼性を向上させることのできるマグネチックラムのMTJセル形成方法を提供することを目的とする。
前記の問題を解決するために、請求項1に記載の発明においては、マグネチックラムのMTJセル形成方法において、固定磁化層、トンネル障壁層であるアルミナ層及び自由磁化層の積層構造を形成する段階と、
前記積層構造の上部にハードマスク層を形成する段階と、
MTJセルマスクを利用した写真エッチング工程で前記ハードマスク層をパターニングして前記自由磁化層を露出させるハードマスク層パターンを形成する段階と、
前記ハードマスク層パターンをマスクとして前記自由磁化層の露出した部分に対して0°より大きく90°より小さい大きさのチルト角でイオンインプラント工程を行って前記露出した自由磁化層を物理的に損傷させて非晶質化する段階と、
前記非晶質化された自由磁化層を酸化させて酸化膜を形成する段階と、
前記ハードマスク層パターンをマスクとして前記酸化膜、前記アルミナ層及び前記固定磁化層をエッチングしてMTJセルをパターニングする段階と、を含むことを特徴とする。
このように請求項1に記載の発明によれば、従来の自由磁化層のエッジング工程の代わりにイオンインプラント工程を利用してMTJ物質層を構成する自由磁化層の露出した部分を非晶質化し、後続熱工程で前記非晶質化された部分を酸化することにより、MTJセルパターニング工程でエッチング副産物の不揮発性反応生成物の誘発を防止することができる。
請求項2に記載の発明は、請求項1に記載のマグネチックラムのMTJセル形成方法において、前記イオンインプラント工程を0°より大きく90°より小さいチルト角を維持しながら4方向から施すことを特徴とする。
このように請求項2に記載の発明によれば、MTJ物質層を構成する自由磁化層の露出した部分にイオンインプラント工程を0°より大きく90°より小さいチルト角を維持しながら4方向から施すことにより、より良好にMTJ物質層を構成する自由磁化層の露出した部分を非晶質化することができる。
請求項1に記載の発明によれば、MTJセルパターニング工程でエッチング副産物の誘発を防止することができるので、エッチング副産物による自由磁化層と固定磁化層のショートの発生及び前期磁化層のコロージョン現象の誘発を防止することができる。このことによって、マグネチックラムのMTJセルの素子の特性及び信頼性を向上させることができるという効果を奏する。
請求項2に記載の発明によれば、より良好にMTJ物質層を構成する自由磁化層の露出した部分を非晶質化することができるので、エッチング副産物による自由磁化層と固定磁化層のショートの発生及び前期磁化層のコロージョン現象の誘発を防止するとともに、シャドーの発生と過度な下地層の損傷を防止することができる。このことによって、マグネチックラムのMTJセルの素子の特性及び信頼性を向上させることができるという効果を奏する。
以下、図面を参照して本発明を詳しく説明する。
図1及び図2は、本発明によるマグネチックラムのMTJセル形成方法を示した断面図である。
図2に示されているように、半導体基板(図示省略)上に素子分離膜(図示省略)、リードラインである第1ワードライン及びソース/ドレーンを備えたトランジスタ(図示省略)、グラウンドライン(図示省略)及び導電層(図示省略)、ライトラインである第2ワードライン(図示省略)を形成して全体表面の上部を平坦化する下部絶縁層41を形成する。
前記下部絶縁層41上部に前記導電層に接続する連結層用金属層43を形成する。
前記連結層用金属層43の上部に固定磁化層45を形成する。前記固定磁化層45は合成−反強磁性層(synthetic anti-ferromagnetic:以下、SAFとする)構造で形成するが、CO、Fe、NiFe、CoFe、PtMn、IrMn などの磁性物質を利用して形成するのが望ましい。
前記固定磁化層45上部にトンネル障壁層であるアルミナ層47を蒸着する。前記アルミナ層47は、データセンシング(data sensing)に必要な最小限の厚さである8〜20Åの厚さに形成することが望ましく、アルミニウム薄膜を蒸着してオゾンガス雰囲気でプラズマ放電工程を行って形成するのが望ましい。その後、前記アルミナ層47上部に自由磁化層49を形成する。前記自由磁化層49は、固定磁化層45のような物質で形成するのが望ましい。
前記自由磁化層49の上部にハードマスク層51を形成する。前記ハードマスク層(図示省略)の上部にMTJセルマスクを利用した露光及び現象工程で感光膜パターン53を形成した後、感光膜パターン53をマスクとしてハードマスク層(図示省略)をエッチングして自由磁化層49の除去される部分を露出させるハードマスク層パターン51を形成する。
前記感光膜パターン53及びハードマスク層パターン51をマスクとして自由磁化層49の露出した部分に対し分子量の大きいガス分子でイオンインプラント工程55を行う。イオンインプラント工程55によって自由磁化層49の露出した部分に物理的な損傷が発生して非晶質状態となる。ここで、イオンインプラント工程55は、0°より大きく90゜より小さい大きさのチルト角で、半導体基板を回転させながら四つの方向からインプラント工程を行って、シャドーの発生を防止し、過度な下地層の損傷を防止するように実施するのが望ましい。
前記感光膜パターン53が残っている場合にこれを除去する。
図1に示されているように、非晶質化された自由磁化層49をRTO(rapid temperature oxidation)工程で酸化させて酸化膜57を形成する。ここで、前記RTO工程は、ハードマスク層パターン51の下部の自由磁化層49の一部まで酸化するように行うのが望ましい。前記ハードマスク層パターン51をマスクとして酸化膜57、アルミナ層47及び固定磁化層45をエッチングしてMTJセルを形成する。
MTJ セルパターン工程で自由磁化層49ではない酸化膜57をエッチングすることにより、従来技術による工程とは異なる自由磁化層49のエッチング工程によるエッチング残留物が発生することなく自由磁化層49と固定磁化層45のショートの発生を防止することのできるMTJセルを形成することができる。
図3は、本発明による MTJ素子の磁性特性を示したグラフで、電場によるトランジスタの磁気抵抗率を示す。このことにより、本発明によって MTJ素子の磁性特性を向上させることができることを明らかにした。
本発明によるマグネチックラムのMTJセル形成方法を示した断面図である。 本発明によるマグネチックラムのMTJセル形成方法を示した断面図である。 本発明によるマグネチックラムの特性を示したグラフ図である。 従来技術によるマグネチックラムのMTJセル形成方法を示した断面図である。 従来技術によるマグネチックラムのMTJセル形成方法を示した断面図である。
符号の説明
41 下部絶縁層
43 連結層用金属層
45 固定磁化層
17 トンネル障壁層
49 自由磁化層
51 ハードマスク層
53 感光膜パターン
25 ポリマー
27 ピンホール
47 アルミナ層
55 分子量が大きいガス分子
57 酸化膜

Claims (2)

  1. 固定磁化層、トンネル障壁層であるアルミナ層及び自由磁化層の積層構造を形成する段階と、
    前記積層構造の上部にハードマスク層を形成する段階と、
    MTJセルマスクを利用した写真エッチング工程で前記ハードマスク層をパターニングして前記自由磁化層を露出させるハードマスク層パターンを形成する段階と、
    前記ハードマスク層パターンをマスクとして前記自由磁化層の露出した部分に対して0°より大きく90°より小さい大きさのチルト角でイオンインプラント工程を行って前記露出した自由磁化層を物理的に損傷させて非晶質化する段階と、
    前記非晶質化された自由磁化層を酸化させて酸化膜を形成する段階と、
    前記ハードマスク層パターンをマスクとして前記酸化膜、前記アルミナ層及び前記固定磁化層をエッチングしてMTJセルをパターニングする段階と、
    を含むことを特徴とするマグネチックラムのMTJセル形成方法。
  2. 記イオンインプラント工程は0°より大きく90°より小さいチルト角を維持しながら4方向から施すことを特徴とする請求項1に記載のマグネチックラムのMTJセル形成方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211446B2 (en) * 2004-06-11 2007-05-01 International Business Machines Corporation Method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory
KR101464691B1 (ko) 2008-02-15 2014-11-21 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법
KR100956603B1 (ko) 2008-09-02 2010-05-11 주식회사 하이닉스반도체 자기 터널링 접합 구조를 갖는 반도체 소자의 패터닝 방법
KR101676821B1 (ko) 2010-03-18 2016-11-17 삼성전자주식회사 자기 메모리 소자 및 그 형성방법
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
KR102152145B1 (ko) 2013-09-09 2020-09-07 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
US9123879B2 (en) 2013-09-09 2015-09-01 Masahiko Nakayama Magnetoresistive element and method of manufacturing the same
US9385304B2 (en) 2013-09-10 2016-07-05 Kabushiki Kaisha Toshiba Magnetic memory and method of manufacturing the same
US9368717B2 (en) 2013-09-10 2016-06-14 Kabushiki Kaisha Toshiba Magnetoresistive element and method for manufacturing the same
US9231196B2 (en) 2013-09-10 2016-01-05 Kuniaki SUGIURA Magnetoresistive element and method of manufacturing the same
US9070869B2 (en) * 2013-10-10 2015-06-30 Avalanche Technology, Inc. Fabrication method for high-density MRAM using thin hard mask
KR20150074487A (ko) 2013-12-24 2015-07-02 삼성전자주식회사 식각 부산물 검출 방법 및 이를 이용한 자기 저항 메모리 장치의 제조 방법
KR102105702B1 (ko) 2014-04-04 2020-04-29 삼성전자주식회사 자기 기억 소자
KR102259870B1 (ko) 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
KR102399342B1 (ko) 2015-08-21 2022-05-19 삼성전자주식회사 메모리 장치 및 그 제조 방법
US10236442B2 (en) 2015-10-15 2019-03-19 Samsung Electronics Co., Ltd. Methods of forming an interconnection line and methods of fabricating a magnetic memory device using the same
KR102494102B1 (ko) 2016-03-10 2023-02-01 삼성전자주식회사 자기 메모리 장치의 제조 방법
US10333061B2 (en) 2016-12-22 2019-06-25 SK Hynix Inc. Electronic device and method for fabricating the same
US11805657B2 (en) * 2020-06-23 2023-10-31 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric tunnel junction memory device using a magnesium oxide tunneling dielectric and methods for forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5086011A (en) * 1987-01-27 1992-02-04 Advanced Micro Devices, Inc. Process for producing thin single crystal silicon islands on insulator
JP3012673B2 (ja) * 1990-08-21 2000-02-28 三菱電機株式会社 半導体装置の製造方法
US5675166A (en) * 1995-07-07 1997-10-07 Motorola, Inc. FET with stable threshold voltage and method of manufacturing the same
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US6590750B2 (en) * 1996-03-18 2003-07-08 International Business Machines Corporation Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices
US6083794A (en) * 1997-07-10 2000-07-04 International Business Machines Corporation Method to perform selective drain engineering with a non-critical mask
KR100257074B1 (ko) * 1998-01-26 2000-05-15 김영환 모스팻 및 이의 제조방법
JP3603062B2 (ja) * 2000-09-06 2004-12-15 松下電器産業株式会社 磁気抵抗効果素子とその製造方法、およびこれを用いた磁気デバイス
US20020036876A1 (en) * 2000-09-06 2002-03-28 Yasuhiro Kawawake Magnetoresistive element, method for manufacturing the same, and magnetic device using the same
JP2002124717A (ja) * 2000-10-18 2002-04-26 Canon Inc 磁気抵抗効果素子及びその製造方法並びにその磁気抵抗効果素子を用いた磁気薄膜メモリ
JP3886802B2 (ja) * 2001-03-30 2007-02-28 株式会社東芝 磁性体のパターニング方法、磁気記録媒体、磁気ランダムアクセスメモリ
JP5013494B2 (ja) * 2001-04-06 2012-08-29 ルネサスエレクトロニクス株式会社 磁性メモリの製造方法
US6759263B2 (en) * 2002-08-29 2004-07-06 Chentsau Ying Method of patterning a layer of magnetic material

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