CN104425706B - 反转的mtj堆叠件 - Google Patents
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Abstract
本发明提供了一种集成电路器件，包括：衬底和磁性隧道结（MTJ）。MTJ至少包括钉扎层、阻挡层和自由层。在衬底的表面上方形成MTJ。在钉扎层、阻挡层和自由层中，自由层最先形成并且最接近表面。这使得在蚀刻自由层之前能够在自由层的周边区的上方形成间隔件。通过间隔件，由蚀刻或其他自由层边缘限定工艺导致的对自由层的任何损害远离磁性隧道结。本发明还提供了一种制造集成电路器件的方法。
Description
技术领域
本发明涉及具有磁性隧道结的集成电路器件及其制造方法。
背景技术
诸如硬盘驱动器和磁带中所使用的磁性介质可以长时间地存储信息。对于传统的磁性介质，数据存取时间受到机械系统的限制。动态随机存取存储器（DRAM）和静态随机存取存储器（SRAM）对于读出和写入操作都具有毫微秒级的数据存取时间。这些存储器类型具有易失性：只有供电来刷新DRAM中的电容充电和保持SRAM中晶体管的导通才能存储数据。对闪存存储器的需求的不断增大，体现出对非易失性存储器的需要。闪存技术具有相对较低的存取时间（在μm范围内）并且只可有限次地被重写。由于这些原因，已对商业化磁阻式随机存取存储器（MRAM）产生了浓厚的兴趣，其提供非易失性存储并且与DRAM和SRAM读写速度类似。
MRAM单元由磁性隧道结（MTJ）形成，磁性隧道结（MTJ）为其中的两个铁磁层被薄绝缘层分离开的结构。在将电势差施加在两个铁磁层的两端时，电流通过量子力学隧道效应而流过绝缘阻挡层。MTJ的电阻取决于两个铁磁层中的磁性元件的相对定向。当磁矩（magnetization）平行对准时，电阻最低，而当磁矩反平行时，电阻最高。相对定向中的一个可表示为“1”而另一个则表示为“0”。通常，铁磁层中的一层（钉扎层）的磁定向保持固定，而在写入操作中设置另一个层（自由层）的磁定向。通过测定结的电阻可查询MRAM单元的状态。对于提供可靠数据存储的MRAM单元阵列，阵列中的每个单元都必须在两种可能状态之间实现足够大的电阻差。
发明内容
根据本发明的一个方面，提供了一种集成电路器件，包括：衬底；以及磁性隧道结（MTJ），形成在衬底的表面上方，该MTJ包括：自由层，位于衬底的表面上方；阻挡层，位于自由层上方；和钉扎层，位于阻挡层上方；其中，自由层连接至底电极，并且钉扎层连接至顶电极。
优选地，该集成电路器件还包括：侧壁阻挡层，位于自由层的顶部并且邻接钉扎层。
优选地，自由层比钉扎层宽。
优选地，自由层包括中心区和周边区；侧壁阻挡层环绕在钉扎层的周边；钉扎层与中心区具有相同的范围；以及钉扎层不在周边区上方延伸。
优选地，该集成电路器件还包括：另一个侧壁阻挡层，形成在周边区之上并且形成在钉扎层的侧面。
优选地，自由层具有在周边区内但不在中心区中的由蚀刻工艺引发的缺陷。
优选地，自由层中位于周边区内但未延伸至中心区的部分被转换为非铁磁状态。
优选地，衬底是半导体衬底；以及磁性隧道结是磁阻式随机存取存储器阵列中的单元。
优选地，该集成电路器件还包括：位线，设置在存取器阵列和衬底之间；以及字线，与位线形成交叉角并且位于存取器阵列之上。
优选地，该集成电路器件还包括：晶体管，形成在半导体衬底的表面处；阵列中的每一个单元都具有一个晶体管；晶体管连接至存取器单元的电极；以及连接至晶体管的电极位于存取器单元的自由层的两侧上。
根据本发明的另一方面，提供了一种制造集成电路器件的方法，包括：提供衬底；以及在衬底上方形成磁性隧道结，该磁性隧道结包括依次形成的下列层：自由层；阻挡层；和钉扎层。
优选地，该方法还包括：在磁性隧道结的各层的上方形成掩模；
至少蚀刻穿钉扎层，其中，通过掩模暴露钉扎层，蚀刻停止在自由层之上；以及在自由层之上形成第一侧壁阻挡层，并且覆盖钉扎层的侧壁。
优选地，在蚀刻工艺之后原位形成第一侧壁阻挡层。
优选地，该方法还包括：将第一侧壁阻挡层形成为掩模的一部分，以蚀刻穿过自由层。
优选地，该方法还包括：形成第二侧壁阻挡层，第二侧壁阻挡层覆盖由于蚀刻而暴露的自由层的侧壁。
优选地，第二侧壁阻挡层与蚀刻穿过自由层是原位形成。
优选地，该方法还包括：对第一侧壁阻挡层之外暴露的区域中的自由层进行处理，从而使自由层中与暴露的区域相对应的部分呈现非铁磁状态。
优选地，该方法还包括：将第一侧壁阻挡层之外暴露的区域中的自由层在其整个厚度上氧化。
优选地，该方法还包括：在衬底中形成晶体管；以及通过底电极将晶体管连接至自由层。
根据本发明的又一方面，提供了一种制造集成电路器件的方法，包括：形成磁阻式随机存取存储器单元的阵列，阵列中的每一个单元都包括通过权利要求11的方法形成的磁性隧道结。
附图说明
图1提供了根据本发明的一个实施例的工艺的流程图。
图2至图9示出了根据本发明的一个实施例的通过图1的工艺制造的处于制造阶段的集成电路器件。
图10提供了根据本发明的另一个实施例的工艺的流程图。
图11至图13示出了根据本发明的另一个实施例的通过图10的工艺制造的处于制造阶段的集成电路器件。
图14是可在其中执行图1和图10中的部分工艺的工艺室的示图，。
图15提供了图11至图13的集成电路的较广义的示图。
图16示出了根据本发明的另一个实施例的集成电路器件。
图17提供了图16的集成电路器件的透视图。
具体实施方式
发明人意识到，传统的制造工艺能够导致MRAM单元中的缺陷。特别是，已经发现，自由层在蚀刻过程中容易受等离子体损伤和金属离子污染的影响。发明人通过反转薄膜堆叠的常规顺序将自由层放置在底部而解决了上述问题。这样易于与其它层分离来单独蚀刻自由层以及在蚀刻其他任何层之前形成自由层的保护性侧壁阻挡层。
MTJ堆叠件中的反转层序还允许在蚀刻自由层之前在自由层的周边区上方形成间隔件。间隔件是MTJ堆叠件中的钉扎层和其他层的侧壁阻挡层。间隔件使得由蚀刻或其他自由层的边缘限定工艺所导致的对自由层的任何损害远离于磁性隧道结。
图1提供了工艺100A的流程图，其为根据本发明的一个实施例的实例。图2至图9示出了通过工艺100A制造的集成电路器件200A的制造的中间阶段。集成电路器件200A本身为根据本发明的另一个实施例的实例。
工艺100A开始于一些常规步骤，其中，步骤101：提供半导体衬底241；步骤103：使半导体衬底241经过前段制程（FEOL）工艺；以及步骤105：形成第一、第二和第三金属互连层（M1、M2和M3）。在该实例中，如图15所示，在第三金属互连层M3上方形成MTJ261。可修改本说明书中提供的本实例和其他实例，以在集成电路器件内的其他任何期望的位置处形成MTJ261。在图2至图9中，半导体衬底241和互连层M1、M2和M3被共同表示为衬底202。
工艺100A继续进行系列步骤110，如图2所示，通过这些步骤可在衬底202的上方形成用于MTJ的堆叠件222。堆叠件222包括通过步骤111形成的底电极层201、通过步骤113形成的自由层203、通过步骤115形成的阻挡层205、通过步骤117形成的底部钉扎层207（或简称为“钉扎层207”）、通过步骤119形成的夹层209、通过步骤121形成的顶部钉扎层211、通过步骤123形成的反铁磁层213以及通过步骤125形成的顶电极层215。
同时提供夹层209、顶部钉扎层211和反铁磁层213以保持底部钉扎层207的磁定向固定。可以以使底层207仍保持为钉扎层的任何方式来省略或代替这些层中的一个或多个。底部钉扎层207和顶部钉扎层211反平行对准。底部钉扎层207、夹层209和顶部钉扎层211共同提供一种虚拟的反铁磁结构。底部钉扎层207通常被称为磁性隧道结261的“钉扎层”。
工艺100A继续进行一系列步骤以提供用于图案化MTJ堆叠件222的掩模。在步骤127中，形成硬掩模层223。在步骤129中，形成光刻胶225。在步骤131中，根据由MTJ堆叠件222形成的MTJ261的期望图案，选择性地曝光光刻胶225。图案能够使MTJ堆叠件222形成为单个的MRAM单元的阵列。在步骤133中，使光刻胶225显影以提供图3所示的结构。
工艺100A继续进行系列步骤140以图案化和封装MTJ堆叠件222。封装是指在通过蚀刻暴露的MTJ堆叠件222的边缘或侧面周围形成阻挡层。在一些实施例中，进行原位封装，原位是指在与蚀刻MTJ堆叠件222的工艺室相同的工艺室（tool）内。原位封装降低了污染MTJ堆叠件222的风险，特别是降低了污染自由层203的风险。图14提供了工艺室400的示意图，其中，在工艺室400内，可完成工艺100A的所有步骤140。工艺室400提供了能够进行原位封装的工艺室的实例。
工艺室400包括互连的腔室，每个腔室都被配置为进行特定类型的工艺。中心区413内的晶圆处理设备允许晶圆在各个室之间移动，但不会使晶圆暴露于工艺室400所在的车间的周围环境中。工艺室400包括腔室401、腔室403、腔室405和腔室411以及腔室409，腔室401被配置为加载用于处理的晶圆，腔室403、405和411分别被配置为用于特定种类的蚀刻工艺，而腔室409被配置为用于沉积封装材料。图1包括符号以示出当晶圆经过工艺100A时，晶圆在工艺室400的各腔室之间的示例性流程。
工艺室400内的工艺开始于系列步骤，如图4所示，这些步骤蚀刻MTJ堆叠件222直至穿过底部钉扎层207。这些蚀刻通常继续穿过阻挡层205，从而，自由层203充当蚀刻停止层。该系列步骤包括：在步骤141中，蚀刻硬掩模层223；在步骤143中，剥离光刻胶225；在步骤145中，蚀刻顶电极层215；以及在步骤147中，蚀刻剩余的MTJ堆叠件222直至穿过底部钉扎层207。可在与图1所示的工艺阶段不同的工艺阶段，去除光刻胶225。剥离可与一种蚀刻工艺同时进行。本发明提供的反转的MTJ堆叠件222能够在暴露自由层203之前蚀刻顶电极层215、反铁磁层213和底部钉扎层207，并且可保护自由层203免受在蚀刻这些层时发生的等离子损害和污染。在本发明的实施例中，自由层203是这些层中的最底层。
工艺100A继续进行步骤149，沉积侧壁阻挡材料层；以及步骤151，蚀刻侧壁阻挡材料，以使侧壁阻挡材料形成为如图5所示的间隔件217。当蚀刻间隔件217时可去除硬掩模层223或保留硬掩模层223直至进一步的处理。在自由层203上方形成间隔件217。
如图6所示，在步骤153中，蚀刻穿过自由层203。对于每一个MEJ261，自由层203都包括中心区203A和周边区203B。通过选择间隔件217的合适的宽度224，可将蚀刻过程中产生的等离子损坏和污染限制在周边区203B。此外，周边区203B内的对自由层203的任何损坏或污染可与底部钉扎层207的边缘保持一定距离228。距离228要足够的大，这样在自由层203的任何损害部分226和底部钉扎层207之间不会产生显著的相互作用。间隔件217的作用是保护自由层203中距离钉扎层207足够近的部分，从而使两层之间的量子力学隧道效应以可评估的速率发生。
在步骤155中，沉积另一个侧壁阻挡材料层。在步骤157中，蚀刻该侧壁阻挡材料层，以形成如图7所示的侧壁间隔件219（第二组侧壁间隔件）。在一些实施例中，可在蚀刻自由层203之后并且在蚀刻其他层之前立即沉积间隔件219，以避免蚀刻其他层时可能发生的对自由层203的污染。在一些实施例中，通过蚀刻步骤153原位沉积侧壁间隔件219。原位沉积侧壁间隔件219可使对自由层203的污染最小化。当蚀刻底电极201时，间隔件219保护自由层203。在一些实施例中，宽度224要足够大，从而使蚀刻底电极201时可能会发生的在自由层203边缘处的任何损害或污染不会影响MTJ261的功能。在这些实施例中，间隔件219是非必要的并且可以跳过步骤155和157。当蚀刻底电极201时，间隔件219可保护自由层203。在一些实施例中，将对底电极201的蚀刻延迟到其中自由层203的侧壁可受到另外保护的后续工艺阶段。在这些实施例中，间隔件219也是非必要的并且可以跳过步骤155和157。
如图8所示，在步骤159中，蚀刻底电极201。如图9所示，在步骤161中，在MTJ261上方形成覆盖层。在步骤163中，进一步进行BEOL工艺以完全形成器件200A。由于间隔件219的存在，底电极201比自由层203具有更大的封装。由于侧壁间隔件217的存在，自由层203比底部钉扎层207具有更大的封装。
图10提供了工艺100B的流程图，其为根据本发明的另一个实施例的实例。除了在工艺100B中，通过化学反应（诸如氧化步骤154）使自由层203的非掩蔽部分呈现非导电并且非磁性状态，而不是通过步骤153来蚀刻穿过自由层203的非掩蔽部分以外，对工艺100A的描述基本适用于工艺100B。图11至图13示出了通过工艺100B制造的集成电路器件200B的制造阶段。除了通过使用氧化步骤154代替蚀刻步骤153引起的区别以外，对集成电路器件200A的描述通常适用于集成电路器件200B，反之亦然。
图11示出了氧化步骤154之后的集成电路器件200B。氧化步骤154使得自由层203的一部分203C呈现非导电状态。氧化部分203C延伸穿过自由层203在暴露区域中的厚度并且在某种程度延伸至自由层203中位于间隔件217下方的部分203B内。通过选择间隔件217的合适的宽度224，使得自由层203中受氧化步骤154影响的部分203C与底部钉扎层207的边缘保持一定的距离228。如在器件200A中，距离228要足够大，这样在自由层203的受损的部分和底部钉扎层207之间不会发生显著的相互作用。
与工艺100A相似，工艺100B继续步骤155，沉积附加的侧壁阻挡材料；以及步骤157，蚀刻附加的侧壁阻挡材料以形成如图12所示的间隔件219。如图13所示，当通过步骤159蚀刻底电极201时，间隔件219为自由层203的操作部分提供附加的保护层。可以不需要间隔件219，特别是在间隔件217的宽度224足够大的情况下，所以间隔件219是可选的，。
图15示出了器件200B的附加结构，该附加结构通常也适用于器件200A。如图15所示，衬底202包括半导体主体241，在该主体241内，形成包括漏极区259、源极区243、栅极介电质249和栅极251的晶体管。在一些实施例中，栅极251也是用于读出操作的位线。通孔245和金属结构257穿过金属互连层M1、M2和M3将源极区259连接至底电极201。金属互连层M3内的金属线253提供位线以配合字线255来写入MTJ229，字线255形成在金属化层M4中。通孔241将顶电极层217连接至字线255。
在一个实施例中，原位进行工艺100B的步骤140。工艺室400可用于这一目的。如果必要，可提供附加的腔室407以进行氧化工艺。
图16至图17示出了根据本发明的另一个实施例的集成电路器件200C。器件200C是对实施例的说明，在该实施例中，没有立即从相邻MTJ261上切除自由层203C以及间隔件219也是非必要。除了在器件200B中，MTJ261直接形成在字线253上方或可选地形成在通孔的上方，而在图16中，器件200C的MTJ261相对于下面的金属结构发生偏移之外，器件200C类似于图15所示的器件200B。如在器件200B中，在接触件上方直接形成MTJ261具有提供最紧凑的结构的优势。如在器件200C中，在偏移位置处形成MTJ261具有的优势为，提供一种结构，在该结构中，更容易形成其上方将形成MTJ261的平坦表面。
本发明的一个实施例是MTJ261，其包括自由层203、阻挡层205和钉扎层207，在这些层中，自由层203是最底层，而最底层意味着最靠近半导体主体241。在一些实施例中，MTJ261提供了MRAM单元。在一些实施例中，存在这些单元的阵列、在单元下方形成的阵列的位线以及在单元上方形成的阵列的字线。
衬底202可以是任何合适类型的衬底。在一些实施例中，衬底202包括半导体主体241。半导体主体的实例包括，但不限于，硅、绝缘体上硅（SOI）、Ge、SiC、GaAs、GaAlAs、InP、GaN和SiGe。半导体主体241的半导体可以是单晶或多晶形式。由于SiGe半导体中的Si和Ge的比率不断变化，所以它的组成也随着位置而变化。半导体可具有多层结构。半导体可以被轻掺杂。
金属互连层M1、M2、M3和M4包括在介电质247的基体中的导电材料的线和通孔。导电材料可以是Ta、Cu、Al或/和其他合适的金属。介电质247可包括一层或多层的任何合适的介电质。介电质可以是SiO2。在一些实施例中，介电质247是低k介电质。低k介电质是介电常数小于二氧化硅的介电常数的材料。低k介电质的实例包括有机硅酸盐玻璃（OSG），（诸如，掺杂碳的二氧化硅、掺杂氟的二氧化硅（也被称为氟化硅玻璃（或FSG）））和有机聚合物低k介电质。有机聚合物低k介电质的实例包括聚亚芳基醚、聚酰亚胺（PI）、苯并环丁烯和无定形聚四氟乙烯（PTFE）。可通过合适的方法（例如，包括旋转涂覆或CVD）来应用低k介电质。
底电极层201和顶电极层215可以是任何合适的导电材料。在一些实施例中，这些层由钽（Ta）形成。
自由层203、底部钉扎层207和顶部钉扎层211可以是任何合适的铁磁材料或性能与铁磁材料相似的其他材料。合适的材料可包括NiFe、CoFe和CoFeB。在一些实施例中，自由层203是CoFeB。在一些实施例中，底部钉扎层207和顶部钉扎层211是CoFe或CoFeB。
夹层209可以是任何合适的导电材料。在一些实施例中，夹层207是Ru。
阻挡层207可以是任何合适的介电材料。在一些实施例中，阻挡层207是金属氧化物。在一些实施例中，阻挡层207是MgO或氧化铝（诸如，Al2O3）。
反铁磁层213可以是任何合适的反铁磁材料。在一些实施例中，反铁磁材料是PtMn或IrMn。
间隔件217、间隔件219和覆盖层221可以是任何合适的介电材料。例如，适用于这些层的介电质材料可包括SiN、SiOx和SiON。在一些实施例中，间隔件217由选自由SiN、SiOx、和SiON构成的组中的一种或多种材料形成。
本发明提供了一种包括衬底和磁性隧道结（MTJ）的集成电路器件。MTJ至少包括钉扎层、阻挡层和自由层。在衬底的表面上方形成MTJ。在钉扎层、阻挡层和自由层中，自由层距离表面最近。
本发明提供了一种制造集成电路器件的方法。该方法包括提供衬底以及在衬底上方形成磁性隧道结（MTJ）。形成MTJ包括形成自由层，然后形成阻挡层；接着形成钉扎层，从而，自由层是最底层。
在特定实施例和实例中示出和/或描述了本发明的元件和部件。当只在一个实施例或实例中描述特定元件或部件、或这些元件或部件的广义或狭义表达时，在一定程度上，广义或狭义表达的所有元件和部件可与其他元件或部件结合起来，本领域的技术人员将会认为这种结合是符合逻辑的。
Claims (16)
1.一种集成电路器件，包括：
衬底；以及
磁性隧道结(MTJ)，形成在所述衬底的表面上方，所述磁性隧道结包括：
自由层，位于所述衬底的所述表面上方，所述自由层包括中心区和周边区，所述自由层中位于所述周边区内但未延伸至所述中心区的部分被转换为非铁磁状态；
阻挡层，位于所述自由层上方；和
钉扎层，位于所述阻挡层上方；
侧壁阻挡层，位于所述自由层的顶部并且邻接所述钉扎层，其中，所述侧壁阻挡层与所述自由层直接接触；
其中，所述自由层连接至底电极，并且所述钉扎层连接至顶电极。
2.根据权利要求1所述的集成电路器件，其中，所述自由层比所述钉扎层宽。
3.根据权利要求1所述的集成电路器件，其中，
侧壁阻挡层环绕在所述钉扎层的周边；
所述钉扎层与所述中心区具有相同的范围；以及
所述钉扎层不在所述周边区上方延伸。
4.根据权利要求3所述的集成电路器件，还包括：另一个侧壁阻挡层，形成在所述周边区之上并且形成在所述钉扎层的侧面。
5.根据权利要求3所述的集成电路器件，其中，所述自由层具有在所述周边区内但不在所述中心区中的由蚀刻工艺引发的缺陷。
6.根据权利要求1所述的集成电路器件，其中，
所述衬底是半导体衬底；以及
所述磁性隧道结是磁阻式随机存取存储器阵列中的单元。
7.根据权利要求6所述的集成电路器件，还包括：
位线，设置在所述磁阻式随机存取存储器阵列和所述衬底之间；以及
字线，与所述位线形成交叉角并且位于所述磁阻式随机存取存储器阵列之上。
8.根据权利要求7所述的集成电路器件，还包括：
晶体管，形成在所述半导体衬底的表面处；
所述磁阻式随机存取存储器阵列中的每一个单元都具有一个所述晶体管；
所述晶体管连接至存储器单元的电极；以及
连接至所述晶体管的电极位于所述存储器单元的所述自由层的两侧上。
9.一种制造集成电路器件的方法，包括：
提供衬底；以及
在所述衬底上方形成磁性隧道结，所述磁性隧道结包括依次形成的下列层：
自由层；
阻挡层；和
钉扎层；
在所述磁性隧道结的各层的上方形成掩模；
至少蚀刻穿所述钉扎层，其中，通过所述掩模暴露所述钉扎层，所述蚀刻停止在所述自由层之上；以及
在所述自由层之上形成第一侧壁阻挡层，并且覆盖所述钉扎层的侧壁，其中，所述第一侧壁阻挡层与所述自由层直接接触；
对所述第一侧壁阻挡层之外暴露的区域中的所述自由层进行处理，从而使所述自由层中与所述暴露的区域相对应的部分呈现非铁磁状态。
10.根据权利要求9所述的方法，其中，在所述蚀刻工艺之后原位形成所述第一侧壁阻挡层。
11.根据权利要求9所述的方法，还包括：将所述第一侧壁阻挡层形成为所述掩模的一部分，以蚀刻穿过所述自由层。
12.根据权利要求11所述的方法，还包括：形成第二侧壁阻挡层，所述第二侧壁阻挡层覆盖由于蚀刻而暴露的所述自由层的侧壁。
13.根据权利要求12所述的方法，其中，所述第二侧壁阻挡层与蚀刻穿过所述自由层是原位形成。
14.根据权利要求9所述的方法，还包括：将所述第一侧壁阻挡层之外暴露的区域中的所述自由层在其整个厚度上氧化。
15.根据权利要求9所述的方法，还包括：
在所述衬底中形成晶体管；以及
通过底电极将所述晶体管连接至所述自由层。
16.一种制造集成电路器件的方法，包括：
形成磁阻式随机存取存储器单元的阵列，所述阵列中的每一个单元都包括通过权利要求9所述的方法形成的磁性隧道结。
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |