JP5175750B2 - 磁性記憶素子を用いた半導体集積回路装置の製造方法 - Google Patents

Description

本発明は、半導体集積回路装置に搭載するに有用な磁性記憶素子の製造方法及び当該半導体集積回路装置の製造方法に関するものである。わけても、当該磁性記憶素子を、ＣＭＯＳ（相補型ＭＯＳＦＥＴ）を有する半導体集積回路装置に搭載する不揮発性記憶装置として有用である。

近年、磁性材料を用いた記憶素子を、半導体集積回路装置に組み入れる技術の開発が進んでいる。特に、スピン注入を利用して磁性記憶素子の書き換えを行う方式は、微細化するほど書換電流を低減できることから、半導体装置のスケーリングに馴染み易く、新たな記憶装置として期待が高まっている。

スピン注入型の磁性記憶素子は、ＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）効果を利用している。この素子は、絶縁層（トンネル膜）と複数の磁性材料との積層膜（以下、ＴＭＲ積層膜と略称する）を用いる事が特徴である。このＴＭＲ積層膜は種々の材料を積層した複雑な膜であるため、加工するためには通常の半導体製造で用いられるＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法ではなく、高エネルギーのイオンを対象物に当てて、物理的にエッチングを行なうイオンミリング法を適用する必要がある。イオンミリングは、対象物との化学反応を利用しないエッチング法であるため、広範な種類の材料を加工するのに適しており、特に磁性材料を用いた素子の加工で用いられてきた技術である。

こうした例として、例えば、特開２００７−５９８７９号公報（特許文献１）、特開２００５−１１６８８８（特許文献２）などをあげることが出来る。

特開２００７−５９８７９号公報 特開２００５−１１６８８８号公報

前述のＴＭＲ積層膜の加工に際して、イオンミリングは次のような短所を有している。即ち、その短所としては、被エッチング物が、加工したパタンの側壁にフィルム状に再付着することが挙げられる。磁性記憶素子を半導体集積回路装置に搭載する場合、この被エッチング物の飛散、再付着が半導体製造装置および製造ラインを汚染する原因となる。結果として、製造される磁性記憶素子や半導体装置及び半導体集積回路装置などの安定した特性を確保するための問題点となる。

典型的なスピン注入型磁性記憶素子の構造例を挙げて、具体的な問題点を説明する。図１９から図２１は、レジストをマスクにしてハードマスクをイオンミリングで形成した直後の、磁性記憶素子の主要部の模式的な断面図である。

図１９の状態は、ハードマスク兼上部電極引上層ＨＭＭの加工を終えた状態である。即ち、基板上に形成された絶縁膜ＩＮＳ１中に配線間電極プラグＰＬＵＧが設けられ、この上部に、磁性記憶素子を構成する下部電極層ＢＭ、磁性体積層膜ＴＭＲ、上部電極膜ＵＭが積層されている。そして、上部電極膜ＵＭ上の必要箇所に、ハードマスク兼上部電極引上層ＨＭＭ、及び加工の為のレジストＲＥＳが設けられている。レジストＲＥＳをマスクにしてハードマスクＨＭＭをイオンミリングＲＩＥで形成した直後である。尚、図１９から図２１までの図中の符号は、各図での同じ部位の符号は、重複表示を省略し、新たな部位及び説明に直接必要な部位のみを表示する。

図１９の状態に対して、加工に用いたレジストＲＥＳを除去し、更に、ハードマスクＨＭＭをマスクに、イオンミリングを適用して上部電極ＵＭ、磁性体積層膜ＴＭＲを加工した状態が、図２０の状態である。図２０では、ハードマスクＨＭＭの側壁に、上部電極膜ＵＭを主としつつ、若干の磁性体積層膜ＴＭＲ成分を含む再付着物ＲＥＤＥＰがフィルム状に付着する。この再付着物ＲＥＤＥＰは、イオンミリング加工そのものに起因して発生するため、付着後の除去は困難である。

図２０の状態から、更に工程を進めたのが、図２１である。まず、図２０の構造のものに、全面に層間絶縁膜ＩＮＳ２を堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）を施して、配線形成前の基体面の平坦化を行うと共に、ハードマスクＨＭＭの上端面を露出させる。この時、ハードマスクＨＭＭ上面露出と共に、再付着物ＲＥＤＥＰも表面に露出し、ＣＭＰ装置内で層間絶縁膜ＩＮＳ２およびハードマスクＨＭＭと同時に研磨される。そうなれば、再付着物ＲＥＤＥＰに含まれる磁性材料がＣＭＰ装置内部に広がって、ＣＭＰ装置そのものを汚染する。そのまま製造を続ければ、配線層ＢＬを堆積する装置にも汚染が広がる。ＣＭＯＳをはじめとした半導体集積回路装置を製造するラインでは、重大な問題である。ハードマスクＨＭＭの側壁に、イオンミリングに起因する再付着物は、層間絶縁膜ＩＮＳ２を堆積する以前に除去せねばならない、という問題に直面する。

本願発明は、こうしたハードマスク側壁に付着した再付着物を、ＣＭＰ処理前に除去可能な磁性記憶素子の製造方法、およびこの磁性記憶素子を搭載した半導体集積回路装置の製造方法を提供するものである。

本願発明に係る第１の磁性記憶素子の製造方法は、下記の工程を有するものである。その要点は、第１の側壁スペーサの下部にアンダーカット形状を形成することが骨子である。即ち、基体上に、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第３の導電層と、第４の導電層と、を順次形成し、
前記第４の導電層を所定形状に加工する工程、
前記加工された第４の導電層を少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
前記第４の導電層の側壁に形成されている前記第１の側壁スペーサ用の材料層を残して、その残余を除去し、第１の側壁スペーサを形成する工程、
前記第３の導電層の、これまでの工程によって準備された基体の上面に露出している領域及び前記第１の側壁スペーサの下部に対応する領域を除去し、前記第１の側壁スペーサの下部にアンダーカット形状を形成する工程、
前記第４の導電層と前記第１の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
前記第４の導電層の側壁に形成されている前記第１の側壁スペーサを除去する工程、
これまでの工程によって準備された基体の表面に絶縁膜を形成する工程、
前記絶縁膜を研磨により平坦化し、且つ前記加工された第４の導電層を、前記絶縁膜上面に露出させる工程、
少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有する磁性記憶素子の製造方法である。

この場合、前記第１の側壁スペーサ用の材料層がシリコン酸化膜であることが、実用上好ましい。即ち、磁性記憶素子の製造が、半導体集積回路装置の製造工程との連続性、あるいは製造装置の共用することなどに極めて有用である。

又、前記第３の導電層は、前記第２及び第４の導電層に対して、選択的な除去が可能な導電層であることが重要である。

本願発明に係る第２の磁性記憶素子の製造方法は、下記の工程を有するものである。第１の磁性記憶素子の製造方法とは異なって、第１の側壁スペーサと第２の側壁スペーサを用いる方法である。即ち、基体上に、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第４の導電層と、を形成し、
前記第４の導電層を所定形状に加工する工程、
前記加工された第４の導電層と、これに隣接する前記第２の導電層の上面とを少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
前記第１の側壁スペーサ用の材料層上に、第２の側壁スペーサ用の材料層を形成する工程、
前記第１の側壁スペーサ用の材料層及び前記第２の側壁スペーサ用の材料層における、前記第４の導電層の側壁に対応する領域を残して、その残余を除去し、第１の側壁スペーサ及び第２の側壁スペーサを、前記第１の側壁スペーサが前記第２の導電層上に延在する領域の上部に前記第２の側壁スペーサの下端が搭載されるような状態に形成する工程、
前記第１の側壁スペーサの、当該基体に対して上端部及び下端部の一部を除去し、第１の側壁スペーサ及び前記第２の側壁スペーサと前記第２の導電層との間にアンダーカット形状を形成する工程、
前記第４の導電層及び前記第１の側壁スペーサと前記第２の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
前記第４の導電層の側壁に形成された第１の側壁スペーサを除去することで、前記第２の側壁スペーサをも併せて除去する工程、
これまでの工程によって準備された基体の表面に絶縁膜を形成する工程、
前記絶縁膜を研磨により平坦化し、且つ前記第４の導電層を、前記絶縁膜上面に露出させる工程、
少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有する磁性記憶素子の製造方法である。

尚、ここで、上記第１の側壁スペーサ及び第２の側壁スペーサを形成する工程では、第１の側壁スペーサ及び第２の側壁スペーサを、前記第１の側壁スペーサが前記第２の導電層上に延在する領域の上部に前記第２の側壁スペーサの下端が搭載されるような状態に形成するようにすることに重要な点がある。

この場合、第１の側壁スペーサ用の材料層がシリコン酸化膜であり、第２の側壁スペーサ用の材料層がシリコン窒化膜であることが、実用上、極めて有用である。即ち、第１の方法と同様に、磁性記憶素子の製造が、半導体集積回路装置の製造工程との連続性、あるいは製造装置の共用することなどに極めて有用である。

又、前記第１の側壁スペーサ用の材料は、前記第２の側壁スペーサ用の材料に対して選択的な除去が可能なことが重要である。それは、第１の側壁スペーサの下部にアンダーカット形状を形成する為に必要な事項である。

次に、当該磁性記憶素子を半導体集積回路装置に搭載した形態、即ち、磁性記憶素子を有する半導体集積回路装置の製造方法について説明する。

半導体集積回路が形成され、且つその表面には、前記半導体集積回路に電気的に接続される導電体層が露出している半導体基体を準備し、前記半導体基体上に、少なくとも前記半導体基体の表面に露出した導電体層を覆って、これまで説明してきた磁性記憶素子の製造工程を実施すれば良い。勿論、前述の２つの基本的な磁性記憶素子の製造方法を適用することが出来る。半導体基体を準備して後の工程は、これまで説明してきた磁性記憶素子の製造方法のそれであるので、その詳細説明は省略する。

前記半導体集積回路が、相補型金属酸化膜半導体（ＣＭＯＳ）を有することは、実用的な観点から、極めて有用である。これまでの半導体装置或いは半導体集積回路装置の回路的或いは装置の構造的な技術を用いることが出来るからである。

尚、磁性記憶機能を有する積層膜に関しては、発明を実施するための最良の形態の欄において具体的に説明される。

本願発明により、磁性記憶機能を有する積層膜を有する磁性記憶素子或いは当該磁性記憶素子を用いた半導体装置を、安定した特性にて製造することを可能にする。

図１は、本願発明の実施の形態１の製造工程を説明する断面図である。 図２は、本願発明の実施の形態１の製造工程を説明する断面図である。 図３は、本願発明の実施の形態１の製造工程を説明する断面図である。 図４は、本願発明の実施の形態１の製造工程を説明する断面図である。 図５は、本願発明の実施の形態１の製造工程を説明する断面図である。 図６は、本願発明の実施の形態１の製造工程を説明する断面図である。 図７は、本願発明の実施の形態１の製造工程を説明する断面図である。 図８は、本願発明の実施の形態１の製造工程を説明する断面図である。 図９は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１０は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１１は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１２は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１３は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１４は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１５は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１６は、本願発明の実施の形態２の製造工程を説明する断面図である。 図１７は、本願発明の実施の形態１の磁性記憶素子を半導体集積回路装置に適用した例の断面図である。 図１８は、本願発明の実施の形態２の磁性記憶素子を半導体集積回路装置に適用した例の断面図である。 図１９は、従来の磁性記憶素子の製造方法を例示する断面図である。 図２０は、従来の磁性記憶素子の製造方法を例示する断面図である。 図２１は、従来の磁性記憶素子の製造方法を例示する断面図である。

本発明の第１の実施形態を、図１から図８を用いて説明する。尚、ここでは本発明の要点である、磁性材料を用いた記憶素子部分の製造に関する工程を示している。こうした磁性材料を用いた磁性記憶素子は、半導体装置、多くの場合、半導体集積回路に搭載されて用いられる。その全体構成に関しては後述される。

第１の実施形態は、基本工程として、前記第１の磁性記憶素子の製造方法として説明したものに相当する。
即ち、基体上に、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第３の導電層と、第４の導電層と、を順次形成し、
前記第４の導電層を所定形状に加工する工程、
前記加工された第４の導電層を少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
前記第４の導電層の側壁に形成されている前記第１の側壁スペーサ用の材料層を残して、その残余を除去し、第１の側壁スペーサを形成する工程、
前記第３の導電層の、これまでの工程によって準備された基体の上面に露出している領域及び前記第１の側壁スペーサの下部に対応する領域を除去し、前記第１の側壁スペーサの下部にアンダーカット形状を形成する工程、
前記第４の導電層と前記第１の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
前記第４の導電層の側壁に形成されている前記第１の側壁スペーサを除去する工程、
これまでの工程によって準備された基体の表面に絶縁膜を形成する工程、
前記絶縁膜を研磨により平坦化し、且つ前記加工された第４の導電層を、前記絶縁膜上面に露出させる工程、
少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有する磁性記憶素子の製造方法である。

ここで、磁性記憶素子の製造に供する前記基体としては、表面に導体層を有する絶縁基板を用いることが出来るが、半導体装置或いは半導体集積回路を内蔵する半導体装置基体を適用することが出来る。この場合、当該半導体装置或いは半導体集積回路装置に磁性記憶素子を電気的に接続することによって、記憶機能を有する半導体装置或いは半導体集積回路装置の実現が可能となる。基体としての半導体集積回路装置が相補型金属酸化膜半導体（ＣＭＯＳ）になる論理回路を有することによって、磁性記憶素子を有する不揮発性記憶装置を実現することが出来ることは上述した通りである。

以下に述べる具体的な実施例における主な部分の呼称と、基本工程の概念との対応関係を説明しておく。実施の形態においては、各部材を具体的な役割の名称を付すことで構造の具体化に対する理解が容易となるので、この呼称を用いる。

半導体基板０００：基体、プラグ電極００２：半導体集積回路に電気的に接続される導電体層、下部電極用導体層００３：第１の導体層、ＴＭＲ積層膜００４：磁性記憶機能を有する積層膜、上部電極層００５：第２の導電層、中間導電層００６：第３の導電層、ハードマスク導電材料００７：第４の導電層、第１のスペーサ用材料：００９、配線０１２：第５の導体層
ここで、シリコン酸化膜００１に露出面を有するプラグ電極００２は、主な材質としてＷを用いることが一般的である。ＴＭＲ積層膜（磁性記憶機能を有する積層膜）００４は、Ｔｕｎｎｅｌｉｎｇ ＭａｇｎｅｔｏＲｅｓｉｓｔｉｖｅ積層膜の略称である。これは、通例、トンネル磁気抵抗効果膜と称される。こうした膜自体は、これまで知られたものであり、その代表例は、強磁性膜/絶縁膜/強磁性膜からなるトンネル膜で、２枚の強磁性膜の、磁化方向の向きに応じてトンネル抵抗が変化するものである。この基本形態に対して各種の改良案が提案されている。本願発明は、Ｔｕｎｎｅｌｉｎｇ ＭａｇｎｅｔｏＲｅｓｉｓｔｉｖｅ積層膜（トンネル磁気抵抗効果膜）を用いる趣旨であり、本願発明において、上述の基本形態に対する各種改良、変形形態を用いる事が可能なことはいうまでも無い。本願発明は、トンネル磁気抵抗効果膜を用いることを前提にしているが、トンネル磁気抵抗効果膜を用いた場合の、いわば、これに対する配線構造、配線方法にあるので、トンネル磁気抵抗効果膜自体の詳細説明は省略する。後述される第２の実施の形態などにおける場合も同様である。

尚、トンネル磁気抵抗効果膜の例としては、例えば、先に掲げた特開２００７−５９８７９号公報（特許文献１）をあげることが出来る。

下部電極層００３に相当する第１の導体層は、通例、耐熱金属であるＴａ、ＴｉＮ，Ｒｕの群から選ばれた少なくとも一者などを用いることが出来る。上部電極層００５に相当する第２の導電層は、通例、ＴｉＮが用いられる。中間導電層００６の材料は、通例、Ｗが用いられる。上部電極層，中間導電層および下部電極層には，ドライエッチングで選択比が取れることが条件になる材料の組み合わせがあります。代表的な例として、例えば、上部電極層／中間導電層／下部電極層として、ＴｉＮ／Ｗ／ＴｉＮ、Ｗ／ＴｉＮ／Ｗが挙げられる。尚、ここで、ＣＭＰによる電極表面露出工程に適さないＲｕはハードマスク導電材料００７には用いない。そして、中間導電層００６に相当する第３の導電層の材料は、上部電極層００５及びハードマスク導電材料００７の材料に対して、選択的な加工が出来るものを選択しなければならない。その理由は後述する。第５の導電層は、通例Ａｌ、ＡｌＳｉ、Ｗが用いられる。

各導体層の厚さは、概ね次の範囲より選択される。即ち、第１の導体層は２０乃至３０ナノメートルの範囲、第２の導体層は２０乃至３０ナノメートルの範囲、第３の導体層は１０乃至３０ナノメートルの範囲、第４の導体層は５０乃至２００ナノメートルの範囲、第５の導体層は１５０乃至４００ナノメートルの範囲である。又、ＴＭＲ積層膜（磁性記憶機能を有する積層膜）の厚さは概ね１５乃至３０ナノメートルの範囲である。

次に、本願発明の第１の実施の形態の製造工程を具体的に説明する。尚、この例では、半導体集積回路装置を有する半導体基体として説明するが、上述したように、表面に導体層を有する絶縁基板を用いて、単に磁性記憶素子を製造することが出来ることはいうまでもない。従って、その説明は省略する。

図１は、半導体基板０００に設けられたシリコン酸化膜００１上に、下部電極層００３、ＴＭＲ積層膜００４、上部電極層００５、中間導電層００６、ハードマスク導電材料００７が、順次積層、堆積された状態である。又、シリコン酸化膜００１とプラグ電極００２の上面は、通例のＣＭＰ技術を用いて平坦化してある。シリコン酸化膜００１は、ＣＶＤ（化学的気相成長法）で形成されたシリコン酸化膜で、半導体集積回路装置の配線層間膜に相当する。こうした配線層間膜を貫通してのプラグ電極などは、例えば、通例のシリコン系半導体集積回路装置の製造方法に従って形成されているものである。本願発明では、特別な基体を準備することも、当然可能であるが、これまでのシリコン系半導体集積回路装置の基体自体を用いることが出来る。従って、本願明細書においては、磁性記憶素子に対する配線部以外の、シリコン系半導体集積回路装置自体に係わる製造工程に関しての説明は省略する。尚、半導体集積回路の部分も含め、当該発明の係る半導体集積回路装置の代表的な構造例は後に例示される。

図１の状態から図２の状態へは、通例のリソグラフィ技術を用いて加工した。レジスト００８（通例のホトレジストを用いて十分である）をマスクとして形成し、通例のドライエッチング技術を用いて、ハードマスク導電材料層００７を符号００７Ｍの形状に加工する。図２では、ハードマスク導電材料層００７Ｍは断面のみを示している。平面形状の代表的な例を掲げれば、矩形あるいは円形ないし楕円形などを取ることが出来る。その大きさは、例えば１００ナノメートル四方の矩形あるいは直径あるいは短径１００ナノメートルの円形あるいは楕円形などである。ハードマスク導電材料層００７Ｍは、加工時にマスクの役割を果すと共に、装置の完成後、この上部配線への導体としての役割をはたす。

図３は、レジストマスク００８を除去した後に、ＣＶＤ法により、第１のスペーサ用材料００９であるシリコン酸化膜を全面に堆積した断面図である。スペーサ用材料００９の厚さは例えば３０ナノメートルとする。この膜厚は３０ナノメートルから５ナノメートルが実際的である。膜厚が厚過ぎるとマスク寸法の増加量が目立つし、一方、膜厚の薄さの下限はＣＶＤ法による薄膜のデポジションの限界までである。

図４は、シリコン酸化膜００９を堆積した図３の段階に、異方性ドライエッチングを施し、ハードマスク導電材料層００７Ｍの側壁に側壁スペーサ００９Ｗを形成した状態である。第１の側壁スペーサ用の材料層（シリコン酸化膜００９）に対して、第４の導電層（ハードマスク導電材料層００７Ｍ）の側壁に形成されている第１の側壁スペーサ用の材料層を残して、その残余を除去した。尚、このような側壁スペーサの形成法自体は、ＭＯＳＦＥＴのゲート電極側壁スペーサを形成する手法と同様の通例の技術である。

図５は、図４の状態に、導電中間層００６（第３の導電層）を除去する等方性エッチングを施した後の断面である。即ち、第３の導電層（導電中間層００６）の、これまでの工程によって準備された基体の上面に露出している領域及び第１の側壁スペーサ００９Ｗの下部に対応する領域を除去し、第１の側壁スペーサ００９Ｗの下部にアンダーカット形状を形成しているのである。この等方性エッチングは、例えばドライエッチング法によった。ハードマスク導電材料層００７Ｍ下には、除去されなかった導電中間層００６が導電中間加工膜００６Ｍとして残り、第１の側壁スペーサ００９Ｗの下にアンダーカット形状２００を生じる。本工程の要点は、第１の側壁スペーサ００９Ｗの下にこのアンダーカット形状２００を設けることにある。この理由と効果を、図６を用いて説明する。

図６は、上部電極層００５Ｍ（第２の導体層）及びＴＭＲ積層膜００４Ｍ（磁性記憶機能を有する積層膜）の形状に加工した状態を示す断面図である。即ち、図５の形状が出来た後に、レジストマスク００７Ｍおよび第１の側壁スペーサ００９Ｗをマスクとして、イオンミリング法で上部電極層００５を垂直に加工して上部電極層００５Ｍに、ＴＭＲ積層膜００４を斜めに加工してＴＭＲ積層膜００４Ｍとした後の形状である。

本発明が解決しようとする課題の項目において説明したが、イオンミリング時には、エッチングされる物質が側壁に再付着する現象が起こる。図６における、符号０１０はその再付着物であり、主として上部電極層００５の成分からなる。又、ＴＭＲ積層膜００４の成分も含まれる。本例では、図６に示すとおり、図５の状態で形成されているアンダーカット２００の箇所で再付着物０１０を分断できる。

図７は、図６の状態から第１の側壁スペーサ００９Ｗを除去した状態を示す断面図である。シリコン酸化膜で第１の側壁スペーサ００９Ｗを形成しておけば、フッ酸洗浄で第１の側壁スペーサ００９Ｗを溶かすことが出来る。このとき、第１の側壁スペーサ００９Ｗ表面に再付着していた再付着物０１０は支持体を失って剥がれ落ちる。従って、ハードマスク導電材料層００７Ｍの側壁に再付着物が存在しない状態を作り出す事が可能である。更に、通例のリソグラフィ技術、エッチング技術を用いて下部電極用導体層００３（第１の導体層）の不要分を除去し、下部電極層００３Ｍとする。

図８は、図７の全面に層間絶縁膜０１１を堆積した後にＣＭＰを施し、ハードマスク導電材料膜００７Ｍ（第４の導体層）の上部表面を露出させ、さらに配線層０１２（第５の導体層）を形成したものである。ハードマスク導電材料膜００７Ｍの側壁に再付着物が無いので、ＣＭＰ装置のＴＭＲ材料による汚染を防ぐ事が出来る。また、再付着物によるＴＭＲ積層膜側壁から配線０１２への短絡も同時に防止できる。プラグ電極００２は下部電極層００３Ｍに接続されている。従って、磁性記憶素子を構成する下部電極層００３Ｍ、ＴＭＲ積層膜００４Ｍ、及び上部電極層００５Ｍは、下部電極層００３Ｍが、プラグ電極００２に、一方、上部電極層００５Ｍが、導電中間層００６及びハードマスク導電材料層００７を介して、配線０１２に接続されることとなる。

尚、上部電極層００５Ｍの側壁に若干の再付着物０１０が残存するが、同電極層の極めて薄い層の側壁であり且つ層間絶縁膜０１１によって覆われるので本質的な影響は無い。従来例で説明したような、再付着物が配線０１２に影響を及ぼすことは無い。

次に、第２の実施の形態を、図９から図１６を用いて説明する。本例は、第１の実施の形態とは異なって、導電中間層を用いることなく、第１及び第２の側壁スペーサを用いて、イオンミリングによる再付着物を除去できる製造方法である。尚、第１の実施の形態と同様に、本例においても、本発明の要点である、磁性材料を用いた記憶素子部分に対する配線についての工程を示している。こうした磁性材料を用いた磁性記憶素子は、半導体装置、半導体集積回路に搭載されて用いられる。第１の実施の形態と同様に、本例においても、特別な基体を準備することも、当然可能であるが、これまでのシリコン系半導体集積回路装置の基体自体を用いることが出来る。従って、本願明細書においては、磁性記憶素子に対する配線部以外の、シリコン系半導体集積回路装置自体に係わる製造工程に関しての説明は省略する。尚、半導体集積回路の部分も含め、当該発明の係る半導体集積回路装置の代表的な構造例は後に例示される。

本例の基本工程は、次の通りである。即ち、
基板上に、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第４の導電層と、を形成し、
前記第４の導電層を所定形状に加工する工程、
前記加工された第４の導電層と、これに隣接する前記第２の導電層の上面とを少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
前記第１の側壁スペーサ用の材料層上に、第２の側壁スペーサ用の材料層を形成する工程、
前記第１の側壁スペーサ用の材料層及び前記第２の側壁スペーサ用の材料層における、前記第４の導電層の側壁に対応する領域を残して除去し、第１の側壁スペーサ及び第２の側壁スペーサを形成する工程、
前記第１の側壁スペーサの、当該基体に対して少なくとも下端部の一部を除去し、第１の側壁スペーサ及び前記第２の側壁スペーサと前記第２の導電層との間にアンダーカット形状を形成する工程、
前記第４の導電層及び前記第１の側壁スペーサと前記第２の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
前記第４の導電層の側壁に形成された第１の側壁スペーサを除去することで、前記第２の側壁スペーサをも併せて除去する工程、
これまでの工程によって準備された基体表面に絶縁膜を形成する工程、
前記絶縁膜を研磨により平坦化し、且つ前記第４の導電層を、前記絶縁膜上面に露出させる工程、
少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有する磁性記憶素子の製造方法の製造方法である。

尚、ここで、上記第１の側壁スペーサ及び第２の側壁スペーサを形成する工程では、第１の側壁スペーサ及び第２の側壁スペーサを、第１の側壁スペーサが第２の導電層上に延在する領域の上部に第２の側壁スペーサの下端が搭載されるような状態に形成するようにすることに重要な点があることは、上述した通りである。

更に、半導体集積回路が形成され、且つ当該半導体基体の表面には、前記半導体集積回路に接続する導電体層が露出している半導体基体を準備して上記の工程を取ることによって、本願に係わる半導体集積回路装置を製造することが出来る。このことは実施の形態１の場合と全く同様である。

実施の形態１の場合と同様に、以下に述べる具体的な実施例における各部の呼称と、基本工程のそれとの対応関係を説明しておく。
半導体基板０００：基体、プラグ電極０１４：半導体集積回路に電気的に接続される導電体層、下部電極層０１５：第１の導体層、ＴＭＲ積層膜０１６：磁性記憶機能を有する積層膜、上部電極層０１７：第２の導電層、ハードマスク導電材料層０１８：第４の導電層、配線０２４：第５の導体層
尚、実施の形態２は、前述の実施の形態１とは、中間導体層００６（第３の導体層）を用いず、第１及び第２の側壁スペーサを用いることが異なる。その他の諸事項は特段言及する場合を除いて、実施の形態１と同様である。従って、それらの重複しての詳細説明は省略する。

図９は、基本的に図１の状態と同様である。半導体基体０００に設けられたシリコン酸化膜０１３上に、下部電極層０１５、ＴＭＲ積層膜０１６、上部電極層０１７、ハードマスク導電材料０１８が、順次積層、堆積されている。符号０１４は、シリコン酸化膜００１を貫通するプラグ電極で、主な材質としてＷを用いることが一般的である。シリコン酸化膜０１３は、ＣＶＤ（化学的気相成長法）で形成されたシリコン酸化膜で、半導体集積回路装置の配線層間膜に相当する。又、シリコン酸化膜０１３とプラグ電極０１４の上面は、通例のＣＭＰ（化学的機械研磨法）技術を用いて平坦化してある。

下部電極層０１５の材料に相当する第１の導体層は、Ｔａ、Ｗ、ＴｉＮ、Ｒｕなどの群から選ばれた少なくとも一者を用いることが出来る。上部電極層０１７に相当する第２の導体層は、通例、前述した材料が用いられる。
ハードマスク導電材料０１８の材料に相当する第４の導体層の材料には、Ｔａ、Ｗ、ＴｉＮなどなどの群から選ばれた少なくとも一者を用いる事が出来る。尚、ここで、ＣＭＰによる電極表面露出工程に適さないＲｕは用いない。第５の導電層は、通例、前述した材料が用いられる。

第１の導体層、第２の導体層、第４の導体層の厚さは、実施の形態１で述べたものと同様である。又、ＴＭＲ積層膜（磁性記憶機能を有する積層膜）の厚さも同様である。

図１０は、本発明を適用する対象の一つである磁性記憶素子を加工するための最初の工程である。図９から図１０への加工は、通例のリソグラフィ技術を用いている。レジスト層（通例、ホトレジスト層）０１９をマスクとし、通例のドライエッチング技術を用いて、ハードマスク導電材料０１８をハードマスク導電材料膜０１８Ｍの形状に加工する。

図１１は、レジストマスク０１９を除去した後に、第１のスペーサ材料に相当するシリコン酸化膜０２０および第２のスペーサ材料に相当するシリコン窒化膜０２１を全面に堆積した断面図である。シリコン酸化膜０２０およびシリコン窒化膜０２１の厚さは、各々、５ナノメートルから３０ナノメートル、及び５ナノメートルから１０ナノメートルの範囲、例えば夫々３０ナノメートルおよび５ナノメールとする。この積層順序は、後述の工程で重要になる。

図１２は、シリコン酸化膜０２０およびシリコン窒化膜０２１を堆積した図１１の段階に、異方性ドライエッチングを施し、ハードマスク導電材料膜０１８Ｍの側壁に第１のスペーサ０２０Ｗおよび第２のスペーサ０２１Ｗを形成した状態である。この場合、第２の側壁スペーサ０２１Ｗの下部に第１の側壁スペーサ０２０Ｗの層０３０が残存していることが肝要である。即ち、第１の側壁スペーサ及び第２の側壁スペーサを、前記第１の側壁スペーサが前記第２の導電層（本例では上部電極層）上に延在する領域の上部に前記第２の側壁スペーサの下端が搭載されるような状態に形成されている。

図１３は、図１２の段階の構造に対して、シリコン酸化膜０２０Ｗを等方的にエッチング除去したものであり、第１の側壁スペーサ０２０Ｗ２の形状となる。即ち、第１の側壁スペーサ０２０Ｗ２は、その上端部と下端部とが食刻されている。シリコン酸化膜の除去量は、本例では、３５ナノメートル相当とする。そのようなエッチングを施すことで、第１のスペーサ０２０Ｗおよび第２のスペーサ０２１Ｗ直下に、ハードマスク導電材料膜０１８Ｍが露出するまでの深いアンダーカット２０１が形成される。尚、ここで、本願発明に対して重要なアンダーカット２０１の形成の為には、第１の側壁スペーサ０２０Ｗ２の少なくとも下端部が食刻されれば十分である。しかし、通例、そのままシリコン酸化膜０２０Ｗを等方的にエッチングするので、図１３に図示されるようにその上端部と下端部が食刻されることとなる。

図１４は、図１３の段階で、ハードマスク導電材料膜０１８Ｍ、第１のスペーサ０２０Ｗ２および第２のスペーサ０２１Ｗをマスク領域として、ＴＭＲ積層膜０１６および上部電極層０１７をイオンミリングで加工した状態である。実施の形態１と同様、イオンミリング法でＴＭＲ積層０１６を斜めに加工してＴＭＲ積層加工膜０１６Ｍの形状に、上部電極層０１７を垂直に加工して上部電極膜０１７Ｍの形状に加工する。上部電極層０１７をイオンミリング処理する際に発生する再付着物０２２は、図１３で形成したアンダーカット部２０１で上部電極膜０１７Ｍの側壁と第２のスペーサ０２１Ｗの側壁とに分断される。

図１５は、図１４の段階のものにフッ酸による食刻処理を施して、第１の側壁スペーサ０２０Ｗ２を除去したものである。シリコン酸化膜で層０２０Ｗ（後の第１の側壁スペーサ０２０Ｗ２）を形成しておけば、フッ酸洗浄で０２０Ｗ２を溶かすことが出来る。このとき、第２の側壁スペーサ０２１Ｗ表面に再付着していた再付着物０２２は支持体を失って剥がれ落ちる。従って、ハードマスク導電材料膜０１８Ｍ側壁には再付着物０２２が存在しない状態を作り出す事が可能である。更に、通例のリソグラフィ技術でのエッチングを用いて下部電極層０１５の不要分を除去し、下部電極層０１５Ｍとする。

図１６は、図１５の状態の、基体の全面に、層間絶縁膜０２３を堆積した後にＣＭＰを施し、ハードマスク導電材料膜０１８Ｍの上部表面を露出させる。更に、配線層０２４を形成した状態の素子断面図である。ハードマスク導電材料膜０１８Ｍの側壁に再付着物が無いので、ＣＭＰ装置のＴＭＲ材料による汚染を防ぐ事が出来る。また、再付着物によるＴＭＲ積層膜０１６Ｍの側壁から配線０２４への短絡も同時に防止することができる。

尚、実施の形態１の場合と同様に、上部電極層０１７Ｍの側壁に若干の再付着物０２２が残存するが、同電極層の極めて薄い層の側壁であり且つ層間絶縁膜０２３によって覆われるので本質的な影響は無い。従来例で説明したような、再付着物が配線０２４に影響を及ぼすことは無い。

こうして、第１の実施の形態と同様に、プラグ電極０１４は下部電極層０１５Ｍに接続されている。従って、磁性記憶素子を構成する下部電極層０１５Ｍ、ＴＭＲ積層膜０１６Ｍ、及び上部電極層０１７Ｍは、下部電極層０１５Ｍが、プラグ電極０１４に、一方、上部電極層０１７Ｍが、ハードマスク導電材料層０１８Ｍを介して、配線０２４に接続されることとなる。

次に、本願の磁性記憶素子を半導体集積回路装置に搭載した場合の具体的構造を２つ例示する。
図１７に、本願発明の実施の形態１の磁性記憶素子を、ＣＭＯＳ型半導体集積回路装置に適用した場合の模式的な断面図を示す。この図では、ｐ型ＭＯＳＦＥＴ領域ｐＭＯＳ、ｎ型ＭＯＳＦＥＴ領域ｎＭＯＳ、ｎ型ＭＯＳＦＥＴ、及び磁性記憶素子から構成されるメモリセルの集積領域ＭＥＭが存在する領域を示している。以下、各構成要素を説明する。

シリコン基板１００、ｐＭＯＳの深いｎ型ウェル１０１、ｎＭＯＳの深いｐ型ウェル１０２、メモリ領域の深いｐ型ウェル１０３、ｐ型ＭＯＳの浅いｎ型ウェル１０４、ｎ型ＭＯＳの浅いｐ型ウェル１０５、メモリ領域の浅いｐ型ウェル１０６、浅溝素子分離領域１０７が形成されている。

浅溝素子分離領域１０７によって分離された４つのウエルに、各々ＭＯＳＦＥＴが形成されている。即ち、ｐＭＯＳ、ｎＭＯＳ領域、及びメモリセル領域にはメモリセルＭＣＡ１とＭＣＡ２の領域が示されている。各ＭＯＳＦＥＴに対しては、各ＭＯＳＦＥＴのゲート絶縁膜１０８、ｐＭＯＳのｐ型ゲート電極１０９、ｎＭＯＳのｎ型ゲート電極１１０、メモリセルＭＣＡ１のｎ型ゲート電極１１１Ａ、メモリセルＭＣＢ１のｎ型ゲート電極１１１Ｂ、各々のゲート電極側壁に形成した絶縁膜スペーサ１１２、ｐＭＯＳの拡散層１１３、ｎＭＯＳの拡散層１１４、ＭＣＡ１のｎ型拡散層１１５、ＭＣＢ１のｎ型拡散層１１６の各部が示される。

こうしたＭＯＳＦＥＴ部に対して、第一の配線層間絶縁膜１１７が形成され、この第一の配線層間絶縁膜１１７を貫通して、ｐＭＯＳのソースプラグ１１８、ｐＭＯＳのドレインプラグ１１９、ｎＭＯＳのソースプラグ１２０、ｎＭＯＳのドレインプラグ１２１、ＭＣＡ１のソースプラグ１２２、ＭＣのドレインプラグ１２３、ＭＣＢ１のソースプラグ１２４、ＭＣＢ１のドレインプラグ１２５が形成されている。

更に、この第一の配線層間絶縁膜１１７上で、前記各プラグに対応してｐＭＯＳの第１のソース配線層１２６、ｐＭＯＳの第１のドレイン配線層１２７、ｎＭＯＳの第１のソース配線層１２８、ｎＭＯＳの第１のドレイン配線層１２９、ＭＣＡ１の第１のソース配線層１３０、ＭＣの第１のドレイン配線層１３１、ＭＣＢ１の第１のソース配線層１３２、ＭＣＢ１の第１のドレイン配線層１３３が配置形成されている。

これらのソース配線層及びドレイン配線層を覆って、第２の層間絶縁膜１３４が形成される。そして、第２の層間絶縁膜１３４を貫通して、４つのプラグ、ｐＭＯＳの第２のドレインプラグ１３５、ｎＭＯＳの第２のドレインプラグ１３６、ＭＣＡ１の第２のドレインプラグ１３７、ＭＣＢ１の第２のドレインプラグ１３８が形成されている。

これらのプラグ上に第３の層間絶縁膜１３９が形成されている。そして、この第３の層間絶縁膜１３９を貫通して、ｐＭＯＳ、ｎＭＯＳの各領域には、２つのプラグｐＭＯＳの第２のドレインプラグ１４０、ｎＭＯＳの第２のドレインプラグ１４１、及びＭＥＭ領域には、２つのハードマスク導電層００７ＭＡ及び００７ＭＢが配置されている。

そして、この上部には、ｐＭＯＳの第２のドレイン配線層１４２、ｎＭＯＳの第２のドレイン配線層１４３、ビット線１４４が形成される。そして、最上層に、最上層配線層間絶縁膜１４５が形成される。

尚、上述の構造はこれまでのＣＭＯＳの構成であり、製造はこれに習って十分である。従って、その詳細の説明は省略する。

そして、本例の特徴は次の点にある。図１７の例では、磁性体記憶素子がＭＣＡ１およびＭＣＢ１に１つずつ配置する例を示される。磁性体記憶素子ＭＣＡ１に対して、一つの磁性体記憶素子の下部電極００３ＭＡが第２のドレインプラグ１３７に電気的に接続するようにし、その上部にＴＭＲ積層膜００４ＭＡ、上部電極層００５ＭＡ、中間導電層００６ＭＡ、ハードマスク導電層００７ＭＡを配置する。ＭＣＢ１も同様に、下部電極００３ＭＢが、ＭＣＡ１の第２のドレインプラグ１３７に電気的に接続するようにし、その上部にＴＭＲ積層膜００４ＭＢ、上部電極層００５ＭＢ、中間導電層００６ＭＢ、ハードマスク導電層００７ＭＢを配置する。各ドレインプラグ００７ＭＡおよび００７ＭＢは、同一のビット線１４４に接続されている。尚、先に説明したｎ型ゲート電極１１１Ａの層はＭＣＡ１のワード線、ｎ型ゲート電極１１１Ｂの層はＭＣＢ１のワード線として機能する。図１７で示した構造は、本願発明の実施の形態１で説明した磁性記憶素子を、ＣＭＯＳ半導体集積回路装置に搭載した例である。

図１８に、本願発明の実施の形態２を、ＣＭＯＳ型半導体集積回路装置に適用した場合の模式的な断面図を示す。ＣＭＯＳ部の基本構成は図１７と同一であるので、符号１００から符号１４４の説明は省略する。１個の磁性体記憶素子と１個のｎ型ＭＯＳＦＥＴから構成されるメモリセルＭＣＡ２において、磁性体記憶素子の下部電極０１５ＭＡを、ＭＣＡ１の第２のドレインプラグ１３７と電気的に接続されるように配置する。第２のドレインプラグ１３７の上に、ＴＭＲ積層膜０１６ＭＡ、上部電極０１７ＭＡおよびハードマスク導電層０１８ＭＡを配置する。メモリセルＭＣＢ２に対しても同様で、磁性体記憶素子の下部電極０１５ＭＢを、ＭＣＢ１のドレインプラグ１３８と電気的に接続されるように配置する。ＭＣＢ１の第２のドレインプラグ１３８の上に、ＴＭＲ積層膜０１６ＭＢ、上部電極０１７ＭＢおよびハードマスク導電層０１８ＭＢを配置する。図１８に示した構造は、本願発明の実施の形態２で説明した磁性記憶素子を、ＣＭＯＳ半導体集積回路装置に搭載した例である。

本願発明により、イオンミリングによって発生した側壁再付着物を防止できるので、半導体製造装置の汚染防止が期待できる。それにより、磁性記憶素子を搭載した半導体集積回路装置の安定した製造が実現できる。

シリコン酸化膜：００１、シリコン酸化膜００１を貫通するプラグ電極：００２、下部電極層：００３、ＴＭＲ積層膜：００４、上部電極層：００５、中間導電層：００６、ハードマスク導電材料層：００７、レジスト：００８、加工後のハードマスク導電材料層：００７Ｍ、シリコン酸化膜：００９、シリコン酸化膜００９を加工して形成した第１の側壁スペーサ：００９Ｗ、層００６の一部を残した中間導電層：００６Ｍ、層００５を加工して形成した上部電極層：００５Ｍ、層００４を加工して形成したＴＭＲ積層膜：００４Ｍ、再付着物：０１０、仕上がり下部電極層：００３Ｍ、配線層：０１２、シリコン酸化膜：０１３、プラグ電極：０１４、下部電極層：０１５、ＴＭＲ積層膜：０１６、上部電極層：０１７、ハードマスク導電材料層：０１８、レジスト層：０１９、層０１８を加工したハードマスク導電材料層：０１８Ｍ、シリコン酸化膜：０２０、シリコン窒化膜：０２１、第１の側壁スペーサ：０２０Ｗ、第２の側壁スペーサ：０２１Ｗ、スペーサ０２０Ｗをさらに加工した第２の側壁スペーサ：０２０Ｗ２、層０１６を加工して形成したＴＭＲ積層膜：０１６Ｍ、層０１７を加工して形成した上部電極層：０１７Ｍ、仕上がり下部電極層：０１５Ｍ、層間絶縁膜：０２３、配線層：０２４、ｐ型ＭＯＳＦＥＴ領域：ｐＭＯＳ、ｎ型ＭＯＳＦＥＴ領域：ｎＭＯＳ、メモリセルの集積領域：ＭＥＭ、シリコン基板：１００、ｐＭＯＳの深いｎ型ウェル：１０１、ｎＭＯＳの深いｐ型ウェル：１０２、メモリ領域の深いｐ型ウェル：１０３、ｐ型ＭＯＳの浅いｎ型ウェル：１０４、ｎ型ＭＯＳの浅いｐ型ウェル：１０５、メモリ領域の浅いｐ型ウェル：１０６、浅溝素子分離領域：１０７、各ＭＯＳＦＥＴのゲート絶縁膜：１０８、ｐＭＯＳのｐ型ゲート電極：１０９、ｎＭＯＳのｎ型ゲート電極：１１０、メモリセルＭＣＡ１のｎ型ゲート電極：１１１Ａ、メモリセルＭＣＢ１のｎ型ゲート電極：１１１Ｂ、ゲート電極側壁に形成した絶縁膜スペーサ：１１２、ｐＭＯＳの拡散層：１１３、ｎＭＯＳの拡散層：１１４、ＭＣＡ１のｎ型拡散層：１１５、ＭＣＢ１のｎ型拡散層：１１６、第一の配線層間絶縁膜：１１７、ｐＭＯＳのソースプラグ：１１８、ｐＭＯＳのドレインプラグ：１１９、ｎＭＯＳのソースプラグ：１２０、ｎＭＯＳのドレインプラグ：１２１、ＭＣＡ１のソースプラグ：１２２、ＭＣのドレインプラグ：１２３、ＭＣＢ１のソースプラグ：１２４、ＭＣＢ１のドレインプラグ：１２５、ｐＭＯＳの第１のソース配線層：１２６、ｐＭＯＳの第１のドレイン配線層：１２７、ｎＭＯＳの第１のソース配線層：１２８、ｎＭＯＳの第１のドレイン配線層：１２９、ＭＣＡ１の第１のソース配線層：１３０、ＭＣの第１のドレイン配線層：１３１、ＭＣＢ１の第１のソース配線層：１３２、ＭＣＢ１の第１のドレイン配線層：１３３、第２の層間絶縁膜：１３４、ｐＭＯＳの第２のドレインプラグ：１３５、ｎＭＯＳの第２のドレインプラグ：１３６、ＭＣＡ１の第２のドレインプラグ：１３７、ＭＣＢ１の第２のドレインプラグ：１３８、第３の層間絶縁膜：１３９、ｐＭＯＳの第２のドレインプラグ：１４０、ｎＭＯＳの第２のドレインプラグ：１４１、ｐＭＯＳの第２のドレイン配線層：１４２、ｎＭＯＳの第２のドレイン配線層：１４３、最上層配線層間絶縁膜：１４５、
ＭＣＡ１に対応する磁性体記憶素子の下部電極：００３ＭＡ、ＭＣＡ１に対応するＴＭＲ積層膜：００４ＭＡ、ＭＣＡ１に対応する上部電極層：００５ＭＡ、ＭＣＡ１に対応する中間導電層：００６ＭＡ、ＭＣＡ１に対応するハードマスク導電層：００７ＭＡ、ＭＣＢ１に対応する磁性体記憶素子の下部電極：００３ＭＢ、ＭＣＢ１に対応するＴＭＲ積層膜：００４ＭＢ、ＭＣＢ１に対応する上部電極層：００５ＭＢＡ、ＭＣＢ１に対応する中間導電層：００６ＭＢ、ＭＣＢ１に対応するハードマスク導電層：００７ＭＢ、ＭＣＡ２に対応する磁性体記憶素子の下部電極：０１５ＭＡ、ＭＣＡ２に対応するＴＭＲ積層膜：０１６ＭＡ、ＭＣＡ２に対応する上部電極：０１７ＭＡ、ＭＣＡ２に対応するハードマスク導電層：０１８ＭＡ、ＭＣＢ２に対応する磁性体記憶素子の下部電極：０１５ＭＢ、ＭＣＢ２に対応するＴＭＲ積層膜：０１６ＭＢ、ＭＣＢ２に対応する上部電極：０１７ＭＢ、ＭＣＢ２に対応するハードマスク導電層：０１８ＭＢ。

Claims (18)

1. 基体上に、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第３の導電層と、第４の導電層と、を順次形成し、
   前記第４の導電層を所定形状に加工する工程、
   前記加工された第４の導電層を少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
   前記第４の導電層の側壁に形成されている前記第１の側壁スペーサ用の材料層を残して、その残余を除去し、第１の側壁スペーサを形成する工程、
   前記第３の導電層の、これまでの工程によって準備された基体の上面に露出している領域及び前記第１の側壁スペーサの下部に対応する領域を除去し、前記第１の側壁スペーサの下部にアンダーカット形状を形成する工程、
   前記第４の導電層と前記第１の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
   前記第４の導電層の側壁に形成されている前記第１の側壁スペーサを除去する工程、
   これまでの工程によって準備された基体の表面に絶縁膜を形成する工程、
   前記絶縁膜を研磨により平坦化し、且つ前記加工された第４の導電層を、前記絶縁膜の上面に露出させる工程、
   少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有することを特徴とする磁性記憶素子の製造方法。
2. 請求項１に記載の磁性記憶素子の製造方法において、
   前記第１の側壁スペーサ用の材料層がシリコン酸化膜であることを特徴とする磁性記憶装置の製造方法。
3. 請求項１に記載の磁性記憶素子の製造方法において、
   前記第３の導電層は、前記第２及び第４の導電層に対して、選択的な除去が可能な導電層であることを特徴とする磁性記憶装置の製造方法。
4. 基体上に、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第４の導電層と、を形成し、
   前記第４の導電層を所定形状に加工する工程、
   前記加工された第４の導電層と、これに隣接する前記第２の導電層の上面とを少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
   前記第１の側壁スペーサ用の材料層上に、第２の側壁スペーサ用の材料層を形成する工程、
   前記第１の側壁スペーサ用の材料層及び前記第２の側壁スペーサ用の材料層における、前記第４の導電層の側壁に対応する領域を残して、その残余を除去し、第１の側壁スペーサ及び第２の側壁スペーサを、前記第１の側壁スペーサが前記第２の導電層上に延在する領域の上部に前記第２の側壁スペーサの下端が搭載されるような状態に形成する工程、
   前記第１の側壁スペーサの、当該基体に対して上端部及び下端部の一部を除去し、第１の側壁スペーサ及び前記第２の側壁スペーサと前記第２の導電層との間にアンダーカット形状を形成する工程、
   前記第４の導電層及び前記第１の側壁スペーサと前記第２の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
   前記第４の導電層の側壁に形成された第１の側壁スペーサを除去することで、前記第２の側壁スペーサをも併せて除去する工程、
   これまでの工程によって準備された基体表面に絶縁膜を形成する工程、
   前記絶縁膜を研磨により平坦化し、且つ前記第４の導電層を、前記絶縁膜上面に露出させる工程、
   少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有することを特徴とする磁性記憶素子の製造方法。
5. 請求項４に記載の磁性記憶素子の製造方法において、
   前記第１の側壁スペーサ用の材料層がシリコン酸化膜であり、前記第２の側壁スペーサ用の材料層がシリコン窒化膜であることを特徴とする磁性体記憶素子の製造方法。
6. 請求項４に記載の磁性記憶素子の製造方法において、
   前記第１の側壁スペーサ用の材料は、前記第２の側壁スペーサ用の材料に対して選択的な除去が可能なことを特徴とする磁性体記憶素子の製造方法。
7. 半導体集積回路が形成され、且つその表面には、前記半導体集積回路に電気的に接続される導電体層が露出している半導体基体を準備し、
   前記半導体基体上に、少なくとも前記半導体基体の表面に露出した導電体層を覆って、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第３の導電層と、第４の導電層とを形成し、
   前記第４の導電層を所定形状に加工する工程、
   前記加工された第４の導電層を少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
   前記第４の導電層の側壁に形成されている前記第１の側壁スペーサ用の材料層を残して、その残余を除去し、第１の側壁スペーサを形成する工程、
   前記第３の導電層の、これまでの工程によって準備された基体の上面に露出している領域及び前記第１の側壁スペーサの下部に対応する領域を除去し、前記第１の側壁スペーサの下部にアンダーカット形状を形成する工程、
   前記第４の導電層と前記第１の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
   前記第４の導電層の側壁に形成されている前記第１の側壁スペーサを除去する工程、
   これまでの工程によって準備された基体の表面に絶縁膜を形成する工程、
   前記絶縁膜を研磨により平坦化し、且つ前記加工された第４の導電層を、前記絶縁膜上面に露出させる工程、
   少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有することを特徴とする半導体集積回路装置の製造方法。
8. 請求項７に記載の磁性記憶素子の製造方法において、
   前記第１の側壁スペーサ用の材料層がシリコン酸化膜であることを特徴とする磁性記憶装置の製造方法。
9. 請求項７に記載の磁性記憶素子の製造方法において、
   前記第３の導電層は、前記第２及び第４の導電層に対して、選択的な除去が可能な導電層であることを特徴とする磁性記憶装置の製造方法。
10. 請求項７に記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路が、相補型金属酸化膜半導体（ＣＭＯＳ）を有することを特徴とする半導体集積回路装置の製造方法。
11. 請求項８に記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路が、相補型金属酸化膜半導体（ＣＭＯＳ）を有することを特徴とする半導体集積回路装置の製造方法。
12. 請求項９に記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路が、相補型金属酸化膜半導体（ＣＭＯＳ）を有することを特徴とする半導体集積回路装置の製造方法。
13. 半導体集積回路が形成され、且つその表面には、前記半導体集積回路に接続する導電体層が露出している半導体基体を準備し、
    前記半導体基体上に、少なくとも前記半導体基体の表面に露出した導電体層を覆って、第１の導電層と、磁性記憶機能を有する積層膜と、第２の導電層と、第４の導電層と、を形成し、
    前記第４の導電層を所定形状に加工する工程、
    前記加工された第４の導電層と、これに隣接する前記第２の導電層の上面とを少なくとも覆って、第１の側壁スペーサ用の材料層を形成する工程、
    前記第１の側壁スペーサ用の材料層上に、第２の側壁スペーサ用の材料層を形成する工程、
    前記第１の側壁スペーサ用の材料層及び前記第２の側壁スペーサ用の材料層における、前記第４の導電層の側壁に対応する領域を残して、その残余を除去し、第１の側壁スペーサ及び第２の側壁スペーサを、前記第１の側壁スペーサが前記第２の導電層上に延在する領域の上部に前記第２の側壁スペーサの下端が搭載されるような状態に形成する工程、
    前記第１の側壁スペーサの、当該基体に対して上端部及び下端部の一部を除去し、第１の側壁スペーサ及び前記第２の側壁スペーサと前記第２の導電層との間にアンダーカット形状を形成する工程、
    前記第４の導電層及び前記第１の側壁スペーサと前記第２の側壁スペーサとをマスク領域として、前記第２の導電層および前記磁性記憶機能を有する積層膜をイオンミリングで食刻する工程、
    前記第４の導電層の側壁に形成された第１の側壁スペーサを除去することで、前記第２の側壁スペーサをも併せて除去する工程、
    これまでの工程によって準備された基体の表面に絶縁膜を形成する工程、
    前記絶縁膜を研磨により平坦化し、且つ前記第４の導電層を、前記絶縁膜上面に露出させる工程、
    少なくとも前記第４の導電層に電気的に接続する第５の導電層を形成する工程、を有することを特徴とする半導体集積回路装置の製造方法。
14. 請求項１３に記載の磁性記憶素子の製造方法において、
    前記第１の側壁スペーサ用の材料層がシリコン酸化膜であり、前記第２の側壁スペーサ用の材料層がシリコン窒化膜であることを特徴とする磁性体記憶素子の製造方法。
15. 請求項１３に記載の磁性記憶素子の製造方法において、
    前記第１の側壁スペーサは、前記第２の側壁スペーサに対して選択的な除去が可能なことを特徴とする磁性体記憶素子の製造方法。
16. 請求項１３に記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路が、相補型金属酸化膜半導体（ＣＭＯＳ）を有することを特徴とする半導体集積回路装置の製造方法。
17. 請求項１４に記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路が、相補型金属酸化膜半導体（ＣＭＯＳ）を有することを特徴とする半導体集積回路装置の製造方法。
18. 請求項１５に記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路が、相補型金属酸化膜半導体（ＣＭＯＳ）を有することを特徴とする半導体集積回路装置の製造方法。

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