JP2003347519A - マグネティックｒａｍの製造方法 - Google Patents

マグネティックｒａｍの製造方法

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啓 南 李
Young Jin Park
泳 震 朴
Chang Shuk Kim
昌 錫 金
In Woo Jang
仁 佑 張
Ki Kei
憙 慶
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Abstract

(57)【要約】 【課題】 ＭＴＪ層下方の下部リード層の損傷を防ぎつ
つ、ＭＴＪセル領域を確保して、素子の特性及び信頼性
を向上させることができるマグネティックＲＡＭの製造
方法を提供すること。 【解決手段】 セル領域３００と周辺回路領域４００と
を有する半導体基板（図示せず）の上面に形成された第
１層間絶縁膜４１の上面に、下部リード層４３を形成す
る工程、その上面に第２層間絶縁膜４５を形成する工
程、エッチングによりセル領域３００における下部リー
ド層４３を露出させる工程、露出した下部リード層４
３、及び周辺回路領域４００における第２層間絶縁膜４
５の上面に、第２層間絶縁膜４５の側壁の一部を露出さ
せる厚さのＭＴＪ層４９を形成する工程、周辺回路領域
４００における第２層間絶縁膜４５とその上のＭＴＪ層
４９とをリフトオフさせる工程、及びＭＴＪ層４９に接
続される上部リード層のビットライン５９を形成する工
程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マグネティックＲ
ＡＭ（magnetic ＲＡＭ 以下、「ＭＲＡＭ」と記す）
の製造方法に関し、特に、工程マージンを向上させ、製
造過程における素子の損傷を防ぐことができるマグネテ
ィックＲＡＭの製造方法に関する。
【０００２】
【従来の技術】近年、半導体メモリ製造会社等の研究機
関により次世代記憶素子の１つとして、強磁性体物質を
利用したＭＲＡＭの開発が進められている。
【０００３】ＭＲＡＭは、多層に形成された強磁性薄膜
を備え、各薄膜の磁化方向に起因する電気特性の変化を
感知することにより情報をリード及びライトする記憶素
子である。該素子を構成する磁性薄膜の固有の特性を利
用することにより、動作速度の高速化、低消費電力、及
び高集積化を可能にする素子として、また、フラッシュ
メモリのように不揮発性のメモリ動作が可能な素子とし
て実用化されることが期待されている。
【０００４】ＭＲＡＭの動作原理としては、スピンが電
子の伝達現象に多大な影響を及ぼすことにより発生する
巨大磁気抵抗（Giant Magneto-Resistive、ＧＭＲ）現
象を利用するものや、スピン偏極磁気透過現象を利用す
るものがある。
【０００５】巨大磁気抵抗（ＧＭＲ）現象を利用したＭ
ＲＡＭは、非磁性層を挟んだ２つの磁性層のスピン方向
が同じ場合より異なる場合の方が、抵抗が大きくなる現
象を利用してＧＭＲ磁気によるメモリ動作を行うもので
ある。
【０００６】スピン偏極磁気透過現象を利用したＭＲＡ
Ｍは、絶縁層を挟んだ２つの磁性層でスピン方向が異な
る場合より同じ場合の方が、遙かに大きい電流透過が発
生するという現象を利用して、磁気透過接合によるメモ
リ動作を行うものである。
【０００７】しかし、ＭＲＡＭに対する研究は未だ初期
の段階にあり、多くの研究が多層磁性薄膜の形成に集中
しており、単位セル構造及び周辺感知回路等に対する研
究については、未だほとんどなされていない状況であ
る。
【０００８】図１Ａ〜図１Ｉは、従来の技術に係るマグ
ネティックＲＡＭの製造過程における概略的な断面構造
を工程順に示した図であり、これらの図においては、セ
ル領域１００と周辺回路領域２００とが同時に示されて
いる。
【０００９】図示されていないがまず半導体基板上にト
ランジスタを形成し、該トランジスタのソース領域に接
続されたグランドラインを形成し、該トランジスタを含
む半導体基板上面を平坦化する第１層間絶縁膜１１を形
成する。
【００１０】次いで、図１Ａに示されているように、第
１層間絶縁膜１１上面に下部リード層となる連結層１３
を形成する。図示されていないが、連結層１３は、第１
層間絶縁膜１１を介して前記トランジスタのドレイン領
域に接続されている。連結層１３は金属で形成されると
よい。
【００１１】次に、図１Ｂに示されているように、連結
層１３上面にＭＴＪ層１５を形成する。ＭＴＪ層１５は
反強磁性層、固定強磁性層及び自由強磁性層の積層構造
を含む。
【００１２】次いで、図１Ｃに示されているように、Ｍ
ＴＪ層１５上面に第１レジストパターン１７を形成す
る。第１レジストパターン１７は、ＭＴＪセルマスク
（図示せず）を利用した露光及び現像工程によって、セ
ル領域１００のＭＴＪ層１５上面の所定領域にのみ形成
される。
【００１３】次に、図１Ｄに示されているように、第１
レジストパターン１７をマスクにしてＭＴＪ層１５をエ
ッチングし、ＭＴＪ層パターン１６を形成した後、第１
レジストパターン１７を除去する。
【００１４】このとき、前記エッチング処理にはプラズ
マエッチング処理を用いるとよいが、図１Ｅに示されて
いるように、該プラズマエッチング処理により連結層１
３を構成する金属表面が損なわれ、連結層１３表層部に
欠陥層１９が形成されてしまう。
【００１５】次いで、図１Ｆに示されているように、Ｍ
ＴＪ層パターン１６及び欠陥層１９で構成される表面の
凹凸形状を平坦化する第２層間絶縁膜２１を形成する。
【００１６】次に、図１Ｇに示されているように、第２
層間絶縁膜２１上面に第２レジストパターン２３を形成
する。第２レジストパターン２３は、後述する上部リー
ド層のビットライン３１を形成するビットラインコンタ
クトマスク（図示せず）を利用した露光及び現像工程に
よって形成される。第２レジストパターン２３は、セル
領域１００のＭＴＪ層１５パターン上方の第２層間絶縁
膜２１上面の所定領域と、周辺回路領域２００の連結層
１３上方の第２層間絶縁膜２１上面の所定領域とを露出
させるように形成される。
【００１７】次いで、第２レジストパターン２３をマス
クにして第２層間絶縁膜２１をエッチングし、図１Ｈに
示されているように、第２層間絶縁膜２１にＭＴＪ層パ
ターン１６を露出させる第１コンタクトホール２５と、
周辺回路領域２００の連結層１３を露出させる第２コン
タクトホール２７とをそれぞれ形成する。
【００１８】次に、図１Ｉに示されているように、第１
コンタクトホール２５及び第２コンタクトホール２７を
介してＭＴＪ層パターン１６及び連結層１３に接続され
る上部リード層のビットライン３１を形成する。
【００１９】
【発明が解決しようとする課題】しかしながら、第２コ
ンタクトホール２７底部では、欠陥層１９のために連結
層１３の露出した部分２９における電気抵抗が高くなっ
てしまう。そのため、後述する上部リード層のビットラ
イン３１と、連結層１３との間のコンタクト抵抗が高く
なってしまうという問題があった。
【００２０】また、ビットライン３１がコンタクトされ
るＭＴＪ層パターン１６のうち、ほぼコンタクト面積に
相当する狭い面積のみが、ＭＴＪセル領域に限定されて
しまうという問題があった。
【００２１】このように、従来の技術に係るマグネティ
ックＲＡＭの製造方法においては、ＭＴＪ層のパターニ
ング時に下部リード層である連結層の表面が損なわれて
欠陥層が形成されてしまうという問題点と、ＭＴＪセル
領域の有効面積は、上部リード層であるビットラインが
コンタクトされるＭＴＪ層パターンのうち、ほぼコンタ
クト面積に相当する狭い面積のみに限定されてしまうと
いう問題点があった。
【００２２】本発明は、セル領域ＭＴＪ層下方の下部リ
ード層である連結層の損傷を防ぎつつ、ＭＴＪセル領域
を確保することができ、これにより素子の特性及び信頼
性を向上させることができるマグネティックＲＡＭの製
造方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】本発明に係るマグネティ
ックＲＡＭの製造方法は、セル領域と周辺回路領域とを
有し、所定の下部構造を備えた半導体基板の上面を平坦
化するように形成された第１層間絶縁膜の上面に、下部
リード層を形成する工程、前記下部リード層の上面に第
２層間絶縁膜を形成する工程、前記セル領域における前
記第２層間絶縁膜をエッチングして、前記セル領域にお
ける前記下部リード層を露出させる工程、前記露出した
下部リード層、及び前記周辺回路領域における前記第２
層間絶縁膜の上面に、前記第２層間絶縁膜の側壁の一部
を露出させる厚さのＭＴＪ層を形成する工程、前記周辺
回路領域における前記第２層間絶縁膜とその上の前記Ｍ
ＴＪ層とをリフトオフさせる工程、及び前記ＭＴＪ層に
接続される上部リード層のビットラインを形成する工程
を含むことを特徴としている。
【００２４】ここで、前記下部リード層が連結層である
ことが望ましい。
【００２５】また、前記第２層間絶縁膜が、前記ＭＴＪ
層の厚さより約４００〜５０００Å厚く形成されている
ことが望ましい。
【００２６】また、前記ＭＴＪ層が、固定強磁性層、ト
ンネル障壁層及び自由強磁性層を含む積層構造として形
成されていることが望ましい。
【００２７】また、前記ＭＴＪ層が、膜厚約４５０〜６
００Åに形成されていることが望ましい。
【００２８】本発明に係る別のマグネティックＲＡＭの
製造方法は、セル領域と周辺回路領域とを有し、所定の
下部構造を備えた半導体基板の上面を平坦化するように
形成された第１層間絶縁膜の上面に、下部リード層を形
成する工程、前記下部リード層の上面に第２層間絶縁膜
を形成する工程、前記セル領域における前記第２層間絶
縁膜をエッチングして、前記セル領域における前記下部
リード層を露出させる工程、前記露出した下部リード
層、及び前記周辺回路領域における前記第２層間絶縁膜
の上面に、前記第２層間絶縁膜の側壁の一部を露出させ
る厚さのＭＴＪ層を形成する工程、前記周辺回路領域に
おける前記第２層間絶縁膜とその上の前記ＭＴＪ層とを
リフトオフさせる工程、前記ＭＴＪ層及びリフトオフに
より露出した前記下部リード層で構成される表面の凹凸
形状を平坦化する第３層間絶縁膜を形成する工程、前記
第３層間絶縁膜に前記セル領域の所定領域における前記
ＭＴＪ層を露出させる第１コンタクトホールと、前記周
辺回路領域の所定領域における前記 下部リード層を露
出させる第２コンタクトホールとをそれぞれ形成する工
程、及び前記第１コンタクトホール及び前記第２コンタ
クトホールを介して前記ＭＴＪ層及び前記下部リード層
に接続される上部リード層のビットラインを、前記第１
コンタクトホール及び前記第２コンタクトホールを含む
前記第３層間絶縁膜上に形成する工程を含むことを特徴
としている。
【００２９】ここで、前記下部リード層が金属で形成さ
れた連結層であることが望ましい。
【００３０】また、前記第２層間絶縁膜が、前記ＭＴＪ
層の厚さより約４００〜５０００Å厚く形成されている
ことが望ましい。
【００３１】また、前記ＭＴＪ層が、固定強磁性層、ト
ンネル障壁層及び自由強磁性層を含む積層構造として形
成されていることが望ましい。
【００３２】また、前記ＭＴＪ層が、膜厚約４５０〜６
００Åに形成されていることが望ましい。
【００３３】また、前記第１コンタクトホール及び前記
第２コンタクトホールを形成する工程が、セル領域のＭ
ＴＪ活性領域を露出させるＭＴＪマスクと、周辺回路領
域の下部リード層のコンタクト領域を露出させるコンタ
クトマスクとを合成した露光マスクを利用した露光及び
現像工程によって形成されたレジストパターンをマスク
としたエッチング処理により行われることが望ましい。
【００３４】一方、本発明の技術的原理は次の通りであ
る。
【００３５】ＭＴＪ活性領域のパターニング時に下部リ
ード層の連結層が損なわれるのを防ぐため、周辺回路領
域に形成されるＭＴＪ層を剥離し、セル領域における前
記下部リード層上方にＭＴＪ層を残すリフトオフ処理を
施す。これにより前記下部リード層の連結層が損なわれ
ない。
【００３６】また、セル領域におけるＭＴＪ活性領域を
露出させるＭＴＪマスクと同時に、周辺回路領域におけ
る下部リード層である連結層のコンタクト領域を露出さ
せるコンタクトマスクを合成した露光マスクを利用し、
前記ＭＴＪ層及び前記下部リード層の連結層に接続され
る上部リード層となるビットラインを形成する。これに
より、予定された大きさのＭＴＪ活性領域にビットライ
ンをコンタクトさせてＭＴＪ有効面積を予定された通り
に確保することができる。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態に係る
マグネティックＲＡＭの製造方法について、添付した図
面を参照しつつ詳細に説明する。
【００３８】図２Ａ〜図２Ｈは、本発明の実施の形態に
係るマグネティックＲＡＭの製造過程における概略的な
断面構造を工程順に示した図であり、これらの図におい
ては、セル領域３００と周辺回路領域４００とが同時に
示されている。
【００３９】図示されていないが、まずセル領域３００
と周辺回路領域４００とを有する半導体基板上にトラン
ジスタを形成し、該トランジスタのソース領域に接続さ
れたグランドラインを形成し、このような下部構造を備
えた半導体基板の上面を平坦化する第１層間絶縁膜４１
を形成する。
【００４０】次いで、図２Ａに示されているように、第
１層間絶縁膜４１上面に下部リード層となる連結層４３
を形成する。図示されていないが、連結層４３は、第１
層間絶縁膜４１を介して前記トランジスタのドレイン領
域に接続されている。連結層４３は金属で形成されるこ
とが好ましい。
【００４１】次に、図２Ｂに示されているように、連結
層４３上面に第２層間絶縁膜４５を形成する。第２層間
絶縁膜４５は、後に形成されるＭＴＪ層の厚さより約４
００〜５０００Å厚く形成されることが好ましい。
【００４２】次いで、図２Ｃに示されているように、周
辺回路領域４００における第２層間絶縁膜４５上面に第
１レジストパターン４７を形成する。第１レジストパタ
ーン４７は、第２層間絶縁膜４５上面にレジストを塗布
し、セルマスク（図示せず）を利用した露光及び現像工
程によって、セル領域３００のレジストを除去して形成
される。
【００４３】次に、図２Ｄに示されているように、第１
レジストパターン４７をマスクにしてセル領域３００に
おける第２層間絶縁膜４５をエッチングして、セル領域
３００における連結層４３を露出させ、露出した連結層
４３、及び周辺回路領域４００における第２層間絶縁膜
４５の上面にＭＴＪ層４９を形成する。
【００４４】第２層間絶縁膜４５のエッチング処理は、
上述した従来の技術におけるＭＴＪ層のエッチング処理
に比べて容易に行うことができる。これは、ＭＴＪ層は
多層の金属が積層されているのに対し、層間絶縁膜は１
つの絶縁層で構成されているからである。
【００４５】ＭＴＪ層４９は、第２層間絶縁膜４５の側
壁の一部を露出させる厚さとなっており、望ましくは膜
厚約４５０〜６００Åに形成される。ＭＴＪ層４９は、
反強磁性層、トンネル障壁層、固定強磁性層及び自由強
磁性層を含む積層構造として形成され、それぞれの層は
物理気相成長法を利用して形成されることが望ましい。
【００４６】次いで、図２Ｅに示されているように、第
２層間絶縁膜４５とＭＴＪ層４９との膜厚の差により側
壁が露出した周辺回路領域４００における第２層間絶縁
膜４５とその上のＭＴＪ層４９とをリフトオフさせる。
これにより、第２層間絶縁膜４５とその上のＭＴＪ層４
９を同時に除去することができ、ＭＴＪ層４９は、セル
領域３００にのみ残り、周辺回路領域４００では連結層
４３が露出する。
【００４７】次に、図２Ｆに示されているように、ＭＴ
Ｊ層４９及び露出した連結層４３で構成される表面の凹
凸形状を平坦化する第３層間絶縁膜５１を形成し、該第
３層間絶縁膜５１上面に第２レジストパターン５３を形
成する。第２レジストパターン５３は、セル領域３００
のＭＴＪ活性領域を露出させるＭＴＪマスクと、周辺回
路領域４００の下部リード層である連結層４３のコンタ
クト領域を露出させるコンタクトマスクとを合成した露
光マスク（図示せず）を利用した露光及び現像工程によ
って形成されることが好ましい。
【００４８】次いで、第２レジストパターン５３をマス
クにして第３層間絶縁膜５１をエッチングし、図２Ｇに
示されているように、第３層間絶縁膜５１にセル領域３
００の所定領域におけるＭＴＪ層４９を露出させる第１
コンタクトホール５５と、周辺回路領域４００の所定領
域における連結層４３を露出させる第２コンタクトホー
ル５７とをそれぞれ形成する。
【００４９】コンタクトホール形成のためのエッチング
処理は、第３層間絶縁膜５１、金属層の連結層４３と、
ＭＴＪ層４９のエッチング選択比の差を利用して行うこ
とが好ましい。
【００５０】次に、図２Ｈに示されているように、第１
コンタクトホール５５及び第２コンタクトホール５７を
介してＭＴＪ層４９及び連結層４３に接続される上部リ
ード層のビットライン５９を、第１コンタクトホール５
５及び第２コンタクトホール５７を含む第３層間絶縁膜
５１上に形成する。このとき、ビットライン５９とコン
タクトされるＭＴＪ層４９がＭＴＪセル領域として用い
られる。
【００５１】なお、本実施の形態においてＭＴＪセルと
は、トランジスタのようにマグネティックＲＡＭを構成
する抵抗変化素子であり、ＡＭＲ、ＧＭＲ、スピン弁
（spinvalve）、強磁性体／金属・半導体ハイブリッド
構造、III−Ｖ族磁性半導体複合構造、金属（半金属）
／半導体複合構造、ＣＭＲ（ColossalMagneto-Resistan
ce）等のような磁化又は磁性により抵抗値が変化する全
ての種類の磁気抵抗素子と、電気信号による物質相変換
に伴い抵抗値が変化する相変換素子とを含む。
【００５２】
【発明の効果】前述のように、本発明に係るマグネティ
ックＲＡＭの製造方法は、リフトオフ法を利用してセル
領域全体にＭＴＪ層を形成し、ＭＴＪセルマスクを利用
してＭＴＪセル領域を画定する上部リード層のビットラ
インを形成することにより、下部リード層である連結層
の損傷を防ぎ、ＭＴＪセルの有効面積を拡大することが
でき、素子の特性及び信頼性を向上させることができ
る。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、第１層間絶縁膜上面に下部リード層
となる連結層を形成した状態を示す断面図である。
【図１Ｂ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、連結層上面にＭＴＪ層を形成した状
態を示す断面図である。
【図１Ｃ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、ＭＴＪ層上面に第１レジストパター
ンを形成した状態を示す断面図である。
【図１Ｄ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、第１レジストパターンをマスクにし
てＭＴＪ層をエッチングした状態を示す断面図である。
【図１Ｅ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、プラズマエッチング処理により連結
層表層部に欠陥層が形成された状態を示す断面図であ
る。
【図１Ｆ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、ＭＴＪ層パターン及び欠陥層で構成
される表面の凹凸形状を平坦化する第２層間絶縁膜を形
成した状態を示す断面図である。
【図１Ｇ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、第２層間絶縁膜上面に第２レジスト
パターンを形成した状態を示す断面図である。
【図１Ｈ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、第２層間絶縁膜にＭＴＪ層パターン
を露出させる第１コンタクトホールと、周辺回路領域の
連結層を露出させる第２コンタクトホールとを形成した
状態を示す断面図である。
【図１Ｉ】 従来の技術に係るマグネティックＲＡＭの
製造過程において、第１コンタクトホール及び第２コン
タクトホールを介してＭＴＪ層パターン及び連結層に接
続される上部リード層のビットラインを形成した状態を
示す断面図である。
【図２Ａ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、第１層間絶縁膜上面に下部
リード層となる連結層を形成した状態を示す断面図であ
る。
【図２Ｂ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、連結層上面に第２層間絶縁
膜を形成した状態を示す断面図である。
【図２Ｃ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、周辺回路領域における第２
層間絶縁膜上面に第１レジストパターンを形成した状態
を示す断面図である。
【図２Ｄ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、第１レジストパターンをマ
スクにしてセル領域における第２層間絶縁膜をエッチン
グし、露出したセル領域における連結層、及び周辺回路
領域における第２層間絶縁膜の上面にＭＴＪ層を形成し
た状態を示す断面図である。
【図２Ｅ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、周辺回路領域における第２
層間絶縁膜とその上のＭＴＪ層とをリフトオフさせた状
態を示す断面図である。
【図２Ｆ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、平坦化のための第３層間絶
縁膜を形成し、該第３層間絶縁膜上面に第２レジストパ
ターンを形成した状態を示す断面図である。
【図２Ｇ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、第３層間絶縁膜にセル領域
の所定領域におけるＭＴＪ層を露出させる第１コンタク
トホールと、周辺回路領域の所定領域における連結層を
露出させる第２コンタクトホールとを形成した状態を示
す断面図である。
【図２Ｈ】 本発明の実施の形態に係るマグネティック
ＲＡＭの製造過程において、第１コンタクトホール及び
第２コンタクトホールを介してＭＴＪ層及び連結層に接
続される上部リード層のビットラインを形成した状態を
示す断面図である。
【符号の説明】
１１、４１ 第１層間絶縁膜 １３、４３ 下部リード層、連結層 １５、４９ ＭＴＪ層 １６ ＭＴＪ層パターン １７、４７ 第１レジストパターン １９ 欠陥層 ２１、４５ 第２層間絶縁膜 ２３、５３ 第２レジストパターン ２５、５５ 第１コンタクトホール ２７、５７ 第２コンタクトホール ３１、５９ 上部リード層、ビットライン ５１ 第３層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 昌 錫 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ (72)発明者 張 仁 佑 大韓民国ソウル特別市松坡区可楽洞 可楽 アパート99−508 (72)発明者 慶 憙 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ Ｆターム(参考） 5F083 FZ10 KA05

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 セル領域と周辺回路領域とを有し、所定
    の下部構造を備えた半導体基板の上面を平坦化するよう
    に形成された第１層間絶縁膜の上面に、下部リード層を
    形成する工程、 前記下部リード層の上面に第２層間絶縁膜を形成する工
    程、 前記セル領域における前記第２層間絶縁膜をエッチング
    して、前記セル領域における前記下部リード層を露出さ
    せる工程、 前記露出した下部リード層、及び前記周辺回路領域にお
    ける前記第２層間絶縁膜の上面に、前記第２層間絶縁膜
    の側壁の一部を露出させる厚さのＭＴＪ層を形成する工
    程、 前記周辺回路領域における前記第２層間絶縁膜とその上
    の前記ＭＴＪ層とをリフトオフさせる工程、及び前記Ｍ
    ＴＪ層に接続される上部リード層のビットラインを形成
    する工程を含むことを特徴とするマグネティックＲＡＭ
    の製造方法。
  2. 【請求項２】 前記下部リード層が連結層であることを
    特徴とする請求項１記載のマグネティックＲＡＭの製造
    方法。
  3. 【請求項３】 前記第２層間絶縁膜が、前記ＭＴＪ層の
    厚さより約４００〜５０００Å厚く形成されていること
    を特徴とする請求項１記載のマグネティックＲＡＭの製
    造方法。
  4. 【請求項４】 前記ＭＴＪ層が、固定強磁性層、トンネ
    ル障壁層及び自由強磁性層を含む積層構造として形成さ
    れていることを特徴とする請求項１記載のマグネティッ
    クＲＡＭの製造方法。
  5. 【請求項５】 前記ＭＴＪ層が、膜厚約４５０〜６００
    Åに形成されていることを特徴とする請求項１記載のマ
    グネティックＲＡＭの製造方法。
  6. 【請求項６】 セル領域と周辺回路領域とを有し、所定
    の下部構造を備えた半導体基板の上面を平坦化するよう
    に形成された第１層間絶縁膜の上面に、下部リード層を
    形成する工程、 前記下部リード層の上面に第２層間絶縁膜を形成する工
    程、 前記セル領域における前記第２層間絶縁膜をエッチング
    して、前記セル領域における前記下部リード層を露出さ
    せる工程、 前記露出した下部リード層、及び前記周辺回路領域にお
    ける前記第２層間絶縁膜の上面に、前記第２層間絶縁膜
    の側壁の一部を露出させる厚さのＭＴＪ層を形成する工
    程、 前記周辺回路領域における前記第２層間絶縁膜とその上
    の前記ＭＴＪ層とをリフトオフさせる工程、 前記ＭＴＪ層及びリフトオフにより露出した前記下部リ
    ード層で構成される表面の凹凸形状を平坦化する第３層
    間絶縁膜を形成する工程、 前記第３層間絶縁膜に前記セル領域の所定領域における
    前記ＭＴＪ層を露出させる第１コンタクトホールと、前
    記周辺回路領域の所定領域における前記 下部リード層
    を露出させる第２コンタクトホールとをそれぞれ形成す
    る工程、及び前記第１コンタクトホール及び前記第２コ
    ンタクトホールを介して前記ＭＴＪ層及び前記下部リー
    ド層に接続される上部リード層のビットラインを、前記
    第１コンタクトホール及び前記第２コンタクトホールを
    含む前記第３層間絶縁膜上に形成する工程を含むことを
    特徴とするマグネティックＲＡＭの製造方法。
  7. 【請求項７】 前記下部リード層が金属で形成された連
    結層であることを特徴とする請求項６記載のマグネティ
    ックＲＡＭの製造方法。
  8. 【請求項８】 前記第２層間絶縁膜が、前記ＭＴＪ層の
    厚さより約４００〜５０００Å厚く形成されていること
    を特徴とする請求項６記載のマグネティックＲＡＭの製
    造方法。
  9. 【請求項９】 前記ＭＴＪ層が、固定強磁性層、トンネ
    ル障壁層及び自由強磁性層を含む積層構造として形成さ
    れていることを特徴とする請求項６記載のマグネティッ
    クＲＡＭの製造方法。
  10. 【請求項１０】 前記ＭＴＪ層が、膜厚約４５０〜６０
    ０Åに形成されていることを特徴とする請求項６記載の
    マグネティックＲＡＭの製造方法。
  11. 【請求項１１】 前記第１コンタクトホール及び前記第
    ２コンタクトホールを形成する工程が、セル領域のＭＴ
    Ｊ活性領域を露出させるＭＴＪマスクと、周辺回路領域
    の下部リード層のコンタクト領域を露出させるコンタク
    トマスクとを合成した露光マスクを利用した露光及び現
    像工程によって形成されたレジストパターンをマスクと
    したエッチング処理により行われることを特徴とする請
    求項６記載のマグネティックＲＡＭの製造方法。
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