KR101869162B1 - 감소된 손상을 갖는 자기 터널 접합 - Google Patents

감소된 손상을 갖는 자기 터널 접합 Download PDF

Info

Publication number
KR101869162B1
KR101869162B1 KR1020160135814A KR20160135814A KR101869162B1 KR 101869162 B1 KR101869162 B1 KR 101869162B1 KR 1020160135814 A KR1020160135814 A KR 1020160135814A KR 20160135814 A KR20160135814 A KR 20160135814A KR 101869162 B1 KR101869162 B1 KR 101869162B1
Authority
KR
South Korea
Prior art keywords
layer
forming
mtj
features
bottom electrode
Prior art date
Application number
KR1020160135814A
Other languages
English (en)
Other versions
KR20170046095A (ko
Inventor
카를로스 에이치 디아즈
루-리앙 리
해리-학-레이 추앙
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170046095A publication Critical patent/KR20170046095A/ko
Application granted granted Critical
Publication of KR101869162B1 publication Critical patent/KR101869162B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H01L43/12—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L43/02—
    • H01L43/08—
    • H01L43/10—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

개시하는 방법은, 복수의 저부 전극 피처를 형성하도록 금속층을 패터닝하는 단계; 자기 터널 접합(MTJ) 스택의 제1 부분이 저부 전극 피처 상에 형성되고 MTJ 스택의 제2 부분이 저부 전극 피처의 상면과는 상이한 레벨에 형성되도록 라인 오브 사이트 성막 프로세스에 의해 MTJ 스택을 형성하는 단계; 및 상기 MTJ 스택의 제1 부분은 실질적으로 그대로 남기면서 상기 MTJ 스택의 제2 부분을 제거하도록 제거 프로세스를 수행하는 단계를 포함한다.

Description

감소된 손상을 갖는 자기 터널 접합{MAGNETIC TUNNEL JUNCTION WITH REDUCED DAMAGE}
본 출원은 2015년 10월 20일자로 출원된 미국 특허 가출원 번호 제62/243,753호를 우선권 주장하며, 그 전체 개시 내용을 참조로 본 명세서에 원용한다.
본 개시는 감소된 손상을 갖는 자기 터널 접합에 관한 것이다.
반도체 집적 회로(IC) 산업에서, IC 재료 및 설계에서의 기술적 진보는 여러 세대의 IC를 낳았으며, 각 세대는 이전 세대보다 작고 더 복잡한 회로를 갖는다. IC의 진화 과정 중에, 기능적 밀도(즉, 칩 면적당 상호 연결된 디바이스의 개수)가 최소 피처 사이즈 또는 기하학적 사이즈(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트(또는 라인))의 감소의 결과로 전반적으로 증가하였다. 이러한 스케일 감소는 IC의 가공 및 제조의 복잡성도 증가시켰다.
집적 회로의 일부분일 수 있는 피처(feature)의 한 종류로는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)이 있다. MTJ는 디바이스 내의 자기 재료의 상태에 기초하여 저항 상태를 변경하는 디바이스이다. MTJ 디바이스는 2개의 강자성층 사이에 얇은 절연층을 포함한다. 하나의 자성층은 기준층으로서 지칭될 수도 있다. 다른 자성층은 자유층으로서 지칭될 수도 있다. 기준층의 자기 모멘트는 동일한 방향으로 대체로 유지된다. 반대로, 그 접합을 가로지르는 전압의 인가를 통해, 자유층의 자기 모멘트의 방향은 반대로 될 수 있다. 자유층과 기준층 모두의 자기 모멘트의 방향이 동일한 경우, 전자는 그 얇은 절연층을 통해 보다 용이하게 터널링(tunneling)할 수 있다. 이 상태에서, 그 접합은 비교적 낮은 비저항을 갖는다.
반대의 극성으로 전압을 인가하면, 자유층의 자기 모멘트는 기준층의 자기 모멘트의 방향과 반대로 되게 전환될 수 있다. 이 상태에서, 전자가 그 절연층을 터널링하기는 보다 어려워져, 그 접합이 비교적 높은 비저항을 갖게 한다. 이러한 상이한 저항 상태가 논리 값을 저장하는 데에 이용될 수 있다. 이 분야에서 개선에 대한 노력이 요망되고 있다.
하나의 예에 따르면, 방법은, 복수의 저부 전극 피처를 형성하도록 금속층을 패터닝하는 단계; 자기 터널 접합(MTJ) 스택의 제1 부분이 저부 전극 피처 상에 형성되고 MTJ 스택의 제2 부분이 저부 전극 피처의 상면과는 상이한 레벨에 형성되도록 MTJ 스택을 형성하는 단계; 및 MTJ 스택의 제1 부분은 실질적으로 그대로 남기면서 MTJ 스택의 제2 부분을 제거하도록 제거 프로세스를 수행하는 단계를 포함한다.
하나의 예에 따르면, 방법은, 복수의 저부 전극 피처를 형성하도록 금속층을 패터닝하는 단계; 자기 터널 접합(MTJ) 피처의 제1 세트가 저부 전극 피처의 상면 상에 형성되고 MTJ 피쳐의 제2 세트가 저부 전극 피처의 상면과는 상이한 레벨에 형성되도록 라인 오브 사이트 성막 프로세스에 의해 MTJ 스택을 형성하는 단계; 및 MTJ 스택의 제1 세트는 실질적으로 그대로 남기면서 MTJ 스택의 제2 세트를 제거하도록 제거 프로세스를 수행하는 단계를 포함한다.
하나의 예에서, 디바이스는 기판 상에 배치된 복수의 저부 전극 피처의 세트를 포함한다. 그 디바이스는 저부 전극 피처 상에 배치된 자기 터널 접합(MTJ) 스택을 더 포함한다. MTJ 스택은 고정층, 배리어층, 자유층 및 상부 전극층을 포함할 수 있다. 그 다비아스는 저부 전극 피처의 측벽 상에서 저부 전극 피처들 사이의 기판을 따라 형성된 에칭 스톱층을 더 포함한다.
본 개시 내용의 양태는 이하의 상세한 설명으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해할 수 있다. 업계에서의 표준 관행에 따라, 다양한 피처들은 배율에 맞추어 도시하진 않았다는 점을 유념해야 한다. 사실, 다양한 피처의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수도 있다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h 및 1i는 본 명세서에서 개시하는 원리의 하나의 예에 따라 실제 피처 아래에 더미 피쳐(dummy feature)를 형성함으로써 MTJ를 형성하는 예시적인 프로세스를 도시하는 도면이다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g 및 2h는 본 명세서에서 개시하는 원리의 하나의 예에 따라 실제 피처 위에 더미 피쳐를 형성함으로써 MTJ 디바이스를 형성하는 예시적인 프로세스를 도시하는 도면이다.
도 3은 본 명세서에서 개시하는 원리의 하나의 예에 따라 MTJ 스택의 예시적인 층들을 도시하는 도면이다.
도 4는 본 명세서에서 개시하는 원리의 하나의 예에 따라 실제 피처 아래에 더미 피쳐를 형성함으로써 MTJ 디바이스를 형성하는 예시적인 방법을 도시하는 흐름도이다.
도 5는 본 명세서에서 개시하는 원리의 하나의 예에 따라 실제 피처 위에 더미 피쳐를 형성함으로써 MTJ 디바이스를 형성하는 예시적인 방법을 도시하는 흐름도이다.
다음의 개시는 제공된 주제의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위하여 컴포넌트 및 장치의 특정 예를 아래에서 설명한다. 물론, 이들은 단순히 예이며, 한정을 의도하진 않는다. 예를 들어, 이하의 상세한 설명에서 제2 피처 위에 또는 그 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 추가 피처들이 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료를 위한 것으로, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어가 도면에서 도시한 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데에 있어서 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 그러한 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 작동 중인 장치의 상이한 배향을 아우르고자 한 것이다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
전술한 바와 같이, MTJ 디바이스는 전류가 단지 터널 효과에 의해 접합을 통해 흐를 수 있도록 매우 얇은 유전층에 의해 분리된 2개의 강자성층을 포함한다. 상이한 저항에 기초하여 데이터가 MTJ에 저장된다. 2개의 강자성층이 역평행(anti-parallel)인 경우, 저항(R1)이 높고 0과 같은 하나의 상태를 나타낸다. 2개의 강자성층이 평행인 경우, 저항(R2)이 낮고 1과 같은 다른 하나의 상태를 나타낸다.
2개의 강자성층 중 하나는 고정된 배향으로 피닝(pining)되며, 이를 핀드 강자성층(pinned ferromagnetic layer)으로서 지칭한다. 이러한 피닝 효과는 하나 또는 2개의 인접한 피닝층에 의해 달성된다. 다른 강자성층은 소정 전류 레벨보다 높은 분극 전류에 의해 쓰기가 행해지는 중에 그 배향을 자유로이 변경하며, 따라서 자유층으로서 지칭한다.
MTJ 디바이스를 형성하는 종래의 방법은 MTJ 층들의 블랭킷 스택(blanket stack)을 형성하는 것을 포함한다. 블랭킷 스택은 기준층, 절연층, 자유층 및 상부 전극을 포함할 수 있다. 그리고, 블랭킷 스택은 통상의 포토리소그래피 기법을 이용하여 패터닝될 수 있다. 그러한 포토리소그래피 기법 후에, 블랭킷 스택 내로 그 패턴을 에칭하는 에칭 프로세스를 행한다. 하지만, 그러한 에칭은 나머지 또는 얻어지는 피쳐, 특히 MTJ 자체의 측부를 손상시킬 수도 있다.
본 명세서에서 개시하는 MTJ 디바이스를 형성하는 방법은 그러한 피처를 패터닝 및 에칭하는 것을 제거한다. 그러한 기법을 이용함으로써, MTJ 디바이스는 실질적으로 손상이 없을 수 있다. 하나의 예에서, 저부 전극 피처의 세트가 기판 상에 형성된다. 이어서, 라인 오브 사이트(line-of-sight) 성막 프로세스를 이용하여 저부 전극 피처 상에 MTJ 스택을 형성한다. 라인 오브 사이트 성막 프로세스는 방향성 성막으로, 개구의 내를 채우도록 적용되는 경우에 측벽 상의 성막은 이루어지지 않는다(또는 성막이 실질적으로 이루어지지 않는다). 라인 오브 사이트 성막 프로세스는 개구의 내를 저부에서부터 위로 채우게 되며, 이에 따라 버틈-업(bottom-up) 성막 프로세스로서도 지칭된다. 예를 들면, 보다 높은 DC 바이어스를 이용한 물리적 기상 성막(CVD) 프로세스가 라인 오브 사이트 성막을 제공한다. 여기서, 라인 오브 사이트 성막 프로세스는 본 명세서에서 더 설명하는 측방향 성막이 제로이거나 실질적으로 없는 비등방성 성막이다. 저부면을 향한 (기판의 상면에 대해 수직한 방향으로) 성막 속도를 정규 성막 속도(Dn)로서 지칭하며, 측방향(기판의 상면에 대해 수평 또는 평행한 방향)으로의 성막 속도를 측방향 성막 속도(Dr)로 지칭한다. Dn/Dr 비가 성막 프로세스의 비등방성 거동을 규정한다. 본 개시에 있어서, 라인 오브 사이트 성막 프로세스는 Dn/Dr 비가 제로이거나 5% 또는 1% 미만과 같이 상당히 작은 성막 프로세스이다. 저부 전극 피처는 라인 오브 사이트 성막 프로세스가 이루어질 때 제거될 MTJ 스택의 부분들이 남겨질 MTJ 스택의 부분과는 상이한 레벨로 형성되도록 형성된다. 하나의 예에서, 제거될 MTJ 스택이 부분이 형성되는 저부 전극 피처 사이에 트렌치가 존재한다. 하나의 예에서, 제거될 MTJ 스택이 부분이 형성되는 저부 전극 피처 사이에 필라(pillar)가 존재한다. 남겨질 MTJ 스택의 부분과는 상이한 레벨에 제거될 MTJ 스택의 부분을 구비함으로써, 남겨질 MTJ 스택의 부분에 인접한 MTJ 재료를 에칭에 의해 제거할 필요 없이 그 부분을 제거할 수 있게 된다.
본 명세서에서 설명하는 원리를 이용함으로써, MTJ에 대한 손상이 실질적으로 감소되거나 제거될 수 있다. 이는 보다 타이트한 저항 분배, 보다 양호한 파워 및 스위칭 효율을 가능하게 한다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h 및 1i는 몇몇 실시예에 따른 다양한 제조 단계에서의 MTJ 디바이스를 갖는 반도체 구조체의 단면도이다. MTJ 디바이스 및 그 제조 방법을 이하에서 종합적으로 설명한다. 도 1a는 기판(102)을 도시하는 도면이다. 몇몇 실시예에서, 기판(102)은 실리콘이다. 대안적으로, 기판(102)은 몇몇 실시예에 따라 게르마늄 등의 다른 원소 반도체를 포함할 수 있다. 몇몇 실시예에서, 추가적으로 또는 대안적으로, 기판(102)은 실리콘 탄화물, 갈륨비소, 인듐 비화물 및 인듐 인화물 등의 화합물 반도체를 포함한다. 몇몇 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨비소 인화물, 갈륨 인듐 인화물 등의 합금 반도체를 포함한다. 기판(102)은 또한 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 형태일 수도 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료(예를 들면, 실리콘, 게르마늄 및/또는 등)의 층을 포함한다. 절연체층은 예를 들면 매립 산화물(buried oxide: BOX) 층 또는 실리콘 산화물층이다. 게다가, 이용할 수 있는 다른 기판으로는 다층 기판, 그래디언트 기판(gradient substrate), 하이브리드 배향 기판(hybrid orientation substrate), 및/또는 이들의 임의의 조합 등을 포함한다. 다양한 실시예에서, 기판(102)은 이온 주입 및/또는 확산 등의 프로세스에 의해 형성되는 p형 웰, n형 웰, p형 소스/드레인 피처, 및/또는 n형 소스/드레인 피처 등의 다양한 p형 도핑 영역 및/또는 n형 도핑 영역을 포함한다. 기판(102)은 레지스터, 커패시터, 다이오드, 전계 효과 트랜지스터(FET)와 같은 트랜지스터 등의 기타 기능적 피처를 포함할 수 있다. 기판(102)은 기판(102)에 형성된 다양한 디바이스를 분리시키도록 구성된 측방향 아이솔레이션 피처(lateral isolation feature)를 포함할 수 있다. 몇몇 실시예에서, MTJ 디바이스는 상호 연결 구조 상에 또는 그 내에 형성된다. 예를 들면, MTJ 디바이스는 2개의 인접한 금속층 사이에 형성된다. 이 경우, 기판(102)은 또한 복수의 금속층, 접점 피쳐 및 비아 피처를 더 포함하는 상호 연결 구조의 부분을 포함할 수 있다.
도전성 재료층이 기판(102) 상에 형성되어 저부 전극을 형성하도록 패터닝된다. 기타 재료층(들)이 다양한 제조 고려사항을 위해 추가로 성막될 수도 있다. 도시한 실시예에서, 유전층(104), 캐핑층(capping layer)(106) 및 저부 전극층(108)이 도 1a에 도시한 바와 같이 기판(102) 상에 각각 성막된다.
유전층(104)은 기판(102) 상에 유전 재료를 성막함으로써 형성될 수 있다. 유전층(104)은 실리콘 이산화물(SiO2), 실리콘 산질화물, 저-k 유전 재료 또는 이들의 조합 등의 다양한 유전 재료로 이루어질 수 있다. 유전층(104)의 형성은 스핀 온 코팅, 화학적 기상 성막(CVD), 기타 적절한 기법 또는 그 조합을 포함할 수 있다.
이어서, 캐핑층(106)이 유전층(105) 상에 성막될 수 있다. 캐핑층(106)은 저부 전극층(108) 내의 금속이 유전층(104) 또는 기판(102) 내로 확산하는 것을 방지하는 등의 하나 이상의 기능을 위해 설계된 재료로 이루어질 수 있다. 추가로 또는 대안적으로, 캐핑층(106)은 에칭 스톱층으로서 기능하여 다양한 에칭 프로세스에 대해 실질적으로 저항하는 등의 다른 기능을 가질 수도 있다. 캐핑층(106)은 유전층(105)과는 상이한 유전 재료를 포함할 수 있다. 하나의 예에서, 배리어층(106)은 CVD 또는 PVD 등의 적절한 기법에 의해 형성되는 실리콘 질화물(Si3N4)로 이루어질 수 있다. 다른 종류의 재료도 역시 고려된다.
저부 전극층(108)은 금속 또는 금속 합금 재료 등의 다양한 도전성 재료로 이루어질 수 있다. 예를 들면, 저부 전극층(108)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 또는 기타 적절한 도전성 재료 및 이들의 층상 조합으로 이루어질 수 있다. 저부 전극층(108)은 물리적 기상 성막(PVD), 도금, 또는 PVD에 의해 시드층을 형성하고 나서 도금을 행하여 시드층 상에 저부 전극층을 형성하는 공정 등의 적절한 기법에 의해 성막될 수 있다.
도 1b는 저부 전극층(108)을 패터닝하여 저부 전극 피처(112)를 형성하는 예시적인 패터닝 프로세스(110)를 도시하는 도면이다. 하나의 예에서, 패터닝 프로세스(110)는 저부 전극층(108) 상에 리소그래피 프로세스에 의해 패터닝된 포토레지스트층을 형성하고 이 패터닝된 포토레지스트층을 에칭 마스크로서 이용하여 저부 전극층(108)을 에칭하는 것을 수반한다. 리소그래피 프로세스는 코팅, 노광, 및 현상을 포함할 수 있다. 포토레지스트층은 스핀 온 코팅 등의 적절한 프로세스에 의해 저부 전극층(108) 상에 코팅된다. 이어서, 포토레지스트층은 포토마스크를 통해 광원에 노광된다. 노광된 포토레지스트층은 이어서 현상되어, 패터닝된 포토레지스트층을 형성한다. 포토리소그래피 프로세스는 또한 소프트 베이킹, 노광 후 베이킹, 및 하드 베이킹 등의 하나 이상의 베이킹 프로세스를 포함할 수 있다. 대안적으로, 리소그래프 프로세스는 전자 비임 직접 묘화(electron-beam direct writing) 또는 마스크리스 리소그래피 등의 기타 기법을 포함할 수 있다. 대안적으로, 에칭 마스크로서 하드 마스크가 이용될 수도 있다. 이 경우, 하드 마스크는 저부 전극층(108)과 포토레지스트층 사이에 성막되며, 포토레지스트층은 리소그래피 프로세스에 의해 패터닝되는 한편, 에칭 프로세스가 하드 마스크에 적용되어, 그 패터닝된 포토레지스트층의 패턴을 하드 마스크층 상에 전사한다.
에칭 프로세스는 건식 에칭, 습식 에칭 또는 이들 둘 모두를 포함할 수 있다. 하나의 예에서, 에칭 프로세스는 반응성 이온 에칭(RIE) 프로세스일 수 있다.
몇몇 예에서, 패터닝 프로세스(110)는 저부 전극 피처(112)를 위한 언더컷 프로파일을 생성하도록 설계될 수 있다. 도 1b에 도시한 바와 같이, 저부 전극 피처(112)는 상부가 저부보다 넓도록 형성된다. 언더컷 프로파일은 저부 전극층(108)의 일부분을 제거하는 데에 이용되는 방향성 에칭 프로세스의 각도를 조절함으로써 달성할 수 있다. 하지만, 몇몇 예에서, 저부 전극 피처(112)는 실질적으로 직선 프로파일로 형성될 수도 있다. 그러한 경우, 저부 전극 피처(112)의 측벽은 기판(102)에 대해 실질적으로 수직일 수 있다.
도 1c는 MTJ 스택(116, 117)을 형성하는 예시적 라인 오브 사이트 프로세스(114)를 도시하는 도면이다. 본 실시예에서, 라인 오브 사이트 성막에 의한 MTJ 스택은 노출된 저부 전극 측벽에 대한 MTJ 재료의 성막 부분이 없다(또는 실질적으로 없다). 아래에서 보다 상세하게 설명하는 바와 같이, MTJ 스택(116, 117)은 복수의 층을 포함한다. 구체적으로, MTJ 스택의 형성은, 피닝층, 제1 강자성층, 절연층, 제2 강자성층, 및 상부 전극층을 형성하는 것을 포함한다. 하나의 예에서, MTJ 스택(116, 117)은 측방향 성막이 없도록 하기에 충분하게 높은 DC 바이어스를 이용한 PVD 등의 라인 오브 사이트 성막 프로세스를 이용하여 형성된다. 따라서, MTJ 스택(116, 117)은 저부 전극 피처(112)의 측벽 상에 형성되지 않는다. 성막 프로세스(114)는 저부 전극 피처(112) 위의 MTJ 스택의 제1 부분(116)과 전부 전극 피처(112)에 인접한 MTJ 스택의 제2 부분(117)을 생성한다. 다시 말해, 제2 부분(117)은 저부 전극 피처(112)들 사이의 트렌치 내에서 유전층(104) 및/또는 배리어층(106)의 임의의 나머지 부분 상에 형성된다. 라인 오브 사이트 성막 프로세스(114) 및 도 1c에 도시한 언더컷 프로파일은 MTJ 스택의 제2 부분(117)과 저부 전극 피처(112) 사이에 갭(107)을 생성한다. 제1 부분(116)은 저부 전극 피처(113) 위에 형성되는 실제 피처의 세트를 의미한다. 제2 부분(117)은 더미 피처(희생 피처)의 세트를 의미한다. 더미 피쳐는 이들이 아래에서 보다 상세하게 설명하는 바와 같이 궁극적으로 제거되기 때문에 그와 같이 지칭한다.
도 1d는 에칭 스톱층(120)으로서도 기능하는 MTJ 피처(116)의 측벽을 위한 보호층을 형성하는 성막 프로세스(118)를 도시하는 도면이다. 성막 프로세스(118)는 예를 들면, 원자층 성막(ALD) 프로세스 또는 화학적 기상 성막(CVD) 프로세스를 포함할 수 있다. 기타 적절한 프로세스도 역시 이용될 수 있다. 에칭 스톱층은 실리콘 탄화물, 실리콘 질화물 또는 기타 적절한 재료 막 등의 다양한 재료로 이루어질 수 있다. 그러한 재료는 다양한 에칭 프로세스에 실질적으로 저항하도록 설계된다. 본 예에서, 에칭 스톱층(120)은 저부 전극 피처(112)와 MTJ 스택의 더미 피쳐(117) 사이의 갭에 형성되어, 제1 부분(116)을 후속한 에칭으로부터 보호한다.
도 1e는 MTJ 스택의 실제 피처(116) 위에 형성된 패터닝된 마스크(122)를 도시하는 도면이다. 하나의 예에서, 마스크(122)는 리소그래피 프로세스에 의해 형성된 패터닝된 포토레지스트층일 수 있다. 대안적으로, 패터닝된 마스크(122)는, 하드 마스크층(실리콘 산화물 또는 실리콘 질화물 등)을 성막하고, 이 하드 마스크층 상에 패터닝된 포토레지스트층을 형성하고, 그리고 패터닝된 포토레지스트층의 패턴을 에칭에 의해 하드 마스크층에 전사하는 것을 포함하는 공정에 의해 형성되는 하드 마스크일 수 있다.
도 1f는 더미 피처(117)를 제거하는 예시적인 제거 프로세스(124)를 도시하는 도면이다. 본 예에서, 마스크(122)는 실제 피처(116)를 제거 프로세스(124)로부터 보호한다. 따라서, 제거 프로세스(124)에 더미 피처(117)가 노출되기 때문에, 더미 피처(117)만이 제거된다. 하나의 예에서, 제거 프로세스(124)는 에칭 프로세스이다. 예를 들면, 에칭 프로세스는 반응성 이온 에칭 프로세스일 수 있다.
도 1g는 마스크(122)를 제거하는 예시적인 제거 프로세스(126)를 도시한다. 이 제거 프로세스(126)는 습식 에칭 프로세스 또는 건식 에칭 프로세스일 수 있다. 제거 프로세스(126)는 나머지 피처들은 실질적으로 그대로 남긴 채 마스크(122)를 선택적으로 제거하도록 설계될 수 있다. 따라서, MTJ 피처(116)는 라인 오브 사이트 MTJ 성막 프로세스의 성질과 아울러, 후속 패터닝 및 제거 프로세스에 걸쳐 보호층(120)에 의한 피처(116)의 보호로 인해 에칭에 대한 손상이 없다.
도 1h는 MTJ 스택의 실제 피처(116) 상에 배치된 예시적인 유전층(128)을 도시하는 도면이다. 몇몇 예에서, 유전층(128)에 이용되는 재료는 유전층(104)에 이용되는 재료와 동일할 수 있다. 유전층(128)은 MTJ 스택의 실제 피처(116)의 상부와 측부 모두를 덮는다. 추가로, 유전층(120)은 저부 전극 피처(112)들 사이의 공간을 채운다. 예를 들면, 유전층(128)은 실리콘 산화물, 저-k 유전 재료, 기타 적절한 유전 재료 또는 이들의 조합을 포함할 수 있다. 그 유전층을 형성하는 방법은 CVD 등의 적절한 성막 기법, 또는 스핀 온 코팅과 경화를 포함한 공정을 포함할 수 있다. 그 방법은 상면을 평탄화하는 화학 기계적 폴리싱(CMP)을 더 포함할 수 있다.
도 1i는 유전층(128) 내에 형성된 접점 피처(130)를 도시하는 도면이다. 접점 피처(130)는 MTJ 스택의 실제 피처(116)의 상부층과 회로의 다른 부분 간의 전기적 연결을 제공한다. 후속 층들이 접점 피처(130) 위에 형성되어, 회로를 위한 도전성 상호 연결 루트를 제공할 수 있다. 접점 피처(130)는 상호 연결 구조의 접점 피처 또는 비아 피처를 형성하는 데에 이용되는 공정과 유사한 적절한 공정에 의해 형성된다.
접점 피처(130)의 형성을 아래에서 일례에 따라 설명한다. 접점 홀이 MTJ 스택의 실제 피처(116)의 상부층을 노출시키도록 리소그래피 프로세스 및 에칭을 포함한 패터닝 프로세스를 이용하여 유전층(128)을 관통해 형성된다. 그 접점 홀을 채우도록 하나 이상의 PVD 성막 등의 적절한 기법에 의해 도전성 재료가 기판 상에 성막된다. 도전성 재료는, 구리, 알루미늄 또는 텅스텐 등의 금속 또는 금속 합금을 포함할 수 있고, 추가로 티타늄 질화물 및 티타늄 등의 라이너 층을 포함할 수도 있다. 이어서, CMP 프로세스 등의 평탄화 프로세스를 이용하여 기판의 상면을 평탄화할 수 있다.
다른 실시예에서, 접점 피처들은 다마신 프로세스 또는 이중 다마신 프로세스 등의 상호 연결 구조의 하나의 금속층 또는 하나의 비아층을 형성하는 프로세스에 의해 공동으로 형성된다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g 및 2h는 실제 피처 위에 더미 피쳐를 형성함으로써 MTJ 디바이스를 형성하는 예시적인 프로세스를 도시하는 도면이다. 도 2a는 저부 전극층을 패터닝하여 저부 전극 피처(202)를 형성하는 패터닝 프로세스(201)를 도시한다. 패터닝 프로세스(201)는 전술한 패터닝 프로세스(110) 또는 당업계의 패터닝 방안의 다른 상태에 유사할 수 있다. 본 예에서, 패터닝 프로세스(201)는 실질적으로 직선 프로파일을 생성하도록 설계된다. 구체적으로, 저부 전극 피처(202)의 측벽은 기판(102)에 대해 실질적으로 수직일 수 있다.
도 2b는 저부 전극 피처(202) 상에 에칭 스톱층(204)을 성막하는 것을 도시하는 도면이다. 에칭 스톱층(204)은 저부 전극 피처(202)의 상면은 물론 저부 전극 피처(202)의 측벽에 성막된다. 에칭 스톱층(204)은 또한 저부 전극 피처(202)들 사이의 유전층(104)의 표면을 따라 성막된다. 에칭 스톱층(204)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등의 유전 재료로 이루어질 수 있다. 기타 적절한 재료도 역시 이용될 수 있다.
도 2c는 추가적 유전층(206)과 하드 마스크층(208)의 성막을 도시하는 도면이다. 유전층(206)은 임의의 적절한 유전 재료를 포함할 수 있고, CVD 또는 스핀 온 코팅 등의 적절한 기법에 의해 성막된 하나보다 많은 층들을 포함할 수 있다. 몇몇 예에서, 유전층(206)은 유전층(104)과 동종의 재료로 이루어질 수 있다. 상면을 평탄화하도록 CMP가 유전층에 추가적으로 적용될 수도 있다. 하드 마스크층(208)은 유전층(206) 상에 성막되며 그 유전층(206)을 패터닝하는 데에 이용된다. 하드 마스크는 후속한 에칭에서의 선택성을 위해 유전층(206)과는 상이한 재료를 포함할 수 있다. 예를 들면, 유전층(206)은 실리콘 산화물 또는 저-k 유전 재료를 포함하고, 하드 마스크층(208)은 실리콘 질화물을 포함한다.
도 2d는 저부 전극 피처(202)를 노출시키기 위한 예시적인 제거 프로세스(210)를 도시하는 도면이다. 예를 들면, 하드 마스크층(208)은 저부 전극 피처(202) 위의 유전체 막의 영역을 노출시키도록 패터닝될 수 있다. 하드 마스크층(208)은 전술한 바와 같은 포토리소그래피 기법을 이용하여 패터닝될 수 있다. 제거 프로세스(210)는 에칭 프로세스, 특히 건식 에칭 프로세스일 수 있다. 제거 프로세스(210) 후에, 필라(207)의 세트가 저부 전극 피처(202)들 사이에 남는다. 본 예에서, 패터닝 프로세스(210)는 실질적으로 직선형 프로파일을 갖거나 약간 안쪽으로 굽은 프로파일(re-entrant profile)을 갖는 필라를 생성하도록 설계된다(2개의 인접한 필라 사이의 개구 치수는 필라의 유전체(206)의 상부에서의 개구 치수와 비교해 저부 전극 피처(202)의 상면 근처에서 측정할 때에 더 크다). 구체적으로, 필라 피처(207)의 측벽은 기판(102)에 대해 실질적으로 수직일 수 있다.
도 2e는 스페이서(209)의 형성과, MTJ 스택을 형성하는 라인 오브 사이트 성막 프로세스(212)를 도시한다. 스페이서(209)는 유전 재료로 이루어질 수 있다. 스페이서(209)의 두께는 저부 전극 피처(202) 상에 형성될 MTJ 스택(214)의 사이즈도 조절 또는 제어하도록 선택될 수 있다.
성막 프로세스(212)는 전술한 성막 프로세스(114)와 유사할 수 있다. 성막 프로세스(212)는 MTJ 스택의 각각의 막을 성막하는 복수의 성막 단계를 포함한다. 다양한 예에서, 스페이서 성막 단계는 CVD, PVD, 원자층 성막(ALD) 또는 컨포멀 스페이서(conformal spacer)(209)를 성막하도록 설계된 기타 성막 기법 등의 하나 이상의 성막 기법을 포함할 수 있고, 그 후에 MTJ 막의 라인 오브 사이트 성막 프로세스가 행해진다. MTJ 성막 프로세스(212)는 저부 전극 피처(202) 위의 제1 세트의 MTJ 피처(214)와, 필라(207) 위에 제2 세트의 MTJ 피처(215)를 생성한다. 하나의 예에서, MTJ 피처(214, 215)는 라인 오브 사이트 성막 프로세스를 이용하여 형성된다. 따라서, MTJ 스택(214, 215)은 필라(207)의 측벽 상에 형성되지 않는다. 필라(207)가 존재하기 때문에, 성막 프로세스(212)는 제2 세트의 MTJ 피처(215)를 제1 세트의 MTJ 피처(214)와는 상이한 레벨에 형성한다. 제1 세트의 MTJ 피처(214)는 이들이 최종 구조에서 소정 기능을 하기 때문에 실제 피처로서 지칭할 수 있다. 제2 세트의 MTJ 피처(215)는 더미 피처로서 지칭할 수 있으며, 후에 제거될 것이다.
도 2f는 추가적 유전층(216)의 성막을 도시하는 도면이다. 유전층(216)은 제1 세트의 MTJ 피처(214)와 제2 세트의 MTJ 피처(215) 모두의 위에 형성된다. 따라서, 유전층(216)은 필라(207)들 사이의 갭을 채운다. 유전층(216)은 유전층(206) 및 유전층(104) 등의 다른 유전층을 형성하는 데에 이용된 재료와 동종의 재료로 이루어질 수 있다.
도 2g는 더미 피처(215)를 제거하는 예시적인 평탄화 프로세스(218)를 도시한다. 하나의 예에서, 평탄화 프로세스(218)는 CMP 프로세스이다. CMP 프로세스는 더미 피처(215)를 제거하고 또한 실제 피처(214)의 상면을 노출시키도록 적용된다. 따라서, 원래 성막된 MTJ 스택에 있어서의 MTJ 디바이스에 이용되도록 의도되지 않은 부분이 그 성막된 MTJ 스택을 패터닝하고 에칭할 필요 없이 제거될 수 있다. 따라서, MTJ 피처(214)가 제조 프로세스에 걸쳐 어떠한 에칭도 경험한다거나 받거나 하지 않기 때문에 그 피처의 측부에 대한 손상이 실질적으로 제거된다.
도 2h는 추가적 유전층(220)과 그 내에 형성된 접점(222)을 도시하는 도면이다. 하나의 예에서, 우선 추가적 유전층(220)이 실제 피처(214)와 유전층(206)의 노출된 부분을 덮도록 성막된다. 그 유전층(220)은 유전층(206)과 동종의 재료로 이루어질 수 있다. 하지만, 몇몇 예에서, 상이한 유전 재료가 이용될 수도 있다.
유전층(220)이 성막된 후에, 접점 홀을 그 내에 형성하도록 패터닝될 수 있다. 유전층(220)은 리소그래피 프로세스 및 에칭을 포함한 패터닝 프로세스를 이용하여 패터닝될 수 있다. 그 패터닝 프로세스는 도 1i의 접점 홀을 형성하는 패터닝 프로세스 등의 이전의 패터닝 프로세스와 유사할 수 있다. 접점 홀이 형성된 후에, 그 접점 홀은 접점(222)을 형성하도록 금속 재료로 채워질 수 있다. 이어서, CMP 프로세스를 수행하여, 웨이퍼의 표면 및 유전층(220)의 노출된 부분을 평탄화할 수 있다. 접점(222)을 형성하는 과정은 도 1i의 접점(130)을 형성하는 과정과 유사하다.
도 3은 MTJ 스택(300)의 예시적인 층들을 도시하는 도면이다. 본 예에 따르면, MTJ 스택(300)은 저부 전극 피처(301)와 접점(303) 사이에 배치된다. 저부 전극 피처(301)는 전술한 저부 전극 피처(112, 202)에 상응할 수 있다. 접점(303)은 전술한 접점(130, 222)에 상응할 수 있다. MTJ 스택(300)은 전술한 성막 프로세스(114, 212)에 의해 형성된 실제 피처(116, 114)에 상응할 수 있다.
전술한 바와 같이, MTJ 스택(300)은, 피닝층(310), 제1 강자성층(302), 절연층(304), 제2 강자성층(304), 및 상부 전극(308)을 포함한 복수의 층을 포함한다. 제1 강자성층(302)은 또한 고정층, 기준층 또는 핀드 층(pinned layer)으로서 지칭할 수도 있다. 제2 강자성층(306)은 자유층으로서 지칭할 수도 있다. 몇몇 예에서, MTJ 스택(300)은 상부 전극층(308)을 포함하지 않을 수도 있다. 대신에, 상부 전극(308)의 기능을 접점(303)이 수행할 수 있다. 대안적인 구조에서, 자유층이 터널 배리어 아래에 배치될 수 있고, 고정된 관련 반강자성층은 터널 배리어 위에 배치될 수 있다.
몇몇 실시예에서, 피닝층(310)은 반강자성(anti-ferromagnetic: AFM) 재료의 층이다. 반강자성 재료는 이웃하는 원자 또는 분자들이 서로 반대 방향으로 향한 스핀을 갖는 패턴을 형성하도록 원자 또는 분자의 자기 모멘트가 정렬되는 재료이다. 피닝층(310)은 백금 망간(PtMn), 이리듐 망간(IrMn), 로듐 망간(RhMn) 및 철 망간(FeMn)을 비롯하여 이에 한정되지 않는 각종 재료로 이루어질 수 있다. 그러한 재료는 플라즈마 기상 성막(PVD) 등의 다양한 성막 기법을 이용하여 성막될 수 있다.
제1 강자성층(302) 또는 핀드층은 반강자성 피닝층(310)에 의해 특정 방향으로 "고정"된 자기 모멘트를 갖는다. 따라서, 제1 강자성층(302)은 MTJ 디바이스의 작동 중에 자기 모멘트가 변경되지 않는다. 제1 강자성층(302)은 CoFeB, CoFeTa, NiFe, Co, CoFe, CoPt, CoPd, FePt 또는 Ni, Co 및 Fe의 기타 합금을 비롯하여 이에 한정되지 않는 각종 재료로 이루어질 수 있다. 그러한 재료는 PVD 등의 다양한 성막 기법을 이용하여 성막될 수 있다.
절연층(304)은 산화물 재료 등의 전기 저항 재료로 형성될 수 있다. 본 예에서, 절연층(304)은 마그네슘 산화물(MgO)로 이루어진다. 대안적인 예에서, 절연층(304)은 마그네슘(Mg), MgO, 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 기타 적절한 재료 또는 그 조합을 포함할 수 있다. 절연층(304)은 PVD 등의 적절한 성막 기법을 통해 형성될 수 있다. 절연층(304)은 약 5옹스트롬 내지 약 15옹스트롬의 두께 범위를 가질 수 있다.
제2 강자성층(306) 또는 자유층도 강자성 재료로 이루어진다. 제1 강자성층(302)과 달리, 자유층(306)의 자기 모멘트 방향은 그 자유층(306)에 인접한 피닝층이 존재하지 않기 때문에 MTJ 디바이스의 작동 중에 다양한 조건 하에서 변경될 수 있다.
몇몇 예에서, 상부 전극층(308)은 자유층(306) 상에 성막된다. 특정 예시적인 예에 따르면, 상부 전극(308)은 적절한 도전성 재료로 이루어질 수도 있다. 그러한 재료는 티타늄(Ti), 탄탈룸(Ta), 백금(Pt) 또는 루테늄(Ru)을 포함하며 이에 한정되진 않는다. 상부 전극층(308)은 물리적 기상 성막(PVD 또는 스퍼터링) 또는 다른 적절한 프로세스를 이용하여 형성될 수 있다.
자유층(306)의 자기 모멘트가 기준층(302)의 자기 모멘트와 동일한 방향인 경우, 전자는 절연층(304)을 통과해 보다 용이하게 터널링할 수 있다. 이는 MTJ가 비교적 낮은 저항 상태에 있게 한다. 따라서, 적절한 분극 전압의 인가에 의해, 전기는 저부 전극 피처(301)와 접점(303) 사이에서 MTJ 스택(300)을 통해 흐를 수 있다.
반대의 분극 전압을 인가하면, 자유층(108)의 자기 모멘트의 방향은 기준층(104)의 자기 모멘트의 방향과 반대로 설정될 수 있다. 이 상태에서, 전자가 절연층(304)을 통과해 터널링하기는 보다 어려워진다. 이는 MTJ가 높은 저항 상태에 있게 한다. 이러한 상이한 저항 상태가 디지털 값을 나타내는 데에 이용될 수 있다. 예를 들면, 고저항 상태는 디지털 값 "0"을 나타내는 데에 이용될 수 있는 한편, 저저항 상태는 디지털 값 "1"을 나타내는 데에 이용될 수 있다.
도 4는 몇몇 실시예에 따라 실제 피처 아래에 더미 피쳐를 형성함으로써 MTJ 디바이스를 형성하는 예시적인 방법을 도시하는 흐름도이다. 본 예에 따르면, 방법(400)은 복수의 저부 전극 피처를 형성하도록 금속층을 패터닝하는 공정(402)을 포함한다. 저부 전극 피처는 다양한 포토리소그래피 기법을 이용하여 패터닝될 수 있다.
그 방법(400)은 또한, MTJ 스택의 제1 부분이 저부 전극 피처 상에 형성되고 MTJ 스택의 제2 부분(희생 부분)이 저부 전극 피처의 상면과는 상이한 레벨에 형성되며, 저부 전극 피처의 측벽 상에는 MTJ 재료의 실질적 성막이 이루어지지 않도록 라인 오브 사이트 성막에 의해 MTJ 스택을 형성하는 공정(404)을 포함한다. 예를 들면, MTJ 스택의 제2 부분은 도 1c에 도시한 바와 같이 저부 전극 피처 사이의 트렌치 내에 형성될 수 있다. 따라서, MTJ 스택의 제2 부분(희생 부분)은 저부 전극 피처의 상면보다 낮은 레벨에 형성된다.
그 방법(400)은 또한, MTJ 스택의 제1 부분과 MTJ 스택의 제2 부분 모두 상에 에칭 스톱층을 성막하는 공정(406)을 포함한다. MTJ 스택의 제2 부분은 전술한 더미 피처(117)에 상응한다. 에칭 스톱층은 저부 전극 피처와 더미 피처 사이의 갭에 형성될 수도 있다.
그 방법(400)은 또한, MTJ 스택의 제1 부분은 덮이고 MTJ 스택의 제2 부분은 노출되도록 MTJ 스택 위에 패터닝된 하드 마스크를 형성하는 공정(408)을 포함한다. 패터닝된 하드 마스크는 웨이퍼 상에 소정 재료를 성막하고 이어서 다양한 포토리소그래피 기법을 이용하여 그 재료를 패터닝함으로써 수행될 수 있다.
그 방법(400)은 또한, 패터닝된 하드 마스크를 통해 노출된 MTJ 스택의 제2 부분을 제거하는 에칭 프로세스를 포함하는 제거 프로세스를 수행하여 MTJ 스택의 제2 부분을 제거하는 공정(410)을 포함한다. 따라서, 제거 프로세스(410)는 더미 피처와 실제 피처가 연속한 단일층으로서 단일 레벨에 형성될 경우와 같이 실제 피처로부터 더미 피처를 에칭하여 제거할 필요 없이 단지 더미 피처만을 제거하게 된다.
도 5는 몇몇 실시예에 따라 실제 피처 위에 더미 피쳐(희생 피처)를 형성함으로써 MTJ 디바이스를 형성하는 예시적인 방법을 도시하는 흐름도이다. 본 예에 따르면, 방법(500)은 복수의 저부 전극 피처를 형성하도록 금속층을 패터닝하는 공정(502)을 포함한다. 저부 전극 피처는 다양한 포토리소그래피 기법을 이용하여 패터닝될 수 있다.
그 방법(500)은 또한, 저부 전극 피처의 상면을 덮는 유전층을 성막하는 공정(504)을 포함한다. 유전층은 또한 저부 전극 피처들 사이의 갭을 채운다.
그 방법(500)은 또한, 저부 전극 피처의 상면을 노출시키도록 유전층을 패터닝하는 공정(506)을 포함한다. 이는 저부 전극 피처들 사이에 위치한 일련의 필라를 생성한다.
그 방법(500)은 또한, MTJ 스택의 제1 부분이 저부 전극 피처 상에 형성되고 MTJ 스택의 제2 부분이 저부 전극 피처의 상면과는 상이한 레벨에 형성되도록 라인 오브 사이트 성막에 의해 MTJ 스택을 형성하는 공정(508)을 포함한다. 구체적으로, MTJ 스택의 제2 부분은 저부 전극 피처들 사이에 위치한 필라 위에 형성된다. 따라서, MTJ 스택의 제2 부분은 저부 전극 피처의 상면보다 높은 레벨에 형성된다. 라인 오브 사이트 성막 프로세스에 의한 MTJ 스택은 필라의 측벽 상에 MTJ 재료의 실질적 성막을 갖지 않는다.
그 방법(500)은 또한, MTJ 스택의 제1 부분과 MTJ 스택의 제2 부분을 모두 덮는 추가의 유전층을 성막하는 공정(510)을 포함한다. 따라서, 추가의 유전층이 팔라들 사이의 갭과, 저부 전극 피처 위에 형성된 실제 MTJ 피처 위를 채우다.
그 방법(500)은 또한, MTJ 스택의 제2 부분을 제거하는 CMP 프로세스를 포함하는 제거 프로세스를 수행하여 MTJ 스택의 제2 부분을 제거하는 공정(512)을 포함한다. 다시 말해, 필라상에 형성된 MTJ 스택의 제2 부분이 완전히 제거되고 MTJ 스택의 제1 부분의 최상층이 노출될 때까지 웨이퍼를 폴리싱 가공한다.
본 명세서에서 설명하는 원리를 이용하여, 종래의 기법에서 행해졌던 바와 같이 MTJ 스택을 직접 패터닝할 필요 없이 MTJ 디바이스를 형성할 수 있다. 따라서, MTJ에 대한 손상이 실질적으로 감소되거나 제거될 수 있다. 이는 보다 낮은 작동 전류 범위가 이용될 수 있게 하여, 그 디바이스가 보다 양호한 전력 효율과 개선된 메모리 또는 보유 특성을 갖고 작동할 수 있게 한다.
이상, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 기술하였다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하거나 및/또는 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims (10)

  1. 방법으로서:
    복수의 저부 전극 피처를 형성하도록 금속층을 패터닝하는 단계;
    상기 저부 전극 피처의 상면 및 측면 상에 에칭 스톱층을 형성하는 단계;
    상기 에칭 스톱층을 형성한 후에, 자기 터널 접합(MTJ) 스택의 제1 부분이 저부 전극 피처 상에 형성되고 MTJ 스택의 제2 부분이 저부 전극 피처의 상면과는 상이한 레벨에 형성되도록 라인 오브 사이트 성막 프로세스에 의해 MTJ 스택을 형성하는 단계; 및
    상기 MTJ 스택의 제1 부분은 그대로 남기면서 상기 MTJ 스택의 제2 부분을 제거하도록 제거 프로세스를 수행하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 MTJ 스택의 제1 부분 상에 유전층을 성막하는 단계; 및
    상기 유전층 내에 상기 MTJ 스택의 제1 부분에 연결되는 접점을 형성하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 MTJ 스택을 형성하는 단계는,
    고정층을 형성하는 단계;
    상기 고정층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 자유층을 형성하는 단계; 및
    상기 자유층 상에 상부 전극층을 형성하는 단계
    를 포함하는 것인 방법.
  4. 방법으로서:
    복수의 저부 전극 피처를 형성하도록 금속층을 패터닝하는 단계;
    상기 저부 전극 피처의 상면 및 측면 상에 에칭 스톱층을 형성하는 단계;
    상기 에칭 스톱층을 형성한 후에, 자기 터널 접합(MTJ) 피처의 제1 세트가 저부 전극 피처의 상면 상에 형성되고 MTJ 피처의 제2 세트가 저부 전극 피처의 상면과는 상이한 레벨에 형성되도록 라인 오브 사이트 성막 프로세스에 의해 MTJ 스택을 형성하는 단계; 및
    상기 MTJ 피처의 제1 세트는 그대로 남기면서 상기 MTJ 피처의 제2 세트를 제거하도록 제거 프로세스를 수행하는 단계
    를 포함하는 방법.
  5. 제4항에 있어서, 상기 레벨은 상기 저부 전극 피처의 상면보다 낮으며, 상기 방법은,
    상기 MTJ 스택을 형성한 후에 상기 제거 프로세스를 수행하기 전에, 상기 MTJ 피처의 제1 세트와 상기 MTJ 피처의 제2 세트 모두 상에 추가적인 에칭 스톱층을 성막하는 단계;
    상기 MTJ 피처의 제1 세트는 덮이고 상기 MTJ 피처의 제2 세트는 노출되도록 상기 MTJ 스택 위에 패터닝된 하드 마스크를 형성하는 단계; 및
    상기 패터닝된 하드 마스크를 통해 노출된 상기 MTJ 피처의 제2 세트를 에칭함으로써 제거 프로세스를 수행하는 단계
    를 더 포함하는 것인 방법.
  6. 제4항에 있어서, 상기 레벨은 상기 저부 전극 피처의 상면보다 높으며, 상기 방법은,
    상기 MTJ 스택을 형성하기 전에, 상기 저부 전극 피처의 상면을 덮는 유전층을 성막하는 단계;
    상기 MTJ 스택을 형성하기 전에, 상기 저부 전극 피처의 상면을 노출시키도록 상기 유전층을 패터닝하는 단계;
    상기 MTJ 스택을 형성한 후에, 상기 MTJ 피처의 제1 세트와 상기 MTJ 피처의 제2 세트를 모두 덮는 추가의 유전층을 성막하는 단계; 및
    상기 MTJ 피처의 제2 세트를 제거하도록 화학 기계적 평탄화(CMP) 프로세스를 이용하여 제거 프로세스를 수행하는 단계
    를 더 포함하는 것인 방법.
  7. 제4항에 있어서, 상기 MTJ 스택을 형성하는 단계는,
    제1 강자성층을 형성하는 단계;
    상기 제1 강자성층 상에 절연체층을 형성하는 단계;
    상기 절연체층 상에 제2 강자성층을 형성하는 단계; 및
    상기 제2 강자성층 상에 상부 전극층을 형성하는 단계
    를 포함하는 것인 방법.
  8. 방법으로서:
    기판 상에 복수의 저부 전극 피처들을 형성하는 단계;
    상기 저부 전극 피처들의 상면 및 측면 상에 에칭 스톱층을 형성하는 단계;
    상기 에칭 스톱층을 형성한 후에, 상기 저부 전극 피처들 상에 자기 터널 접합(MTJ) 스택들을 형성하는 단계로서, 상기 MTJ 스택들은,
    고정층;
    배리어층;
    자유층; 및
    상부 전극층
    을 포함하는 것인 방법.
  9. 제8항에 있어서, 상기 MTJ 스택들의 측벽들 상에 스페이서를 형성하는 단계를 더 포함하며, 이 스페이서는 상기 저부 전극 피처들 중 하나의 바로 위에 형성되는 것인 방법.
  10. 제8항에 있어서, 상기 에칭 스톱층과 스페이서 층에 인접하게 유전층을 형성하는 단계를 더 포함하며, 이 유전층의 상면은 상기 MTJ 스택의 상면과 동일 평면인 것인 방법.
KR1020160135814A 2015-10-20 2016-10-19 감소된 손상을 갖는 자기 터널 접합 KR101869162B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562243753P 2015-10-20 2015-10-20
US62/243,753 2015-10-20
US14/757,582 US9905751B2 (en) 2015-10-20 2015-12-24 Magnetic tunnel junction with reduced damage
US14/757,582 2015-12-24

Publications (2)

Publication Number Publication Date
KR20170046095A KR20170046095A (ko) 2017-04-28
KR101869162B1 true KR101869162B1 (ko) 2018-06-19

Family

ID=58524407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160135814A KR101869162B1 (ko) 2015-10-20 2016-10-19 감소된 손상을 갖는 자기 터널 접합

Country Status (5)

Country Link
US (3) US9905751B2 (ko)
KR (1) KR101869162B1 (ko)
CN (1) CN106601904B (ko)
DE (1) DE102016116301B4 (ko)
TW (1) TWI612699B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
CN107037644A (zh) * 2017-06-05 2017-08-11 京东方科技集团股份有限公司 显示基板母板及其制作方法、显示基板、面板及装置
US10069064B1 (en) * 2017-07-18 2018-09-04 Headway Technologies, Inc. Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same
CN109545744B (zh) * 2017-09-21 2020-08-21 上海磁宇信息科技有限公司 一种磁性随机存储器单元阵列及周边电路连线的制造方法
CN109560190B (zh) * 2017-09-26 2023-02-07 中电海康集团有限公司 包括低k介电材料的mram与其的制作方法
US10262868B1 (en) * 2017-10-17 2019-04-16 Globalfoundries Singapore Pte. Ltd. Self-aligned planarization of low-K dielectrics and method for producing the same
US10622551B2 (en) 2017-11-29 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US10522741B1 (en) 2018-06-14 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Under-cut via electrode for sub 60nm etchless MRAM devices by decoupling the via etch process
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
US10714680B2 (en) * 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
US10868239B2 (en) * 2018-10-25 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient protection layer in MTJ manufacturing
US11508782B2 (en) 2018-10-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for MTJ patterning
CN111146334A (zh) * 2018-11-02 2020-05-12 江苏鲁汶仪器有限公司 一种磁隧道结制作方法
US10593728B1 (en) * 2018-12-10 2020-03-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (MTJ) structures
US10903417B2 (en) 2019-02-04 2021-01-26 International Business Machines Corporation MTJ containing device with replacement top electrode
CN111613661B (zh) * 2019-02-22 2024-03-26 中国科学院物理研究所 隧道结、其制备方法和应用
CN111697131B (zh) * 2019-03-11 2023-04-07 中电海康集团有限公司 Mram的制备方法
TWI797357B (zh) * 2019-07-17 2023-04-01 聯華電子股份有限公司 半導體元件及其製作方法
US11049537B2 (en) * 2019-07-29 2021-06-29 Applied Materials, Inc. Additive patterning of semiconductor film stacks
CN112820821A (zh) * 2019-11-15 2021-05-18 联华电子股份有限公司 半导体元件及其制作方法
US11672180B2 (en) * 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US11856854B2 (en) * 2021-04-09 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device structures and method of fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110189796A1 (en) * 2010-01-29 2011-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Uniformity in the Performance of MTJ Cells
US20150061051A1 (en) * 2013-08-29 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic Tunnel Junction Device
KR101501587B1 (ko) * 2009-11-30 2015-03-11 퀄컴 인코포레이티드 자기 터널 접합들을 포함하는 상부 전극 및 하부 전극을 갖는 디바이스들의 제조 및 통합

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10050076C2 (de) 2000-10-10 2003-09-18 Infineon Technologies Ag Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
JP3576118B2 (ja) 2001-03-30 2004-10-13 株式会社東芝 磁気抵抗効果素子およびその製造方法
KR100482370B1 (ko) 2002-09-27 2005-04-13 삼성전자주식회사 게이트 산화막의 두께가 다른 반도체장치
US6943038B2 (en) 2002-12-19 2005-09-13 Freescale Semiconductor, Inc. Method for fabricating a flux concentrating system for use in a magnetoelectronics device
US6784091B1 (en) * 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
US7183130B2 (en) * 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof
US6929958B2 (en) 2003-11-21 2005-08-16 Headway Technologies, Inc. Method to make small isolated features with pseudo-planarization for TMR and MRAM applications
US20050148196A1 (en) 2003-12-26 2005-07-07 Manish Sharma Method and system for patterning material in a thin film device
US7109539B2 (en) * 2004-03-09 2006-09-19 International Business Machines Corporation Multiple-bit magnetic random access memory cell employing adiabatic switching
US6946698B1 (en) * 2004-04-02 2005-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device having low-k inter-metal dielectric
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
CA2644356A1 (en) * 2006-03-16 2007-09-27 Novartis Ag Heterocyclic organic compounds for the treatment of in particular melanoma
JP2008166633A (ja) 2006-12-26 2008-07-17 Koshin Denki Kk 磁気センサデバイスの製造方法
US7825000B2 (en) * 2007-09-05 2010-11-02 International Business Machines Corporation Method for integration of magnetic random access memories with improved lithographic alignment to magnetic tunnel junctions
US9136463B2 (en) * 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US7885105B2 (en) * 2008-03-25 2011-02-08 Qualcomm Incorporated Magnetic tunnel junction cell including multiple vertical magnetic domains
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US7884433B2 (en) * 2008-10-31 2011-02-08 Magic Technologies, Inc. High density spin-transfer torque MRAM process
US9368716B2 (en) * 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
US7989224B2 (en) 2009-04-30 2011-08-02 International Business Machines Corporation Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8169816B2 (en) * 2009-09-15 2012-05-01 Magic Technologies, Inc. Fabrication methods of partial cladded write line to enhance write margin for magnetic random access memory
TWI532138B (zh) 2009-11-17 2016-05-01 三星電子股份有限公司 具有導電結構的半導體元件及其形成方法
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8722543B2 (en) * 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8674465B2 (en) * 2010-08-05 2014-03-18 Qualcomm Incorporated MRAM device and integration techniques compatible with logic integration
US8406045B1 (en) * 2011-01-19 2013-03-26 Grandis Inc. Three terminal magnetic element
KR20130017267A (ko) * 2011-08-10 2013-02-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP5551129B2 (ja) * 2011-09-07 2014-07-16 株式会社東芝 記憶装置
US8704320B2 (en) * 2011-09-12 2014-04-22 Qualcomm Incorporated Strain induced reduction of switching current in spin-transfer torque switching devices
US8866242B2 (en) 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US9847478B2 (en) 2012-03-09 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for resistive random access memory (RRAM)
US8803293B2 (en) * 2012-05-11 2014-08-12 Headway Technologies, Inc. Method to reduce magnetic film stress for better yield
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US8901687B2 (en) * 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
CN103928608B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 磁阻存储器的形成方法
US9331277B2 (en) 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8869436B2 (en) 2013-02-27 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory structure and method to recreate filament and recover resistance window
US9478638B2 (en) 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US9349953B2 (en) 2013-03-15 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
KR102054819B1 (ko) 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP2827395A1 (en) * 2013-07-16 2015-01-21 Imec Method for patterning a magnetic tunnel junction stack
US9196825B2 (en) 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
KR102152145B1 (ko) * 2013-09-09 2020-09-07 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
US9257636B2 (en) * 2013-09-11 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic random-access memory (MRAM) formation by direct self-assembly method
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
US9142762B1 (en) * 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102175471B1 (ko) * 2014-04-04 2020-11-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9349772B2 (en) * 2014-04-25 2016-05-24 Globalfoundries Singapore Pte. Ltd. Methods for fabricatingintegrated circuits with spin torque transfer magnetic randomaccess memory (STT-MRAM) including a passivation layer formed along lateral sidewalls of a magnetic tunnel junction of the STT-MRAM
US9281168B2 (en) * 2014-06-06 2016-03-08 Everspin Technologies, Inc. Reducing switching variation in magnetoresistive devices
US10003014B2 (en) * 2014-06-20 2018-06-19 International Business Machines Corporation Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching
KR102259870B1 (ko) * 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
US9343659B1 (en) * 2014-11-07 2016-05-17 Qualcomm Incorporated Embedded magnetoresistive random access memory (MRAM) integration with top contacts
US9564575B2 (en) * 2014-12-30 2017-02-07 Globalfoundries Singapore Pte. Ltd. Dual encapsulation integration scheme for fabricating integrated circuits with magnetic random access memory structures
US9923137B2 (en) * 2015-03-05 2018-03-20 Globalfoundries Singapore Pte. Ltd. Magnetic memory with tunneling magnetoresistance enhanced spacer layer
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US10510946B2 (en) * 2015-07-23 2019-12-17 Globalfoundries Singapore Pte. Ltd. MRAM chip magnetic shielding
US9847473B2 (en) * 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US10096768B2 (en) * 2015-05-26 2018-10-09 Globalfoundries Singapore Pte. Ltd. Magnetic shielding for MTJ device or bit
US10199572B2 (en) * 2015-05-27 2019-02-05 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
US9786839B2 (en) * 2015-07-23 2017-10-10 Globalfoundries Singapore Pte. Ltd. 3D MRAM with through silicon vias or through silicon trenches magnetic shielding
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101501587B1 (ko) * 2009-11-30 2015-03-11 퀄컴 인코포레이티드 자기 터널 접합들을 포함하는 상부 전극 및 하부 전극을 갖는 디바이스들의 제조 및 통합
US20110189796A1 (en) * 2010-01-29 2011-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Uniformity in the Performance of MTJ Cells
US20150061051A1 (en) * 2013-08-29 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic Tunnel Junction Device
US20150340596A1 (en) * 2013-08-29 2015-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic Tunnel Junction Device

Also Published As

Publication number Publication date
US20200295254A1 (en) 2020-09-17
DE102016116301B4 (de) 2024-02-15
DE102016116301A1 (de) 2017-04-20
US11145806B2 (en) 2021-10-12
US20170110649A1 (en) 2017-04-20
US10672975B2 (en) 2020-06-02
TW201715762A (zh) 2017-05-01
KR20170046095A (ko) 2017-04-28
TWI612699B (zh) 2018-01-21
US20180166623A1 (en) 2018-06-14
CN106601904B (zh) 2019-12-20
CN106601904A (zh) 2017-04-26
US9905751B2 (en) 2018-02-27

Similar Documents

Publication Publication Date Title
KR101869162B1 (ko) 감소된 손상을 갖는 자기 터널 접합
US9299745B2 (en) Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US6783999B1 (en) Subtractive stud formation for MRAM manufacturing
US6806096B1 (en) Integration scheme for avoiding plasma damage in MRAM technology
US20230363179A1 (en) Fabrication of embedded memory devices utilizing a self assembled monolayer
CN109994602B (zh) 一种制备磁性随机存储器存储单元与逻辑单元的方法
US11271150B2 (en) Integrated circuit
US20210134882A1 (en) Semiconductor mram device and method
US11723282B2 (en) Magneto-resistive random-access memory (MRAM) devices with self-aligned top electrode via
CN109713006B (zh) 一种制作磁性随机存储器单元阵列及其周围电路的方法
US11672180B2 (en) Semiconductor devices and methods of manufacturing
US11462583B2 (en) Embedding magneto-resistive random-access memory devices between metal levels
JP2024518876A (ja) 低抵抗率スピンホール効果（ｓｈｅ）書き込みラインを有するスピン軌道トルク（ｓｏｔ）磁気抵抗ランダムアクセスメモリ（ｍｒａｍ）
JP2023554267A (ja) ２重磁気トンネル接合デバイス
US20200020849A1 (en) Methods of fabricating magneto-resistive random-access memory (mram) devices to avoid damaging magnetic tunnel junction (mtj) structure
KR20220119644A (ko) 반전된 넓은 베이스 이중 자기 터널 접합 디바이스
CN111613719B (zh) 一种制作磁性随机存储器单元阵列的方法
CN109994600B (zh) 一种磁性随机存储器的制作方法
CN108376690B (zh) 一种用于制造高密度mram的自对准互联方法
US11569438B2 (en) Magnetoresistive random-access memory device
US20230363287A1 (en) Method for manufacturing memory device
US20230172073A1 (en) Tall bottom electrode structure in embedded magnetoresistive random-access memory
TW202349755A (zh) 半導體結構
CN113838968A (zh) 具有缓冲层的磁性隧道结存储器单元及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant