TW201715762A - 積體電路及其製造方法 - Google Patents

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Abstract

一種積體電路之製造方法,包括:圖案化金屬層以形成複數個下電極特徵;以視線式沉積步驟形成磁性穿隧接面堆疊(Magnetic Tunnel Junction,簡稱MTJ),使得磁性穿隧接面堆疊之第一部分形成於下電極特徵之上,磁性穿隧接面堆疊之第二部分形成於一水平上,上述水平不同於下電極特徵之上表面;以及進行移除步驟以移除磁性穿隧接面堆疊之第二部分並保留磁性穿隧接面堆疊之第一部分實質上地完整。

Description

積體電路及其製造方法
本揭露係有關於一種積體電路,且特別有關於一種磁性穿隧接面裝置及其製造方法。
於半導體積體電路(IC)工業中,積體電路材料及設計之技術進步造就了許多世代的積體電路,其中每一世代相較於前一世代,具有較小且較複雜的電路。在積體電路進展的過程中,因為最小特徵尺寸或幾何尺寸(亦即,製程上可產生之最小之元件或線)的縮小,功能密度(亦即,每一晶片面積之互連裝置的數量)普遍地增加。上述之尺寸縮小也增加了積體電路製程及製造的複雜性。
磁性穿隧接面(Magnetic Tunnel Junction,簡稱MTJ)可為積體電路中之一種特徵。磁性穿隧接面是一種裝置,其根據位於其中之磁性材料的狀態改變自身的電阻狀態。磁性穿隧接面裝置包括一薄絕緣層介於兩鐵磁層之間。其中一鐵磁層可稱為參考層(reference layer),另一鐵磁層可稱為自由層(free layer)。參考層之磁力矩(magnetic moment)通常維持在一相同之方向。相反地,藉由施加穿過接面之電壓,自由層之磁力矩方向可反轉(reverse)。當自由層及參考層兩者具有相同之磁力矩方向時,電子可較輕易地穿隧(tunnel)過薄絕緣層,於此狀 態下,上述接面有相對較低之電阻值。
藉由施加一具有相反極性(opposite polarity)之電壓,自由層之磁力矩方向可以切換至與參考層之磁力矩相反。於此狀態下,電子較不易穿隧過絕緣層,使得上述接面有相對較高之電阻值。上述不同之電阻值可用來儲存邏輯數值。然而此技術領域仍有改良之需要。
本揭露包括一種積體電路之製造方法,包括:圖案化金屬層以形成複數個下電極特徵;以視線式沉積步驟形磁性穿隧接面堆疊,使得磁性穿隧接面堆疊之第一部分形成於下電極特徵之上,磁性穿隧接面堆疊之第二部分形成於一水平上,上述水平不同於下電極特徵之上表面;以及進行移除步驟以移除磁性穿隧接面堆疊之第二部分並保留磁性穿隧接面堆疊之第一部分實質上地完整。
本揭露亦包括一種積體電路之製造方法,包括:圖案化金屬層以形成複數個下電極特徵;以視線式沉積步驟形成磁性穿隧接面堆疊,使得磁性穿隧接面堆疊之第一組特徵係形成於下電極特徵之上表面上,磁性穿隧接面堆疊之第二組特徵係形成於一水平上,上述水平不同於下電極特徵之上表面;以及進行移除步驟以移除磁性穿隧接面堆疊之第二組特徵而保留磁性穿隧接面堆疊之第一組特徵實質上地完整。
本揭露亦包括一種積體電路,包括:複數個下電極特徵設於基板上;磁性穿隧接面堆疊設於下電極特徵上,上述磁性穿隧接面堆疊包括:固定層(fixed layer);阻障層;自由層 (free layer);上電極層;以及蝕刻停止層,形成於下電極特徵之側壁上,且延伸於下電極特徵之間之基板。
102‧‧‧基板
104‧‧‧介電層
106‧‧‧蓋層
108‧‧‧下電極層
110‧‧‧圖案化步驟
112‧‧‧下電極特徵
114‧‧‧視線式沉積步驟
116‧‧‧磁性穿隧接面堆疊之第一部分
117‧‧‧磁性穿隧接面堆疊之第二部分
118‧‧‧沉積步驟
120‧‧‧蝕刻停止層
122‧‧‧罩幕
124、126‧‧‧移除步驟
128‧‧‧介電層
130‧‧‧接觸窗特徵
201‧‧‧圖案化步驟
202‧‧‧下電極特徵
204‧‧‧蝕刻停止層
206‧‧‧介電層
207‧‧‧柱形物
208‧‧‧硬罩幕層
209‧‧‧間隔物
210‧‧‧移除步驟
212‧‧‧視線式沉積步驟
214‧‧‧第一組磁性穿隧接面特徵
215‧‧‧第二組磁性穿隧接面特徵
216‧‧‧介電層
218‧‧‧平坦化步驟
220‧‧‧介電層
222‧‧‧接觸窗
300‧‧‧磁性穿隧接面堆疊
302‧‧‧第一鐵磁層
303‧‧‧接觸窗
304‧‧‧絕緣層
306‧‧‧第二鐵磁層
308‧‧‧上電極
310‧‧‧釘扎層
400、500‧‧‧方法
402、404、406、408、410‧‧‧步驟
502、504、506、508、510、512‧‧‧步驟
配合所附圖式閱讀後續的詳細敘述,本揭露之各面向將被最佳地理解。應注意的是,依據在業界的標準做法,各種特徵並未按照比例繪製且僅用以說明例示。事實上,可能任意地放大或縮小元件的尺寸,以清楚地表現出本揭露的特徵。
第1A、1B、1C、1D、1E、1F、1G、1H、及1I圖係根據此處所述之原理而繪示之製程範例,其經由形成虛設特徵(dummy feature)於實際特徵(real feature)之下以形成磁性穿隧接面(MTJ)。
第2A、2B、2C、2D、2E、2F、2G、及2H圖係根據此處所述之原理而繪示之製程範例,其經由形成虛設特徵於實際特徵之上以形成磁性穿隧接面裝置。
第3圖係根據此處所述之原理之製程範例繪示磁性穿隧接面堆疊之膜層。
第4圖係根據此處所述之原理之製程範例而繪示之方法流程圖,其經由形成虛設特徵於實際特徵之下以形成磁性穿隧接面裝置。
第5圖係根據此處所述之原理之製程範例而繪示之方法流程圖,其經由形成虛設特徵於實際特徵之上以形成磁性穿隧接面裝置。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵,以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示,且不該以此限定本揭露的範圍。例如,在說明書中提到第一特徵形成於第二特徵之上,其包括第一特徵與第二特徵是直接接觸的實施例,另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例,亦即,第一特徵與第二特徵並非直接接觸。此外,在不同實施例中可能使用重複的標號或標示,這些重複僅為了簡單清楚地敘述本揭露,不代表所討論的不同實施例及/或結構之間有特定的關係。
此外,其中可能用到與空間相關用詞,例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞,這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係,這些空間相關用詞包括使用中或操作中的裝置之不同方位,以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位),則其中使用的空間相關形容詞也可相同地照著解釋。
如上所述,磁性穿隧接面裝置包括被很薄的介電層隔開的兩個鐵磁電極層,使得電流只能藉由穿隧效應(tunnel effect)流過上述接面。資料係經由不同的電阻值儲存於磁性穿隧接面。當上述兩鐵磁層反平行(anti-parallel)時,其高電阻值R1代表一資料狀態(例如:0)。然而當上述兩鐵磁層平行時,其低電阻值R2代表另一資料狀態(例如:1)。
上述兩鐵磁層其中之一受釘扎(pinned)於一固定 的方位(fixed orientation),稱為受釘扎鐵磁層。上述之釘扎效應(pinning effect)係由一個或兩個相鄰的釘扎層(pinning layer)達成。另一鐵磁層在寫入(writing)時,可藉由高於某特定電流水平(current level)之極化電流自由地改變其方位(orientation),因此稱為自由層。
傳統的磁性穿隧接面裝置之形成方法包括形成磁性穿隧接面層之毯覆堆疊(blanket stack)。上述毯覆堆疊可包括參考層、絕緣層、自由層、以及上電極。接下來可以傳統之光微影技術圖案化毯覆堆疊。蝕刻步驟接續於上述光微影技術之後,以於毯覆堆疊之中蝕刻出圖案。然而,上述蝕刻步驟可能會對殘留或所得特徵之側邊造成傷害,特別是磁性穿隧接面本身。
於此揭露之磁性穿隧接面裝置之形成方法,沒有圖案化及蝕刻上述特徵之步驟。使用此技術可使磁性穿隧接面裝置實質上無損害(damage-free)。在一例子中,形成一組下電極特徵於基板上。接著以視線式(line-of-sight)沉積製程形成磁性穿隧接面堆疊於上述下電極特徵上。視線式沉積步驟為方向性沉積(directional deposition),且將其應用於填充開口時,不於側壁上沉積(或實質上不沉積)。視線式沉積步驟從底部向上以填充開口,因此也稱為由下而上沉積步驟(bottom-up deposition process)。舉例來說,具有較高直流偏壓(DC bias)之物理氣相沉積(PVD)可提供視線式沉積。視線式沉積步驟是異向性的(anisotropic)沉積,其沒有橫向沉積或實質上沒有橫向沉積,於此將詳加說明。朝向底部表面之沉積速率(於垂直 基板上表面之方向)稱為正交沉積速率(normal deposition rate)Dn,而於橫向上的沉積速率(水平或平行於基板之上表面)稱為橫向沉積速率Dr。比值Dn/Dr決定了沉積步驟之異向性特性(anisotropic behavior)。在本揭露中,視線式沉積步驟之比值Dn/Dr為零或實質上很小(例如:小於5%或1%)。上述下電極特徵之形成使得在進行視線式沉積步驟時,將被移除之磁性穿隧接面堆疊之部分與將被保留之磁性穿隧接面堆疊之部分形成於不同之水平上。在一例子中,磁性穿隧接面堆疊將被移除之部分形成於下電極特徵間之溝槽中。在一例子中,磁性穿隧接面堆疊將被移除之部分形成於下電極特徵間之柱形物(pillar)上。藉由使磁性穿隧接面堆疊將被移除之部分與磁性穿隧接面堆疊將留下的部分位於不同的水平上,不須蝕刻掉與磁性穿隧接面堆疊將留下的部分相鄰之材料,即可移除需移除的部分。
藉由運用於此描述之原理,可實質上的減少或消除磁性穿隧接面堆疊之損害。這提供了更緊密之電阻分佈(resistance distribution)、較佳之功率及切換效率(power and switching efficiency)。
根據一些實施例,第1A、1B、1C、1D、1E、1F、1G、1H、1I圖繪示出具有磁性穿隧接面裝置之半導體結構於不同製造步驟時的剖面圖。於下將共同描述上述之磁性穿隧接面裝置及其製造方法。第1A圖繪示出基板102。在一些實施例中,基板102包括矽。或者,根據一些實施例,基板102可包括其他元素半導體(elementary semiconductor),例如:鍺。在一些實施例中,基板102附加地或替換地包括化合物半導體(compound semiconductor),例如:碳化矽、砷化鎵、砷化銦、磷化銦。在一些實施例中,基板102包括合金半導體,例如:矽鍺、矽鍺碳化物、砷鎵磷化物、鎵銦磷化物。基板102也可能為絕緣層上矽(SOI)。絕緣層上矽基板通常包括一半導體材料層(例如:矽、鍺及/或其相似之材料)形成於一絕緣層上。舉例來說,上述絕緣層可為埋藏氧化物層(buried oxide layer,簡稱BOX)或氧化矽層。此外,其他可能被使用之基板包括複層基板(multi-layered substrate)、梯度基板(gradient substrate)、混合定向基板(hybrid orientation substrate)、其組合及/或相似之材料。在不同的實施例中,基板102包括以如離子佈植及/或擴散製程所形成之不同的p型摻雜區及/或n型摻雜區,例如:p型井、n型井、p型源極/汲極特徵,及/或n型源極/汲極特徵。基板102可包括其他功能性的特徵,例如:電阻器、電容器、二極體、電晶體(例如:場效電晶體)。基板102可包括橫向絕緣特徵,用以分隔形成於基板102上之各種裝置。在一些實施例中,磁性穿隧接面裝置形成於互連結構之上或之中。舉例來說,上述磁性穿隧接面裝置形成於兩相鄰金屬層之間。在此情況下,基板102可更包括互連結構的一部分,上述互連結構更包括複數個金屬層、接觸窗特徵及介層窗特徵。
形成導電材料層於基板102上,且其將被圖案化以形成下電極。可依據各種製造上之考量額外沉積其他材料膜層。在所繪示之實施例中,如第1A圖所示,於基板102上分別地沉積介電層104、蓋層106、及下電極層108。
可沉積介電材料於基板102上以形成介電層104。 可以不同的介電材料(例如:二氧化矽(SiO2)、氮氧化矽、低介電常數材料或其組合)形成介電層104。形成介電層104之方法可包括旋轉塗佈(spin-on coating)、化學汽相沉積(chemical vapor deposition)、其他適當之技術或其組合。
可沉積蓋層106於介電層104之上。可以具有單一或多功能(例如:防止下電極層108中之金屬擴散進入介電層104或基板102。)之材料形成蓋層106。蓋層106可具有其他附加的或替代的功能,例如具有蝕刻停止層之功能而可實質上地抵抗各種蝕刻步驟。蓋層106可能包括不同於介電層104之介電材料。在一例子中,阻障層106可能由適當之技術(例如:化學汽相沉積、物理氣相沉積)形成之氮化矽(Si3N4)所形成。然而也可考慮其他類型之材料。
可以各種導電材料(例如:金屬或金屬合金材料)形成下電極層108。舉例來說,可以銅(Cu)、鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、或其他適合的導電材料或其層狀組合(layered combination)形成下電極層108。可以適當的技術沉積下電極層108,例如:物理氣相沉積、電鍍(plating)、或一包含以物理氣相沉積形成晶種層然後以電鍍形成下電極層於晶種層上之製程。
第1B圖繪示圖案化下電極層108以形成下電極特徵112之圖案化步驟110。在一例子中,圖案化步驟110包含以光微影製程形成圖案化光阻層於下電極層108上,以及以上述圖案化光阻層作為蝕刻罩幕蝕刻下電極層108。光微影製程可包括塗佈(coating)、曝光(exposure)及顯影(developing)。以適 當之製程(例如:旋轉塗佈)塗佈上述光阻層於下電極層108上。接著將上述光阻層暴露於穿過光罩(photomask)之光源。接著顯影曝光之光阻層以形成圖案化光阻層。光微影製程可更包括一或多個烘烤步驟,例如:軟烤(soft baking)、曝光後烘烤(post exposure baking)、硬烤(hard baking)。光微影製程可替代地包括其他技術,例如:電子束直接寫入(electron-beam direct writing)、無光罩微影技術(maskless lithography)。作為替代方案,硬罩幕可被用來當作蝕刻罩幕。於此情況下,沉積硬罩幕層於下電極層108及光阻層之間,以光微影製程圖案化上述光阻層,以及施加蝕刻製程於硬罩幕層以將圖案從圖案化光阻層轉移至硬罩幕層。
上述蝕刻製程可包括乾式蝕刻、濕式蝕刻或兩者。在一例子中,蝕刻製程可為反應式離子蝕刻(reactive ion etching)製程。
在一些例子中,可調整圖案化製程110以形成下電極特徵112底切的輪廓(undercut profile)。如第1B圖所示,如此形成之下電極特徵112之頂部較底部寬。可調整用來移除部分下電極層108之方向性蝕刻(directional etching)製程的角度而達到底切的輪廓。然而在一些例子中,可將下電極特徵112形成為具有實質上筆直的輪廓(straight profile)。在這樣的情況下,下電極特徵112之側壁可實質地垂直於基板102。
第1C圖繪示出用以形成磁性穿隧接面堆疊116、117之視線式沉積步驟114。在本實施例中,以視線式沉積步驟形成磁性穿隧接面堆疊,其不沉積(或實質上不沉積)磁性穿隧 接面材料於露出的下電極側壁上。如下詳細說明之內容,磁性穿隧接面堆疊116、117包括複數個膜層。明確而言,形成磁性穿隧接面堆疊的步驟包括形成釘扎層、第一鐵磁層、絕緣層、第二鐵磁層及上電極層。在一例子中,以視線式沉積步驟(如:具有夠高直流偏壓因而沒有橫向沉積之物理氣相沉積)形成磁性穿隧接面堆疊116、117。因此,磁性穿隧接面堆疊116、117不形成於下電極特徵112之側壁上。沉積步驟114形成磁性穿隧接面堆疊之第一部分116於下電極特徵112之頂部,以及形成磁性穿隧接面堆疊之第二部分117與下電極特徵112相鄰。換句話說,磁性穿隧接面之第二部分117形成於下電極特徵112間之溝槽中及介電層104上,及/或任何阻障層106之剩餘部分。第1C圖所繪示之視線式沉積步驟114及底切的輪廓導致了磁性穿隧接面堆疊之第二部分117及下電極特徵112之間的間隙107。磁性穿隧接面堆疊之第一部分116代表形成於下電極特徵112之頂部上的一組實際特徵(real feature)。磁性穿隧接面堆疊之第二部分117代表一組虛設(或犧牲)特徵(dummy feature)。如下將詳細說明之內容,虛設特徵因其最終將被移除而得其名。
第1D圖繪示出用以形成磁性穿隧接面特徵116之側壁保護層的沉積步驟118,其中該保護層也充當蝕刻停止層120。舉例來說,沉積步驟118可包括原子層沉積製程(atomic layer deposition,簡稱ALD)或化學汽相沉積製程。也可使用其他適當的製程。可以各種材料形成上述蝕刻停止層,例如:碳化矽、氮化矽或其他適當的材料薄膜。這些材料被設計來實質地抵抗不同的蝕刻步驟。在本例子中,蝕刻停止層120也形成 於下電極特徵112及磁性穿隧接面堆疊之虛設特徵117之間的間隙中,並於後續蝕刻步驟中保護第一部分116。
第1E圖繪示出形成於磁性穿隧接面堆疊之實際特徵116之頂部上的圖案化罩幕122。在一例子中,罩幕122可為以光微影製程所形成之圖案化光阻層。作為替代方案,圖案化罩幕122可為以一製程所形成之硬罩幕,上述製程包括沉積硬罩幕層(例如:氧化矽或氮化矽)、形成圖案化光阻層於硬罩幕層上、以蝕刻步驟將圖案從圖案化光阻層轉移至硬罩幕層。
第1F圖繪示出移除虛設特徵117之移除步驟124。在本例子中,罩幕122保護實際特徵116,使之不被移除步驟124移除。因此,只有虛設特徵117因其暴露於蝕刻步驟124中而被移除。在一例子中,移除步驟124為蝕刻製程。舉例來說,移除步驟124可為反應式離子蝕刻製程。
第1G圖繪示出移除罩幕122之移除步驟126。移除步驟126可為濕蝕刻或乾蝕刻製程。可調整移除步驟126以選擇性地移除罩幕122但保留殘留特徵實質上地完整。因視線式磁性穿隧接面沉積製程的本質以及以保護層120於整個後續之圖案化及移除步驟中保護特徵116,使磁性穿隧接面特徵116沒有蝕刻傷害。
第1H圖繪示出設於磁性穿隧接面堆疊之實際特徵116上的介電層128。在一些例子中,用以形成介電層128之材料可與用以形成介電層104之材料相同。介電層128覆蓋磁性穿隧接面堆疊之實際特徵116之頂部(top)及側部(sides)。此外,介電層128填入下電極特徵112之間的空間。舉例來說,介電層 128可包括氧化矽、低介電常數介電材料、其他適合之介電材料或其組合。形成介電層之方法可包括適當之沉積技術,例如化學汽相沉積(CVD)、或一包括旋轉塗佈(spin-on coaing)及固化(cure)之製程。上述方法可更包括化學機械研磨(CMP)製程以平坦化上表面。
第1I圖繪示出形成於介電層128中之接觸窗特徵130。接觸窗特徵130係電性連接磁性穿隧接面堆疊之實際特徵116的上層與電路中其他部分。後續可形成膜層於接觸窗特徵130之頂部上以提供電路之導電互連路徑(conductive interconnect routing)。可以類似於用以形成互連結構之接觸窗特徵或介層窗特徵之適當製程形成接觸窗特徵130。
以下將根據例子說明接觸窗特徵130之形成。經由包括光微影及蝕刻步驟之圖案化製程形成穿過介電層128之接觸窗孔洞(contact hole)以露出磁性穿隧接面堆疊之實際特徵116的上層。藉由適當之技術(例如:一或多道物理氣相沉積)沉積導電材料於基板之上以填充接觸窗孔洞。上述導電材料可包括金屬或金屬合金(例如:銅、鋁或鎢),且可額外地包括襯層(例如:氮化鈦、鈦)。接著可使用如化學機械研磨(CMP)之平坦化製程以平坦化基板之上表面。
在其他的實施例中,以形成互連結構之金屬層或介層窗層之製程共同地形成接觸窗特徵,例如鑲嵌(damascene)製程或雙鑲嵌(dual damascene)製程。
第2A、2B、2C、2D、2E、2F、2G及2H圖繪示出經由形成虛設特徵於實際特徵上以形成磁性穿隧接面裝置之 製程。第2A圖繪示出圖案化下電極層而形成複數個下電極特徵202之圖案化步驟201。圖案化步驟201可與前述之圖案化步驟110或其他所屬領域之圖案化方法類似。在本例子中,調整圖案化步驟201以形成實質上筆直的(straight)輪廓(profile)。明確而言,下電極特徵202之側壁實質地垂直基板102。
第2圖繪示出沉積蝕刻停止層204於下電極特徵202上。沉積蝕刻停止層204於下電極特徵202之上表面上及下電極特徵202之側壁上。亦沿著下電極特徵202之間之介電層104之表面沉積蝕刻停止層204。可以介電材料(例如:氮化矽、氧化矽、或氮氧化矽)形成蝕刻停止層204。亦可使用其他合適之材料。
第2C圖繪示出沉積附加的介電層206及硬罩幕層208。介電層206可包括任何合適的介電材料,且可包括不只一層以適當技術(例如:化學汽相沉積或旋轉塗佈法)沉積之膜層。在一些例子中,可以與介電層104相同類型之材料形成介電層206。可對介電層進行額外的化學機械研磨以平坦化上表面。沉積硬罩幕層208於介電層206上,硬罩幕層208係用來圖案化介電層206。為了後續之蝕刻選擇性(etching selectivity),硬罩幕可包括不同於介電層206之材料。舉例來說,介電層206包括氧化矽或低介電常數介電材料,而硬罩幕層208包括氮化矽。
第2D圖繪示出用以暴露下電極特徵202之移除步驟210。舉例來說,可圖案化硬罩幕層208以露出介電薄膜位於下電極特徵202上之區域。可以前述之光微影技術圖案化硬罩 幕層208。移除步驟210可為蝕刻製程,尤其是乾蝕刻製程。在移除步驟210之後,一組柱形物207殘留於下電極特徵202之間。在本例子中,調整圖案化步驟210以形成具有實質上筆直的輪廓或稍微內凹的輪廓(slightly re-entrant,兩相鄰柱形物在202之上表面附近量測之開口尺寸稍大於在柱形物之介電材料206的頂部量測之開口尺寸)之柱形物。明確而言,柱形物特徵207之側壁實質地垂直基板102。
第2E圖繪示出形成間隔物209以及以視線式沉積步驟212形成磁性穿隧接面堆疊。可以介電材料形成間隔物209。可選擇間隔物209之厚度,以調整或控制將形成於下電極特徵202上之磁性穿隧接面堆疊214之尺寸。
沉積步驟212可類似於前述之沉積步驟114。沉積步驟212包括多重的沉積階段以沉積磁性穿隧接面堆疊之各別的薄膜層。在不同的例子中,間隔物沉積階段可包括一或多個沉積技術,例如化學汽相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他於磁性穿隧接面薄膜視線式沉積步驟前用以沉積共形間隔物209之沉積技術。於步驟212中,沉積磁性穿隧接面以形成第一組磁性穿隧接面特徵214於下電極202上並形成第二組磁性穿隧接面特徵215於柱形物207之頂部上。在一例子中,以視線沉積步驟形成磁性穿隧接面特徵214、215。因此,磁性穿隧接面堆疊214、215未形成於柱形物207之側壁上。因為柱形物207的存在,使得沉積步驟212將第二組磁性穿隧接面特徵215形成於不同於第一組磁性穿隧接面特徵214之水平(level)上。第一組磁性穿隧接面特徵214可稱為實際 特徵,因其在最終的結構中將具有功能。第二組磁性穿隧接面特徵215可稱為虛設特徵且於後續將被移除。
第2F圖繪示出沉積附加的介電層216。形成介電層216於第一組磁性穿隧接面特徵214及第二組磁性穿隧接面特徵215之頂部上。介電層216因而填入柱形物207之間的間隙(gap)中。可以與用來形成其他介電層(例如:介電層206及介電層104)相同類型之材料形成介電層216。
第2G圖繪示出移除虛設特徵215之平坦化步驟218。在一例子中,平坦化步驟218為化學機械研磨(CMP)製程。以化學機械研磨製程移除虛設特徵215並露出實際特徵214之上表面。因此,不須圖案化及蝕刻所沉積之磁性穿隧接面堆疊,即可移除原先所沉積之磁性穿隧接面堆疊中不為磁性穿隧接面裝置所用之部分。因此,這些特徵於整個製造過程中不會經歷或遭受任何蝕刻步驟,因而實質地消除磁性穿隧接面特徵214側面之損害(damage)。
第2H圖繪示出附加的介電層220及形成於其中之接觸窗222。在一例子中,先形成介電層220以覆蓋實際特徵214以及介電層206暴露的部分。可以與用來形介電層206相同類型之材料形成介電層220。然而,在一些例子中,可使用不同的介電材料。
在沉積介電層220之後,可將其圖案化以於其中形成接觸窗孔洞。可以包括微影步驟及蝕刻步驟之圖案化製程圖案化介電層220。此圖案化製程可類似於前述之圖案化製程(例如:用以形成第1I圖中之接觸窗孔洞之圖案化製程)。在形成接 觸窗孔洞之後,可以金屬材料填入接觸窗孔洞以形成接觸窗222。接著,可進行化學機械研磨(CMP)步驟以平坦化晶圓之表面並暴露出部分之介電層220。用以形成接觸窗220之製程類似於用以形成第1I圖中之接觸窗130之製程。
第3圖繪示出磁性穿隧接面堆疊300之膜層。根據這個例子,磁性穿隧接面堆疊300係位於下電極特徵301及接觸窗303之間。下電極特徵301可對應前述之下電極特徵112、202。接觸窗303可對應前述之接觸窗130、222。磁性穿隧接面堆疊300可對應前述之以沉積步驟114、212形成之實際特徵116、214。
如前所述,磁性穿隧接面堆疊300包括複數個膜層,包括釘扎層310(pinning layer)、第一鐵磁層302、絕緣層304、第二鐵磁層306以及上電極308。第一鐵磁層302也可稱為固定層(fixed layer)、參考層(reference layer)、或受釘扎層(pinned layer)。第二鐵磁層306也可稱為自由層(free layer)。在一些例子中,磁性穿隧接面堆疊300可不包括上電極層308,而上電極308之功能可被接觸窗303取代。在一替代性的結構中,自由層可設置於穿隧阻障層下,而受釘扎層以及其他相伴的反鐵磁層則可設置於穿隧阻障層之上。
在一些實施例中,釘扎層310係為由反鐵磁材料(anti-ferromagnetic material,簡稱AFM)所形成之膜層。在反鐵磁材料中,原子或分子之磁力矩排列而形成圖案,其中相鄰之原子或分子的自旋(spin)指向相反方向。可以各種材料形成釘扎層310,其包括但不限定於PtMn、IrMn、RhMn及FeMn。可 以各種沉積技術沉積上述材料,例如電漿氣相沉積(plasma vapor deposition)。
以反鐵磁釘扎層310將第一鐵磁層302(或受釘扎層)之磁力矩”釘扎”於特定方向。因此,第一鐵磁層302在磁性穿隧接面裝置之操作時不改變其磁力矩。可以各種材料形成第一鐵磁層302,其包括但不限定於CoFeB、CoFeTa、NiFe、Co、CoFe、CoPt、CoPd、FePt、或其他Ni、Co及Fe之合金。可以各種沉積技術沉積上述材料,例如電漿氣相沉積。
可以電性電阻材料(electrically resistive material)形成絕緣層304,例如氧化物材料。在這個例子中,以MgO形成絕緣層304。在替代的例子中,絕緣層304可包括鎂(Mg)、氧化鎂(MgO)、氧化鋁(AlO)、氮化鋁(AlN)、氮氧化鋁(AlON)、其他適當之材料、或其組合。可以適當的沉積方法形成絕緣層304,例如電漿氣相沉積。絕緣層304之厚度可約為5埃(angstrom)至約15埃。
亦可以鐵磁材料形成第二鐵磁層306(或自由層)。不同於第一鐵磁電極302,因為自由層306不相鄰於釘扎層,所以在磁性穿隧接面裝置之操作時,自由層306之磁力矩方向於不同的條件下可改變。
在一些例子中,沉積上電極層308於自由層306之上。根據一些例示性的例子,可以適當的導電材料形成上電極308。上述材料包括但不限定於Ti、Ta、Pt、或Ru。可以物理氣相沉積(PVD或濺鍍)或其他適當之製程形成上電極層308。
當自由層306之磁力矩與參考層302之磁力矩之方 向相同時,電子可更容易地穿隧過絕緣層304。這使得磁性穿隧接面在一相對較低之電阻態。因此,適當地施加極化電壓(polarized voltage)可使電流於下電極特徵301及接觸窗303之間流經磁性穿隧接面堆疊300。
在施加反向的極化電壓時,可使自由層108之磁力矩方向與參考層104之磁力矩方向相逆(oppose)。在此狀態下,電子較難穿隧過絕緣層304。這使得磁性穿隧接面在一相對較高之電阻態。上述不同的電阻態可用來表示數位值(digital value)。舉例來說,可以高電阻態表示數位”0”,而以低電阻態表示數位”1”。
第4圖根據一些實施例繪示出形成磁性穿隧接面裝置之方法的流程圖,上述方法係形成虛設特徵於實際特徵之下。根據這個例子,方法400包括圖案化金屬層以形成複數個下電極特徵之步驟402。可以各種光微影技術圖案化下電極特徵。
方法400更包括以視線式沉積形成磁性穿隧接面堆疊之步驟404,因而形成磁性穿隧接面堆疊之第一部分於下電極特徵之上,以及形成磁性穿隧接面堆疊之第二部分(犧牲部分)於不同於下電極特徵之上表面的水平上,且實質上不沉積磁性穿隧接面堆疊之材料於下電極特徵之側壁上。舉例來說,可形成磁性穿隧接面堆疊之第二部分於下電極特徵之間的溝槽中(如第1C圖所示)。因此,磁性穿隧接面堆疊之第二部分(犧牲部分)形成於低於下電極特徵之上表面的水平上。
方法400更包括沉積蝕刻停止層於磁性穿隧接面 堆疊之第一部分及磁性穿隧接面堆疊之第二部分上之步驟406。磁性穿隧接面堆疊之第二部分對應前述之虛設特徵117。亦可形成蝕刻停止層於下電極特徵及虛設特徵之間的間隙中。
方法400更包括形成圖案化硬罩幕於磁性穿隧接面堆疊之上以覆蓋磁性穿隧接面堆疊之第一部分並露出磁性穿隧接面堆疊之第二部分的步驟408。可於晶圓上沉積材料然後以各種光微影技術圖案化上述材料而形成圖案化硬罩幕。
方法400更包括移除磁性穿隧接面堆疊之第二部分的步驟410。上述移除步驟包括用以移除圖案化硬罩幕所暴露之磁性穿隧接面堆疊之第二部分的蝕刻製程。因此,不同於虛設特徵與實際特徵形成於單一水平且為單一連續之膜層的情況,移除步驟410僅移除掉虛設特徵而不須從實際特徵中移除掉虛設特徵。
第5圖根據一些實施例繪示出形成磁性穿隧接面裝置之方法的流程圖,上述方法係形成虛設(犧牲)特徵於實際特徵之上。根據這個例子,方法500包括圖案化金屬層以形成複數個下電極特徵之步驟502。可以各種光微影技術圖案化下電極特徵。
方法500更包括沉積用以覆蓋下電極特徵之上表面之介電層的步驟504。上述介電層亦填充下電極特徵之間的間隙。
方法500更包括圖案化上述介電層以暴露出下電極特徵之上表面的步驟506。其形成了一系列的柱形物於下電極特徵之間。
方法500更包括以視線式沉積形成磁性穿隧接面堆疊之步驟508,因而形成磁性穿隧接面堆疊之第一部分於下電極特徵之上,並形成磁性穿隧接面堆疊之第二部分於不同於磁性穿隧接面堆疊之第一部分之上表面的水平上。特別地,形成磁性穿隧接面堆疊之第二部分於下電極特徵之間的柱形物的頂部上。因此,磁性穿隧接面堆疊之第二部分形成於高於下電極特徵之上表面的水平上。以視線式沉積步驟形成磁性穿隧接面堆疊,其於柱形物之側壁上實質上不沉積磁性穿隧接面之材料。
方法500更包括沉積附加介電層以覆蓋磁性穿隧接面堆疊之第一部分及磁性穿隧接面堆疊之第二部分之步驟510。因此,附加的介電層填充了柱形物之間及形成於下電極特徵上之實際磁性穿隧接面特徵之上的間隙。
方法500更包括移除磁性穿隧接面堆疊之第二部分的步驟512。上述移除步驟包括移除磁性穿隧接面堆疊之第二部分的化學機械研磨製程。換句話說,將晶圓向下研磨(polish)至形成於柱形物上之磁性穿隧接面堆疊之第二部分完全被移除且暴露出磁性穿隧接面堆疊之第一部分之上層。
經由於此所描述之原理,不同於傳統技術,不須直接圖案化磁性穿隧接面堆疊層即可形成磁性穿隧接面裝置。因此,可實質地減少或消除磁性穿隧接面堆疊之損害。這降低了所使用之操作電流的範圍,因而可在較佳之功率效率(power efficiency)下操作裝置並改善記憶(memory)或保存(retention)之性質。
根據一個例子,一種積體電路之製造方法包括:圖案化金屬層以形成複數個下電極特徵;形成磁性穿隧接面堆疊,使得磁性穿隧接面堆疊之第一部分形成於下電極特徵之上,並使得磁性穿隧接面堆疊之第二部分形成於不同於下電極特徵之上表面的水平上;以及進行移除步驟以移除磁性穿隧接面堆疊之第二部分並保留磁性穿隧接面堆疊之第一部分實質上地完整。
根據一個例子,一種積體電路之製造方法包括:圖案化金屬層以形成複數個下電極特徵;以視線式沉積步驟形成磁性穿隧接面堆疊,使得磁性穿隧接面堆疊之第一組特徵係形成於下電極特徵之上表面上,磁性穿隧接面堆疊之第二組特徵係形成於一水平上,上述水平不同於下電極特徵之上表面;以及進行移除步驟以移除磁性穿隧接面堆疊之第二組特徵而保留磁性穿隧接面堆疊之第一組特徵實質上地完整。
根據一個例子,一種積體電路裝置包括:複數個下電極特徵設於一基板上。上述裝置更包括:磁性穿隧接面堆疊設於下電極特徵上。磁性穿隧接面堆疊包括:固定層(fixed layer)、阻障層、自由層(free layer)、上電極層。上述裝置更包括蝕刻停止層,形成於下電極特徵之側壁上,且延伸於下電極特徵之間之基板。
上述內容概述許多實施例的特徵,因此任何所屬技術領域中具有通常知識者,可更加理解本揭露之各面向。此技術領域中具有通常知識者,可容易地以本揭露為基礎,設計或修改其他製程及結構,以達到與本揭露實施例相同的目的及 /或得到相同的優點。此技術領域中具有通常知識者也應了解,在不脫離本揭露之精神和範圍內做不同改變、代替及修改,如此等效的創造並沒有超出本揭露的精神及範圍。
102‧‧‧基板
104‧‧‧介電層
106‧‧‧蓋層
112‧‧‧下電極特徵
116‧‧‧磁性穿隧接面堆疊
128‧‧‧介電層
130‧‧‧接觸窗特徵

Claims (10)

  1. 一種積體電路之製造方法,包括:圖案化一金屬層以形成複數個下電極特徵;以一視線式沉積步驟形成一磁性穿隧接面堆疊,使得該磁性穿隧接面堆疊之一第一部分形成於該些下電極特徵之上,該磁性穿隧接面堆疊之一第二部分形成於一水平上,該水平不同於該些下電極特徵之一上表面;以及進行一移除步驟以移除該磁性穿隧接面堆疊之該第二部分並保留該磁性穿隧接面堆疊之該第一部分實質上地完整。
  2. 如申請專利範圍第1項所述之積體電路之製造方法,更包括:沉積一介電層於該磁性穿隧接面堆疊之該第一部分上;以及形成接觸窗於該介電層中,該接觸窗連接該磁性穿隧接面堆疊之該第一部分。
  3. 如申請專利範圍第1項所述之積體電路之製造方法,其中該水平低於該些下電極特徵之該上表面。
  4. 如申請專利範圍第3項所述之積體電路之製造方法,更包括:於形成該磁性穿隧接面堆疊之後及進行該移除步驟之前,沉積一蝕刻停止層於該磁性穿隧接面堆疊之該第一部分及該磁性穿隧接面堆疊之該第二部分上;形成一圖案化硬罩幕於該磁性穿隧接面堆疊上,以覆蓋該磁性穿隧接面堆疊之該第一部分而暴露該磁性穿隧接面堆疊之該第二部分; 其中該移除步驟包括一用以移除該圖案化硬罩幕所暴露之該磁性穿隧接面堆疊之該第二部分的蝕刻製程。
  5. 如申請專利範圍第1項所述之積體電路之製造方法,其中該水平高於該些下電極特徵之該上表面。
  6. 如申請專利範圍第5項所述之積體電路之製造方法,更包括:在形成該磁性穿隧接面堆疊之前,沉積一介電層,該介電層覆蓋該些下電極特徵之該上表面;於形成該磁性穿隧接面堆疊之前,圖案化該介電層而於該介電層中形成溝槽以暴露出該些下電極特徵之該上表面;其中該水平為該介電層之一上表面。
  7. 如申請專利範圍第6項所述之積體電路之製造方法,更包括:在形成該磁性穿隧接面堆疊之後,沉積一附加介電層以覆蓋該磁性穿隧接面堆疊之該第一部分及該磁性穿隧接面堆疊之該第二部分;其中該移除步驟包括一化學機械平坦化製程,該化學機械平坦化製程移除該磁性穿隧接面堆疊之該第二部分,使得該附加介電層之一上表面與該磁性穿隧接面堆疊之該第一部分之上表面共平面。
  8. 如申請專利範圍第1項所述之積體電路之製造方法,其中形成該磁性穿隧接面堆疊之步驟包括:形成一固定層(fixed layer);形成一阻障層於該固定層上;形成一自由層(free layer)於該阻障層上;以及 形成一上電極於該自由層上。
  9. 一種積體電路之製造方法,包括:圖案化一金屬層以形成複數個下電極特徵;以一視線式沉積步驟形成一磁性穿隧接面堆疊,使得該磁性穿隧接面堆疊之一第一組特徵係形成於該些下電極特徵之上表面上,該磁性穿隧接面堆疊之一第二組特徵係形成於一水平上,該水平不同於該些下電極特徵之上表面;以及進行一移除步驟以移除該磁性穿隧接面堆疊之該第二組特徵而保留該磁性穿隧接面堆疊之該第一組特徵實質上地完整;其中形成該磁性穿隧接面堆疊之步驟包括:形成一第一鐵磁層;形成一絕緣層於該第一鐵磁層上;形成一第二鐵磁層於該絕緣層上;以及形成一上電極於該第二鐵磁層上。
  10. 一種積體電路,包括:複數個下電極特徵設於一基板上;以及磁性穿隧接面堆疊設於該些下電極特徵上,該些磁性穿隧接面堆疊包括:一固定層(fixed layer);一阻障層;一自由層(free layer);一上電極層;以及一蝕刻停止層,形成於該些下電極特徵之側壁上,且延伸 於該些下電極特徵之間之基板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI714327B (zh) * 2018-11-02 2020-12-21 大陸商江蘇魯汶儀器有限公司 一種磁性穿隧接面製作方法
TWI720599B (zh) * 2018-08-27 2021-03-01 台灣積體電路製造股份有限公司 磁性穿隧接面結構及其製造方法
TWI797357B (zh) * 2019-07-17 2023-04-01 聯華電子股份有限公司 半導體元件及其製作方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
CN107037644A (zh) * 2017-06-05 2017-08-11 京东方科技集团股份有限公司 显示基板母板及其制作方法、显示基板、面板及装置
US10069064B1 (en) * 2017-07-18 2018-09-04 Headway Technologies, Inc. Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same
CN109545744B (zh) * 2017-09-21 2020-08-21 上海磁宇信息科技有限公司 一种磁性随机存储器单元阵列及周边电路连线的制造方法
CN109560190B (zh) * 2017-09-26 2023-02-07 中电海康集团有限公司 包括低k介电材料的mram与其的制作方法
US10262868B1 (en) * 2017-10-17 2019-04-16 Globalfoundries Singapore Pte. Ltd. Self-aligned planarization of low-K dielectrics and method for producing the same
US10622551B2 (en) * 2017-11-29 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US10522741B1 (en) 2018-06-14 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Under-cut via electrode for sub 60nm etchless MRAM devices by decoupling the via etch process
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
US11508782B2 (en) * 2018-10-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for MTJ patterning
US10868239B2 (en) * 2018-10-25 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient protection layer in MTJ manufacturing
US10593728B1 (en) * 2018-12-10 2020-03-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (MTJ) structures
US10903417B2 (en) 2019-02-04 2021-01-26 International Business Machines Corporation MTJ containing device with replacement top electrode
CN111613661B (zh) * 2019-02-22 2024-03-26 中国科学院物理研究所 隧道结、其制备方法和应用
CN111697131B (zh) * 2019-03-11 2023-04-07 中电海康集团有限公司 Mram的制备方法
US11049537B2 (en) * 2019-07-29 2021-06-29 Applied Materials, Inc. Additive patterning of semiconductor film stacks
CN112820821A (zh) * 2019-11-15 2021-05-18 联华电子股份有限公司 半导体元件及其制作方法
US11672180B2 (en) * 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US11856854B2 (en) * 2021-04-09 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device structures and method of fabricating the same

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10050076C2 (de) 2000-10-10 2003-09-18 Infineon Technologies Ag Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme
KR100399436B1 (ko) 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
JP3576118B2 (ja) 2001-03-30 2004-10-13 株式会社東芝 磁気抵抗効果素子およびその製造方法
KR100482370B1 (ko) 2002-09-27 2005-04-13 삼성전자주식회사 게이트 산화막의 두께가 다른 반도체장치
US6943038B2 (en) 2002-12-19 2005-09-13 Freescale Semiconductor, Inc. Method for fabricating a flux concentrating system for use in a magnetoelectronics device
US6784091B1 (en) * 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
US7183130B2 (en) * 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof
US6929958B2 (en) 2003-11-21 2005-08-16 Headway Technologies, Inc. Method to make small isolated features with pseudo-planarization for TMR and MRAM applications
US20050148196A1 (en) 2003-12-26 2005-07-07 Manish Sharma Method and system for patterning material in a thin film device
US7109539B2 (en) * 2004-03-09 2006-09-19 International Business Machines Corporation Multiple-bit magnetic random access memory cell employing adiabatic switching
US6946698B1 (en) * 2004-04-02 2005-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device having low-k inter-metal dielectric
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
JP2009530288A (ja) * 2006-03-16 2009-08-27 ノバルティス アクチエンゲゼルシャフト 特に黒色腫の処置のためのヘテロ環式有機化合物
JP2008166633A (ja) 2006-12-26 2008-07-17 Koshin Denki Kk 磁気センサデバイスの製造方法
US7825000B2 (en) * 2007-09-05 2010-11-02 International Business Machines Corporation Method for integration of magnetic random access memories with improved lithographic alignment to magnetic tunnel junctions
US9136463B2 (en) * 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US7885105B2 (en) * 2008-03-25 2011-02-08 Qualcomm Incorporated Magnetic tunnel junction cell including multiple vertical magnetic domains
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US7884433B2 (en) * 2008-10-31 2011-02-08 Magic Technologies, Inc. High density spin-transfer torque MRAM process
US9368716B2 (en) * 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
US7989224B2 (en) 2009-04-30 2011-08-02 International Business Machines Corporation Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8169816B2 (en) * 2009-09-15 2012-05-01 Magic Technologies, Inc. Fabrication methods of partial cladded write line to enhance write margin for magnetic random access memory
TWI532138B (zh) 2009-11-17 2016-05-01 三星電子股份有限公司 具有導電結構的半導體元件及其形成方法
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8455965B2 (en) 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions
US8278122B2 (en) * 2010-01-29 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming MTJ cells
US8722543B2 (en) * 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8674465B2 (en) * 2010-08-05 2014-03-18 Qualcomm Incorporated MRAM device and integration techniques compatible with logic integration
US8406045B1 (en) * 2011-01-19 2013-03-26 Grandis Inc. Three terminal magnetic element
KR20130017267A (ko) * 2011-08-10 2013-02-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP5551129B2 (ja) * 2011-09-07 2014-07-16 株式会社東芝 記憶装置
US8704320B2 (en) * 2011-09-12 2014-04-22 Qualcomm Incorporated Strain induced reduction of switching current in spin-transfer torque switching devices
US8866242B2 (en) 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US9847478B2 (en) 2012-03-09 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for resistive random access memory (RRAM)
US8803293B2 (en) * 2012-05-11 2014-08-12 Headway Technologies, Inc. Method to reduce magnetic film stress for better yield
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US8901687B2 (en) * 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
CN103928608B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 磁阻存储器的形成方法
US9331277B2 (en) 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8869436B2 (en) 2013-02-27 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory structure and method to recreate filament and recover resistance window
US9478638B2 (en) 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US9349953B2 (en) 2013-03-15 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
KR102054819B1 (ko) 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP2827395A1 (en) * 2013-07-16 2015-01-21 Imec Method for patterning a magnetic tunnel junction stack
US9142761B2 (en) 2013-08-29 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a magnetic tunnel junction device
US9196825B2 (en) 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
KR102152145B1 (ko) * 2013-09-09 2020-09-07 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
US9257636B2 (en) * 2013-09-11 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic random-access memory (MRAM) formation by direct self-assembly method
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
US9142762B1 (en) * 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102175471B1 (ko) * 2014-04-04 2020-11-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9349772B2 (en) * 2014-04-25 2016-05-24 Globalfoundries Singapore Pte. Ltd. Methods for fabricatingintegrated circuits with spin torque transfer magnetic randomaccess memory (STT-MRAM) including a passivation layer formed along lateral sidewalls of a magnetic tunnel junction of the STT-MRAM
US9281168B2 (en) * 2014-06-06 2016-03-08 Everspin Technologies, Inc. Reducing switching variation in magnetoresistive devices
US10003014B2 (en) * 2014-06-20 2018-06-19 International Business Machines Corporation Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching
KR102259870B1 (ko) * 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
US9343659B1 (en) * 2014-11-07 2016-05-17 Qualcomm Incorporated Embedded magnetoresistive random access memory (MRAM) integration with top contacts
US9564575B2 (en) * 2014-12-30 2017-02-07 Globalfoundries Singapore Pte. Ltd. Dual encapsulation integration scheme for fabricating integrated circuits with magnetic random access memory structures
US9923137B2 (en) * 2015-03-05 2018-03-20 Globalfoundries Singapore Pte. Ltd. Magnetic memory with tunneling magnetoresistance enhanced spacer layer
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US10510946B2 (en) * 2015-07-23 2019-12-17 Globalfoundries Singapore Pte. Ltd. MRAM chip magnetic shielding
US9847473B2 (en) * 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US10096768B2 (en) * 2015-05-26 2018-10-09 Globalfoundries Singapore Pte. Ltd. Magnetic shielding for MTJ device or bit
US10199572B2 (en) * 2015-05-27 2019-02-05 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
US9786839B2 (en) * 2015-07-23 2017-10-10 Globalfoundries Singapore Pte. Ltd. 3D MRAM with through silicon vias or through silicon trenches magnetic shielding
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720599B (zh) * 2018-08-27 2021-03-01 台灣積體電路製造股份有限公司 磁性穿隧接面結構及其製造方法
TWI714327B (zh) * 2018-11-02 2020-12-21 大陸商江蘇魯汶儀器有限公司 一種磁性穿隧接面製作方法
TWI797357B (zh) * 2019-07-17 2023-04-01 聯華電子股份有限公司 半導體元件及其製作方法
US11785785B2 (en) 2019-07-17 2023-10-10 United Microelectronics Corp. Semiconductor device and method for fabricating the same

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