CN106601904B - 磁性隧道结器件及其形成方法 - Google Patents

磁性隧道结器件及其形成方法 Download PDF

Info

Publication number
CN106601904B
CN106601904B CN201610648445.XA CN201610648445A CN106601904B CN 106601904 B CN106601904 B CN 106601904B CN 201610648445 A CN201610648445 A CN 201610648445A CN 106601904 B CN106601904 B CN 106601904B
Authority
CN
China
Prior art keywords
tunnel junction
magnetic tunnel
layer
bottom electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610648445.XA
Other languages
English (en)
Other versions
CN106601904A (zh
Inventor
卡洛斯·H·迪亚兹
庄学理
李汝谅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106601904A publication Critical patent/CN106601904A/zh
Application granted granted Critical
Publication of CN106601904B publication Critical patent/CN106601904B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • H10N50/85Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

一种方法包括图案化金属层以形成多个底电极部件,通过视线沉积工艺形成磁性隧道结(MTJ)堆叠件使得在底电极部件上形成MTJ堆叠件的第一部分,并且在与底电极部件的顶面不同的水平上形成MTJ堆叠件的第二部分,以及实施去除工艺以去除MTJ堆叠件的第二部分而留下基本完整的MTJ堆叠件的第一部分。本发明的实施例还涉及磁性隧道结器件及其形成方法。

Description

磁性隧道结器件及其形成方法
技术领域
本发明的实施例涉及磁性隧道结器件及其形成方法。
背景技术
在半导体集成电路(IC)产业中,在IC材料和设计上的技术进步已经产生了一代又一代的IC,而且每一代都具有比上一代更小和更复杂的电路。在IC演化的过程中,由于减小了最小部件尺寸或几何尺寸(即,使用制造工艺可以创建的最小组件(或线)),功能密度(即,单位芯片面积上互连器件的数量)已普遍增加。这样的按比例缩放也增加了IC处理和制造的复杂性。
可以是集成电路的一部分的一种部件类型是磁性隧道结(MTJ)。MTJ是一种器件,这种器件可根据器件内的磁性材料的状态改变自身的电阻状态。MTJ器件包括位于两个铁磁层之间的薄的绝缘层。一个磁性层可以称为参照层。其它磁性层可以称为自由层。参照层的磁矩大致保持相同的方向。相反地,通过在结两端施加电压,可以逆转自由层的磁矩的方向。当自由层和参照层的磁距的方向相同时,电子可以更容易地隧穿薄的绝缘层。在这种状态下,结具有相对较低的电阻率。
通过施加具有相反极性的电压,自由层的磁矩可以切换到参照层的磁距的相反方向。在这种状态下,电子隧穿绝缘层更为困难,导致结具有相对较高的电阻率。不同的电阻状态可用于存储逻辑值。本领域的努力是改进所需要的。
发明内容
本发明的实施例提供了一种形成磁性隧道结器件的方法,包括:图案化金属层以形成多个底电极部件;通过视线沉积工艺形成磁性隧道结(MTJ)堆叠件,使得在所述底电极部件上形成所述磁性隧道结堆叠件的第一部分,并且在与所述底电极部件的顶面不同的水平上形成所述磁性隧道结堆叠件的第二部分;以及实施去除工艺以去除所述磁性隧道结堆叠件的所述第二部分而留下基本完整的所述磁性隧道结堆叠件的所述第一部分。
本发明的另一实施例提供了一种形成磁性隧道结器件的方法,包括:图案化金属层以形成多个底电极部件;使用视线沉积工艺形成磁性隧道结(MTJ)堆叠件,使得在所述底电极部件的顶面上形成第一组磁性隧道结部件,并且在与所述底电极部件的顶面不同的水平上形成第二组磁性隧道结部件;以及实施去除工艺以去除所述第二组磁性隧道结部件而留下基本完整的所述第一组磁性隧道结部件。
本发明的又一实施例提供了一种磁性隧道结器件,包括:多个底电极部件,设置在衬底上;磁性隧道结(MTJ)堆叠件,设置在所述底电极部件上,所述磁性隧道结堆叠件包括:固定层;阻挡层;自由层;以及顶电极层;以及蚀刻停止层,形成在所述底电极部件的侧壁上以及沿着所述底电极部件之间的所述衬底。
附图说明
当结合附图进行阅读时,从以下详细描述可最佳地理解本发明的各个方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各种部件的尺寸可以被任意增大或减小。
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H和图1I是根据在此描述的原理的实例示出通过在实部件下面形成伪部件以形成MTJ的示意性工艺的图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H是根据在此描述的原理的实例示出通过在实部件上面形成伪部件以形成MTJ器件的示意性工艺的图。
图3是根据在此描述的原理的实例示出MTJ堆叠件的示意性层的图。
图4是根据在此描述的原理的实例示出通过在实部件下面形成伪部件以形成MTJ器件的示意性方法的流程图。
图5是根据在此描述的原理的实例示出通过在实部件上面形成伪部件以形成MTJ器件的示意性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且,为了便于描述,在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),并且在此使用的空间相对描述符可以同样地作出相应的解释。
如上所述,MTJ器件包括被很薄的介电层分离的两个铁磁层,从而使得电流只能通过隧道效应流过结。数据是根据不同的电阻保存在MTJ。当两个铁磁层反平行时,电阻R1是高的并且代表诸如0的一种状态。而两个铁磁层平行时,电阻R2是低的并且代表诸如1的另一种状态。
两个铁磁层的一个被钉扎到一个固定的方向,称为钉扎铁磁层。通过一个或两个相邻的钉扎层获得钉扎效应。另一个铁磁层是自由的以在写入期间通过特定电流电平上的极化电流改变其方向,因此称为自由层。
形成MTJ器件的传统方法包括形成MTJ层的毯状堆叠件。毯状堆叠件可以包括参照层、绝缘层、自由层和顶顶电极。然后可以使用传统的光刻技术图案化毯状堆叠件。这样的光刻技术接着蚀刻工艺,蚀刻工艺在毯状堆叠件中蚀刻图案。但是,这样的蚀刻可导致保留的或产生的部件侧边的损坏,特别是MTJ自身。
这里公开的用于形成MTJ器件的方法消除了图案化和蚀刻这样的部件。使用这种技术,MTJ器件可以大致无损。在实例中,在衬底上形成一组底电极部件。然后使用视线沉积工艺在底电极部件上形成MTJ堆叠件。视线沉积工艺是定向沉积并且当应用于填充开口时在侧壁上无沉积(或无大量沉积)。视线沉积工艺自下部向上填充开口并且因此也称为自下而上的沉积工艺。例如,具有较高的DC偏压的物理汽相沉积(PVD)工艺将提供视线沉积。这里进一步描述,视线沉积工艺是具有零侧向沉积或基本上没有侧向沉积的各向异性沉积。朝向底面(在垂直于衬底的顶面的方向)的沉积速率称为正常沉积速率Dn以及在侧面(与衬底的顶面水平或平行)上的沉积速率称为侧面沉积速率Dr。比率Dn/Dr限定了沉积工艺的各向异性行为。在本发明中,视线沉积工艺是比率Dn/Dr为0或大致更小(诸如小于5%或1%)的沉积工艺。形成底电极部件,从而使得当视线沉积工艺发生时,将去除的部分MTJ堆叠件与将保留的部分MTJ堆叠件形成在不同的水平上。在实例中,在底电极部件之间存在沟槽,在其中形成将要去除的部分MTJ堆叠件。在实例中,在底电极部件之间存在柱子,在其上形成将要去除的部分MTJ堆叠件。通过使将要去除的部分MTJ堆叠件与将要保留的部分MTJ堆叠件在不同的水平上,可以去除部分而无需蚀刻与将保留的部分MTJ堆叠件相邻的MTJ材料。
使用本文描述的原理,可以基本减少或消除对MTJ堆叠件的损害。这允许更紧密的电阻分布、更好的功率和开关效率。
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H和图1I是根据本发明的一些实施例的在各个制造阶段处的具有MTJ器件的半导体结构的截面图。MTJ器件及其制造方法集中地描述如下。图1A是示出衬底102的图。在一些实施例中,衬底102包括硅。可选地,根据一些实施例,衬底102可以包括诸如锗的其它元素半导体。在一些实施例中,衬底102额外地或可选地包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。在一些实施例中,衬底102包括诸如硅锗、碳化硅锗、磷化镓砷和磷化镓铟的合金半导体。衬底102也可以是绝缘体上硅(SOI)的形式。通常地,SOI衬底包括在绝缘层上形成的一层半导体材料(例如硅、锗等)。例如,绝缘层可以是掩埋氧化物(BOX)层或氧化硅层。此外,可以使用的其它衬底包括多层衬底、梯度衬底、混合取向衬底、它们的组合等。在各个实施例中,衬底102包括通过诸如离子注入和/或扩散的工艺形成的诸如p型阱、n型阱、p型源极/漏极部件和/或n型阱源极/漏极部件的各个p型掺杂区和/或n型掺杂区。衬底102可以包括诸如电阻器、电容器、二极管、诸如场效应晶体管(FET)的晶体管的其它功能部件。衬底102可以包括配置为分离在衬底102上形成的各个器件的横向隔离部件。在一些实施例中,在互连结构上或内形成MTJ器件。例如,在两个相邻的金属层之间形成MTJ器件。在这种情况下,衬底102可以进一步包括部分互连结构,互连结构进一步包括多个金属层和接触部件和通孔部件。
在衬底102上形成导电材料层并且图案化导电材料层以形成底电极。出于各个制造方面的考虑可以额外地沉积其它的材料层。在示意性实施例中,如图1A所示,分别在衬底102上沉积介电层104、覆盖层106和底电极层108。
通过在衬底102上沉积介电材料可形成介电层104。介电层104可由诸如二氧化硅(SiO2)、氮氧化硅、低k介电材料或它们的组合的各种介电材料制成。介电层104的形成可包括旋涂、化学汽相沉积(CVD)、其它合适的技术或它们的组合。
然后在介电层104上沉积覆盖层106。覆盖层106可以由设计为诸如阻挡底电极层108内的金属扩散到介电层104或衬底102的一个或多个功能的材料制成。覆盖层106可以额外地或可选地具有诸如用作蚀刻停止层并且因此大致抵抗各个蚀刻工艺的其它功能。覆盖层106可以包括不同于介电层104的介电材料的介电材料。在实例中,阻挡层106可以通过诸如CVD或PVD的合适的技术由氮化硅(Si3N4)制成。也考虑其他类型的材料。
底电极层108可由诸如金属或金属合金材料的各种导电材料制成。例如,底电极层108可由铜(Cu)、钨(W)、铝(Al)、钛(Ti)、钽(Ta)或其它合适的导电材料或层的组合制成。底电极层108可以通过诸如物理汽相沉积(PVD)、镀或包括通过PVD形成晶种层并且然后通过镀在种层上形成底电极层的步骤的合适的技术沉积。
图1B是示出示意性的图案化工艺110以图案化底电极108以形成底电极部件112的图。在实例中,图案化工艺110包括通过光刻工艺在底电极层108上形成图案化的光刻胶层并且使用图案化的光刻胶层作为蚀刻掩模蚀刻底电极层108。光刻工艺可以包括涂布、曝光和显影。通过诸如旋涂的合适的工艺在底电极层108上涂布光刻胶层。然后通过光掩模将光刻胶层曝光于光源。然后显影曝光的光刻胶层以形成图案化的光刻胶层。光刻工艺可以进一步包括诸如软烘烤、曝光后烘烤和硬烘烤的一个或多个烘烤工艺。光刻工艺可以可选地包括诸如电子束直写或无掩模光刻的其它技术。可选地,硬掩模可用作蚀刻掩模。在这种情况下,在底电极层108和光刻胶层之间沉积硬掩模层;通过光刻工艺图案化光刻胶层,并且对硬掩模应用蚀刻工艺以将图案化的光刻胶层的图案转移到硬掩模层。
蚀刻工艺可以包括干蚀刻、湿蚀刻或两者。在实例中,蚀刻工艺可以是反应离子刻蚀(RIE)工艺。
在一些实例中,图案化工艺110可以设计为对底电极部件112创建底切轮廓。如图1B所示,形成底电极部件112使得顶部比底部更宽。通过调整用于去除部分底电极层108的定向蚀刻工艺的角度可以获得底切轮廓。然而,在一些实例中,底电极部件112可以形成一个大致笔直的轮廓。在这种情况下,底电极部件112的侧壁基本垂直于衬底102。
图1C是示出用于形成MTJ堆叠件116、117的示意性视线工艺114的图。在本实施例中,通过视线沉积的MTJ堆叠件在暴露的底电极侧壁上没有(或大致没有)MTJ材料的沉积。将在下面进一步详细描述,MTJ堆叠件116、117包括多个层。特别地,形成MTJ堆叠件包括形成钉扎层、第一铁磁层、绝缘层、第二铁磁层和顶电极层。在实例中,使用诸如具有足够高的DC偏压使得没有侧面沉积的PVD的视线沉积工艺形成MTJ堆叠件116、117。因此,不在底电极部件112的侧壁上形成MTJ堆叠件116、117。沉积工艺114创建了位于底电极部件112的顶部上的MTJ堆叠件的第一部分116和与底电极部件112相邻的MTJ堆叠件的第二部分117。换言之,在底电极部件112之间的沟槽内和在介电层104和/或阻挡层106的任何保留部分上形成第二部分117。视线沉积工艺114和图1C所示的底切轮廓在MTJ堆叠的第二部分117和底电极部件112之间产生间隙107。第一部分116代表在底电极部件112的顶部上形成的一组实部件。第二部分117代表一组伪部件(牺牲的)。因为它们最终将会被去除,所以称为伪部件,将在下面进一步详细地描述。
图1D是代表沉积工艺118以为MTJ部件116的侧壁形成保护层并且也用作蚀刻停止层120的图。例如,沉积工艺118可以包括原子层沉积(ALD)工艺或化学汽相沉积(CVD)工艺。也可以使用其它合适的工艺。蚀刻停止层可以由诸如碳化硅、氮化硅或其它合适的材料膜的各种材料制成。这样的材料设计为对各种蚀刻工艺具有大致的抗性。在本实例中,在底电极部件112和MTJ堆叠件的伪部件117之间的间隙中形成蚀刻停止层120并且保护第一部分116免受后续蚀刻。
图1E是示出在MTJ堆叠件的实部件116的顶部上形成图案化的掩模122的图。在实例中,掩模122可以是通过光刻工艺形成的图案化的光刻胶层。可选地,图案化的掩模122可以是通过包括沉积硬掩模层(诸如氧化硅或氮化硅),在硬掩模层上形成图案化的光刻胶层并且通过蚀刻将图案从图案化的光刻胶层转移到硬掩模层的步骤形成的硬掩模。
图1F是示出示意性去除工艺124以去除伪部件117的图。在本实例中,掩模122保护实部件116免受去除工艺124的损害。因此,仅去除伪部件117,因为它们暴露于去除工艺124。在实例中,去除工艺124是蚀刻工艺。例如,去除工艺124可以是反应离子蚀刻工艺。
图1G示出去除工艺126以去除掩模122。去除工艺126可以是湿蚀刻工艺或干蚀刻工艺。去除工艺126可以设计为选择性地去除掩模122而留下基本完整的保留的部件。由于视线MTJ沉积工艺的本性和通过贯穿后续图案化和去除工艺的保护层120的对部件116的后续保护,因此MTJ部件116是无蚀刻损害的。
图1H是示出设置在MTJ堆叠件的实部件116上的示意性介电层128的图。在一些实例中,用于介电层128的材料可以与用于介电层104的材料相同。介电层128覆盖MTJ堆叠件的实部件116的顶部和侧面。额外地,介电层128填充了底电极部件112之间的间隔。例如,介电层128可以包括氧化硅、低k介电材料、其它合适的介电材料或它们的组合。形成介电层的方法包括诸如CVD或包括旋涂和固化的步骤的合适的沉积技术。该方法可以进一步包括化学机械抛光(CMP)以平坦化顶面。
图1I是示出在介电层128内形成的接触部件130的图。接触部件130提供了位于MTJ堆叠件的实部件116的顶层和电路的其它部分之间的电连接。可以在接触部件130的顶部上形成后续层以为电路提供导电互连路线。通过与用于形成接触部件或互连结构的通孔部件的步骤类似的合适的步骤形成接触部件130。
根据实例在下面描述接触部件130的形成。使用包括光刻工艺和蚀刻的图案化工艺形成穿过介电层128的接触孔以暴露MTJ堆叠件的实部件116的顶层。通过诸如一个或多个PVD沉积的合适的技术在衬底上沉积导电材料以填充接触孔。导电材料可以包括诸如铜、铝或钨的金属或金属合金,以及可以额外地包括诸如氮化钛和钛的衬垫层。然后可以使用诸如CMP工艺的平坦化工艺以平坦化衬底的顶面。
在其它实施例中,可以通过诸如镶嵌工艺或双镶嵌工艺的工艺形成互连结构的一个金属层或一个通孔层以共同地形成接触部件。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H是示出通过在实部件上形成伪部件以形成MTJ器件的示意性工艺的图。图2A示出了图案化工艺201以图案化底电极层以形成多个底电极部件202。图案化工艺201可以类似于上述的图案化工艺110或本领域图案化方案的其它规定。在本实例中,图案化工艺201设计为创建大致笔直的轮廓。特别地,底电极部件202的侧壁大致垂直于衬底102。
图2B是示出底电极部件202上的蚀刻停止层204的沉积的图。蚀刻停止层204沉积在底电极部件202的顶面上和底电极部件202的侧壁上。也沿着底电极部件202之间的介电层104的表面沉积蚀刻停止层204。蚀刻停止层204可以由诸如氮化硅、氧化硅或氮氧化硅的介电材料制成。也可以使用其它合适的材料。
图2C是示出额外的介电层206和硬掩模层208的沉积的图。介电层206可以包括任何合适的介电材料并且可以包括不止一层,可以通过诸如CVD或旋涂的合适的技术沉积。在一些实例中,介电层206可以由与介电层104相同类型的材料制成。CMP可以额外地应用于介电层以平坦化顶面。在介电层206上沉积硬掩模层208并且硬掩模层208用于图案化介电层206。硬掩模可以包括与介电层206的材料不同的材料以用于后续的蚀刻选择性。例如,介电层206包括氧化硅或低k介电材料,而硬掩模层208包括氮化硅。
图2D是示出暴露底电极部件202的示意性去除工艺210的图。例如,可以图案化硬掩模层208以暴露底电极部件202上面的介电膜的区域。使用如上所述的光刻技术图案化硬掩模层208。去除工艺210可以是蚀刻工艺,特别是,干蚀刻工艺。在去除工艺210之后,在底电极部件202之间保留一组柱207。在本实例中,图案化工艺210设计为创建具有大致笔直的轮廓或稍微再凹入轮廓(与柱的电介质206的顶部处的开口尺寸相比,当在202的顶面附近测量时,两个相邻柱之间的开口尺寸稍微更大)的柱。特别地,柱部件207的侧壁大致垂直于衬底102。
图2E示出间隔件209的形成以及视线沉积工艺212以形成MTJ堆叠件。间隔件209可以由介电材料制成。可以选择间隔件209的厚度以调整或控制将在底电极部件202上形成的MTJ堆叠件214的尺寸。
沉积工艺212可以与上述的沉积工艺114相似。沉积工艺212包括多沉积步骤以沉积MTJ堆叠件的各自的膜。在各个实例中,间隔件沉积步骤可包括诸如CVD、PVD、原子层沉积(ALD)或设计为在MTJ膜的视线沉积工艺之前沉积共形的间隔件209的其它沉积技术。在工艺212中的MTJ沉积在底电极部件202上创建了第一组MTJ部件214并且在柱207的顶部上创建了第二组MTJ部件215。在实例中,使用视线沉积工艺形成MTJ部件214、215。因此,没有在柱207的侧壁上形成MTJ堆叠件214、215。由于柱207的存在,沉积工艺212产生的第二组MTJ部件215与第一组MTJ部件214形成在不同的水平上。由于第一组MTJ部件214将在最终的结构中起作用,因此它们可以称为实部件。第二组MTJ部件215可以称为伪部件并且将后续去除。
图2F是示出额外的介电层216的沉积的图。在第一组MTJ部件214和第二组MTJ部件215的顶部上形成介电层216。介电层216因此填充了柱207之间的间隙。介电层216可以由与用于形成诸如介电层206和介电层104的其它介电层的相同类型的材料制成。
图2G示出去除伪部件215的平坦化工艺218。在实例中,平坦化工艺218是CMP工艺。CMP工艺应用于去除伪部件215和暴露实部件214的顶面。因此,不必须图案化和蚀刻沉积的MTJ堆叠件,去除部分最初沉积的不与MTJ器件使用的MTJ堆叠件。因此,随着这些部件不再经历或遭受贯穿制造工艺的蚀刻工艺,对MTJ部件214的侧面的损害大致消除。
图2H是示出额外的介电层220和在其中形成的接触件222的图。在实例中,首先沉积介电层220以覆盖实部件214和介电层206的暴露的部分。介电层220可以由与介电层206相同类型的材料制成。在一些实例中,然而,可以使用不同的介电材料。
在沉积介电层220之后,图案化介电层220以在其中形成接触孔。可使用包括光刻工艺和蚀刻的图案化工艺图案化介电层220。图案化工艺可与诸如形成图1I中的接触孔的图案化工艺的之前的图案化工艺类似。在接触孔形成之后,可以用金属材料填充接触孔以形成接触件222。然后,可以实施CMP工艺以平坦化晶圆的表面并且暴露部分介电层220。形成接触件222的步骤与形成图1I中的接触件130的步骤类似。
图3是示出MTJ堆叠件300的示意性层的图。根据本实例,在底电极部件301和接触件303之间放置MTJ堆叠件300。底电极部件301可对应于上述的底电极部件112、202。接触件303可对应于上述的接触件130、222。MTJ堆叠件300可对应于通过上述沉积工艺114、212形成的实部件116、214。
如上所述,MTJ堆叠件300包括多个层,多个层包括钉扎层310、第一铁磁层302、绝缘层304、第二铁磁层306和顶电极308。第一铁磁层302也可以称为固定层、参照层或钉扎层。第二铁磁层306也可以称为自由层。在一些实例中,MTJ堆叠件300可不包括顶电极层308。反而,通过接触件303可实施顶电极308的功能。在可选结构中,自由层可以放置在隧道阻挡件的下面并且钉扎的和关联的反铁磁层可以放置在隧道阻挡件上面。
在一些实施例中,钉扎层310是一层反铁磁(AFM)材料。反铁磁材料是其中的原子或分子的磁矩对齐使得形成图案的那些,其中相邻的原子或分子具有指向相反方向的自旋。钉扎层310可以由包括但不限于铂锰(PtMn)、铱锰(IrMn)、铑锰(RhMn)和铁锰(FeMn)的各种材料制成。可以使用诸如等离子体汽相沉积(PVD)的各种沉积技术沉积这样的材料。
第一铁磁层302或钉扎层具有通过反铁磁钉扎层310在特定方向上“钉扎”的磁矩。因此,在MTJ器件的操作期间,第一铁磁层302不改变它的磁距。第一铁磁层302可以由包括但不限于CoFeB、CoFeTa、NiFe、Co、CoFe、CoPt、CoPd、FePt或Ni、Co和Fe的其它合金的各种材料制成。通过使用诸如PVD的各个沉积技术沉积这样的材料。
可以由诸如氧化物材料的电阻材料形成绝缘层304。在本实例中,绝缘层304由氧化镁(MgO)制成。在可选实例中,绝缘层304可以包括镁(Mg)、MgO、氧化铝(AlO))、氮化铝(AlN)、氮氧化铝(AlON)、其它合适的材料或它们的组合。可通过诸如PVD的合适的沉积方法形成绝缘层304。绝缘层304在从约5埃至约15埃的厚度范围内。
第二铁磁层306或自由层也由铁磁材料制成。不同于第一铁磁层302,由于不存在与自由层306相邻的钉扎层,在MTJ器件的操作期间,自由层306的磁距方向在各种情况下可以改变。
在一些实例中,顶电极层308沉积在自由层306上。根据特定的示意性实例,顶电极308可以由合适的导电材料制成。这样的材料包括但不限于钛(Ti)、钽(Ta)、铂(Pt))或钌(Ru)。可以使用物理汽相沉积(PVD或溅射)或另外合适的工艺形成顶电极层308。
当自由层306的磁距与参照层302的磁距在相同的方向时,电子可以更容易地隧穿绝缘层304。这导致MTJ将处于相对低的电阻状态。因此,应用适当的极化电压,电流可以流过底电极部件301和接触件303之间的MTJ堆叠件300。
应用相反的极化电压,自由层108的磁距的方向可以设定为与参照层104的磁距的方向相反。在这种情况下,电子更难隧穿绝缘层304。这导致MTJ将处于高的电阻状态。不同的电阻状态可用于代表数位值。例如,高电阻状态可用于代表数位“0”,而低电阻状态可用于代表数位“1”。
图4是根据一些实施例示出通过在实部件下面形成伪部件以形成MTJ器件的示意性方法的流程图。根据本实例,方法400包括图案化金属层以形成多个底电极部件的操作402。可以使用各个光刻技术图案化底电极部件。
方法400还包括通过视线沉积形成MTJ堆叠件使得在底电极部件上形成MTJ堆叠件的第一部分以及在与底电极部件的顶面不同的水平上形成MTJ堆叠件的第二部分(牺牲部分)并且在底电极部件的侧壁上没有MTJ材料的大量沉积的操作404。例如,如图1C所示,可在底电极部件之间的沟槽内形成MTJ堆叠件的第二部分。因此,MTJ堆叠件的第二部分(牺牲部分)在低于底电极部件的顶面的水平上形成。
方法400还包括在MTJ堆叠件的第一部分和MTJ堆叠件的第二部分上形成沉积蚀刻停止层的操作406。MTJ堆叠件的第二部分对应于上述的伪部件117。也可以在底电极部件和伪部件之间的间隙中形成蚀刻停止层。
方法400还包括用于在MTJ堆叠件上方形成图案化的硬掩模使得覆盖MTJ堆叠件的第一部分并且暴露MTJ堆叠件的第二部分的操作408。可以通过在晶圆上沉积材料以及然后使用各个光刻技术图案化材料来实现图案化的硬掩模。
方法400还包括实施去除工艺以去除MTJ堆叠件的第二部分的操作410,去除工艺包括蚀刻工艺以去除通过图案化的硬掩模暴露的MTJ堆叠件的第二部分。由于将是这样的情况,如果在单一的水平上形成伪部件和实部件作为连续的单一层,去除工艺410因此仅去除伪部件而不必从实部件上蚀刻掉伪部件。
图5是示出根据一些实施例通过在实部件上形成伪(牺牲)部件来形成MTJ器件的示意性方法的流程图。根据本实例,方法500包括用于图案化金属层以形成多个底电极部件的操作502。可使用各个光刻技术图案化底电极部件。
方法500还包括用于沉积介电层的操作504,介电层覆盖底电极部件的顶面。介电层也填充底电极部件之间的间隙。
方法500还包括用于图案化介电层以暴露底电极部件的顶面的操作506。这创建了放置在底电极部件之间的一系列柱。
方法500还包括通过视线沉积形成MTJ堆叠件使得在底电极部件上形成MTJ堆叠件的第一部分以及在与MTJ堆叠件的第一部分的顶面不同的水平上形成MTJ堆叠件的第二部分的操作508。特别地,在放置于底电极部件之间的柱的顶部上形成MTJ堆叠件的第二部分。因此,MTJ堆叠件的第二部分形成在高于底电极部件的顶面的水平上。通过视线沉积工艺形成的MTJ堆叠件在柱的侧壁上不具有MTJ材料的大量沉积。
方法500还包括用于沉积额外的介电层的操作510,该额外的介电层覆盖MTJ堆叠件的第一部分和MTJ堆叠件的第二部分。因此,额外的介电层填充了柱之间的间隙并且位于在底电极部件上形成的实MTJ部件之上。
方法500还包括实施去除工艺以去除MTJ堆叠件的第二部分的操作512,去除工艺包括去除MTJ堆叠件的第二部分的CMP工艺。换言之,向下抛光晶圆直到完全去除在柱上形成的MTJ堆叠件的第二部分并且暴露MTJ堆叠件的第一部分的顶层。
使用本文所述的原理,可形成MTJ器件而不必进行传统技术中的直接图案化MTJ堆叠件层。因此,对MTJ堆叠件的损害可以大致减少或消除。这允许了使用更低的操作电流范围,更低的操作电流范围允许器件以更好的电源效率以及改进的存储或保持特性操作。
根据实例,方法包括图案化金属层以形成多个底电极部件,形成磁性隧道结(MTJ)堆叠件使得在底电极部件上形成MTJ堆叠件的第一部分,以及在与底电极部件的顶面不同的水平上形成MTJ堆叠件的第二部分,并且实施去除工艺以去除MTJ堆叠件的第二部分而留下大致完整的MTJ堆叠件的第一部分。
在上述方法中,还包括:在所述磁性隧道结堆叠件的所述第一部分上沉积介电层;以及在所述介电层内形成连接至所述磁性隧道结堆叠件的所述第一部分的接触件。
在上述方法中,其中,所述水平低于所述底电极部件的顶面。
在上述方法中,其中,所述水平低于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之后并且在实施所述去除工艺之前,在所述磁性隧道结堆叠件的所述第一部分和所述磁性隧道结堆叠件的所述第二部分上沉积蚀刻停止层。
在上述方法中,其中,所述水平低于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之后并且在实施所述去除工艺之前,在所述磁性隧道结堆叠件的所述第一部分和所述磁性隧道结堆叠件的所述第二部分上沉积蚀刻停止层,还包括在所述磁性隧道结堆叠件上方形成图案化的硬掩模,使得覆盖所述磁性隧道结堆叠件的所述第一部分并且暴露所述磁性隧道结堆叠件的所述第二部分。
在上述方法中,其中,所述水平低于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之后并且在实施所述去除工艺之前,在所述磁性隧道结堆叠件的所述第一部分和所述磁性隧道结堆叠件的所述第二部分上沉积蚀刻停止层,还包括在所述磁性隧道结堆叠件上方形成图案化的硬掩模,使得覆盖所述磁性隧道结堆叠件的所述第一部分并且暴露所述磁性隧道结堆叠件的所述第二部分,其中,所述去除工艺包括蚀刻工艺以去除通过所述图案化的硬掩模暴露的所述磁性隧道结堆叠件的所述第二部分。
在上述方法中,其中,所述水平高于所述底电极部件的顶面。
在上述方法中,其中,所述水平高于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之前,沉积介电层,所述介电层覆盖所述底电极部件的顶面。
在上述方法中,其中,所述水平高于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之前,沉积介电层,所述介电层覆盖所述底电极部件的顶面,还包括,在形成所述磁性隧道结堆叠件之前,图案化所述介电层以在所述介电层内形成沟槽以暴露所述底电极部件的顶面。
在上述方法中,其中,所述水平高于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之前,沉积介电层,所述介电层覆盖所述底电极部件的顶面,还包括,在形成所述磁性隧道结堆叠件之前,图案化所述介电层以在所述介电层内形成沟槽以暴露所述底电极部件的顶面,其中,所述水平是所述介电层的顶面。
在上述方法中,其中,所述水平高于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之前,沉积介电层,所述介电层覆盖所述底电极部件的顶面,还包括,在形成所述磁性隧道结堆叠件之前,图案化所述介电层以在所述介电层内形成沟槽以暴露所述底电极部件的顶面,其中,所述水平是所述介电层的顶面,还包括,在形成所述磁性隧道结堆叠件之后,沉积额外的介电层,所述额外的介电层覆盖所述磁性隧道结堆叠件的所述第一部分和所述磁性隧道结堆叠件的所述第二部分。
在上述方法中,其中,所述水平高于所述底电极部件的顶面,所述方法还包括,在形成所述磁性隧道结堆叠件之前,沉积介电层,所述介电层覆盖所述底电极部件的顶面,还包括,在形成所述磁性隧道结堆叠件之前,图案化所述介电层以在所述介电层内形成沟槽以暴露所述底电极部件的顶面,其中,所述水平是所述介电层的顶面,还包括,在形成所述磁性隧道结堆叠件之后,沉积额外的介电层,所述额外的介电层覆盖所述磁性隧道结堆叠件的所述第一部分和所述磁性隧道结堆叠件的所述第二部分,其中,所述去除工艺包括化学机械平坦化(CMP)工艺,所述化学机械平坦化工艺去除所述磁性隧道结堆叠件的所述第二部分并且使得所述介电层的顶面与所述磁性隧道结堆叠件的所述第一部分的顶面共面。
在上述方法中,其中,形成所述磁性隧道结堆叠件包括:形成固定层;在所述固定层上形成阻挡层;在所述阻挡层上形成自由层;以及在所述自由层上形成顶电极层。
根据实例,方法包括图案化金属层以形成多个底电极部件,使用视线沉积工艺形成磁性隧道结(MTJ)堆叠件使得在底电极部件的顶面上形成第一组MTJ部件,并且在与底电极部件顶面不同的水平上形成第二组MTJ部件,并且实施去除工艺以去除第二组MTJ部件而留下大致完整的第一组MTJ部件。
在上述方法中,其中,所述水平低于所述底电极部件的顶面,所述方法还包括:在形成所述的磁性隧道结堆叠件之后并且在实施所述去除工艺之前,在所述第一组磁性隧道结部件和所述第二组磁性隧道结部件上沉积蚀刻停止层;在所述磁性隧道结堆叠件上方形成图案化的硬掩模,使得覆盖所述第一组磁性隧道结部件并且暴露所述第二组磁性隧道结部件;以及通过蚀刻被所述图案化的硬掩模暴露的所述第二组磁性隧道结部件实施所述去除工艺。
在上述方法中,其中,所述水平高于所述底电极部件的顶面,所述方法还包括:在形成所述磁性隧道结堆叠件之前,沉积介电层,所述介电层覆盖所述底电极部件的顶面;在形成所述磁性隧道结堆叠件之前,图案化所述介电层以暴露所述底电极部件的顶面;在形成所述磁性隧道结堆叠件之后,沉积额外的介电层,所述额外的介电层覆盖所述第一组磁性隧道结部件和所述第二组磁性隧道结部件;以及通过使用化学机械平坦化(CMP)工艺实施所述去除工艺以去除所述第二组磁性隧道结部件。
在上述方法中,其中,形成所述磁性隧道结堆叠件包括:形成第一铁磁层;在所述第一铁磁层上形成绝缘层;在所述绝缘层上形成第二铁磁层;以及在所述第二铁磁层上形成顶电极层。
根据实例,器件包括设置在衬底上的多个底电极部件。器件进一步包括设置在底电极部件上的磁性隧道结(MTJ)堆叠件。MTJ堆叠件包括固定层、阻挡层、自由层和顶电极层。器件还包括在底电极部件的侧壁上以及沿着底电极部件之间的衬底形成的蚀刻停止层。
在上述器件中,还包括在所述磁性隧道结堆叠件的侧壁上形成的间隔件,所述间隔件直接形成在一个所述底电极部件之上。
在上述器件中,还包括,与所述蚀刻停止层和所述间隔件层相邻形成的介电层,所述介电层的顶面与所述磁性隧道结堆叠件的顶面共面。
上面概述了若干实施例的特征,使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种形成磁性隧道结器件的方法,包括:
图案化金属层以形成多个底电极部件;
通过视线沉积工艺形成磁性隧道结(MTJ)堆叠件,使得在所述底电极部件上形成所述磁性隧道结堆叠件的第一部分,并且在与所述底电极部件的顶面不同的水平上形成所述磁性隧道结堆叠件的第二部分;以及
实施去除工艺以去除所述磁性隧道结堆叠件的所述第二部分而留下完整的所述磁性隧道结堆叠件的所述第一部分;
在所述磁性隧道结堆叠件的所述第一部分上沉积介电层;以及
在所述介电层内形成连接至所述磁性隧道结堆叠件的所述第一部分的接触件。
2.根据权利要求1所述的方法,其中,所述水平低于所述底电极部件的顶面。
3.根据权利要求2所述的方法,还包括,在形成所述磁性隧道结堆叠件之后并且在实施所述去除工艺之前,在所述磁性隧道结堆叠件的所述第一部分和所述磁性隧道结堆叠件的所述第二部分上沉积蚀刻停止层。
4.根据权利要求3所述的方法,还包括在所述磁性隧道结堆叠件上方形成图案化的硬掩模,使得覆盖所述磁性隧道结堆叠件的所述第一部分并且暴露所述磁性隧道结堆叠件的所述第二部分。
5.根据权利要求4所述的方法,其中,所述去除工艺包括蚀刻工艺以去除通过所述图案化的硬掩模暴露的所述磁性隧道结堆叠件的所述第二部分。
6.根据权利要求1所述的方法,其中,所述水平高于所述底电极部件的顶面。
7.根据权利要求6所述的方法,还包括,在形成所述磁性隧道结堆叠件之前,沉积第一介电层,所述第一介电层覆盖所述底电极部件的顶面。
8.根据权利要求7所述的方法,还包括,在形成所述磁性隧道结堆叠件之前,图案化所述第一介电层以在所述第一介电层内形成沟槽以暴露所述底电极部件的顶面。
9.根据权利要求8所述的方法,其中,所述水平是所述第一介电层的顶面。
10.根据权利要求9所述的方法,还包括,在形成所述磁性隧道结堆叠件之后,沉积第二介电层,所述第二介电层覆盖所述磁性隧道结堆叠件的所述第一部分和所述磁性隧道结堆叠件的所述第二部分。
11.根据权利要求10所述的方法,其中,所述去除工艺包括化学机械平坦化(CMP)工艺,所述化学机械平坦化工艺去除所述磁性隧道结堆叠件的所述第二部分并且使得所述第一介电层的顶面与所述磁性隧道结堆叠件的所述第一部分的顶面共面。
12.根据权利要求1所述的方法,其中,形成所述磁性隧道结堆叠件包括:
形成固定层;
在所述固定层上形成阻挡层;
在所述阻挡层上形成自由层;以及
在所述自由层上形成顶电极层。
13.一种形成磁性隧道结器件的方法,包括:
图案化金属层以形成多个底电极部件;
使用视线沉积工艺形成磁性隧道结(MTJ)堆叠件,使得在所述底电极部件的顶面上形成第一组磁性隧道结部件,并且在与所述底电极部件的顶面不同的水平上形成第二组磁性隧道结部件;以及
实施去除工艺以去除所述第二组磁性隧道结部件而留下完整的所述第一组磁性隧道结部件。
14.根据权利要求13所述的方法,其中,所述水平低于所述底电极部件的顶面,所述方法还包括:
在形成所述的磁性隧道结堆叠件之后并且在实施所述去除工艺之前,在所述第一组磁性隧道结部件和所述第二组磁性隧道结部件上沉积蚀刻停止层;
在所述磁性隧道结堆叠件上方形成图案化的硬掩模,使得覆盖所述第一组磁性隧道结部件并且暴露所述第二组磁性隧道结部件;以及
通过蚀刻被所述图案化的硬掩模暴露的所述第二组磁性隧道结部件实施所述去除工艺。
15.根据权利要求13所述的方法,其中,所述水平高于所述底电极部件的顶面,所述方法还包括:
在形成所述磁性隧道结堆叠件之前,沉积介电层,所述介电层覆盖所述底电极部件的顶面;
在形成所述磁性隧道结堆叠件之前,图案化所述介电层以暴露所述底电极部件的顶面;
在形成所述磁性隧道结堆叠件之后,沉积额外的介电层,所述额外的介电层覆盖所述第一组磁性隧道结部件和所述第二组磁性隧道结部件;以及
通过使用化学机械平坦化(CMP)工艺实施所述去除工艺以去除所述第二组磁性隧道结部件。
16.根据权利要求13所述的方法,其中,形成所述磁性隧道结堆叠件包括:
形成第一铁磁层;
在所述第一铁磁层上形成绝缘层;
在所述绝缘层上形成第二铁磁层;以及
在所述第二铁磁层上形成顶电极层。
17.一种磁性隧道结器件,包括:
多个底电极部件,设置在衬底上,其中,所述底部电极部件的顶部宽于所述底部电极部件的底部;
磁性隧道结(MTJ)堆叠件,设置在所述底电极部件上,所述磁性隧道结堆叠件包括:
固定层;
阻挡层;
自由层;以及
顶电极层;
间隔件,形成在所述磁性隧道结堆叠件的侧壁上;以及
蚀刻停止层,形成在所述底电极部件的侧壁上,所述蚀刻停止层沿着所述底电极部件之间的所述衬底和所述底电极部件的侧壁延伸到所述间隔件。
18.根据权利要求17所述的磁性隧道结器件,其中,所述间隔件直接形成在一个所述底电极部件之上。
19.根据权利要求17所述的磁性隧道结器件,还包括,与所述蚀刻停止层和所述间隔件相邻形成的介电层,所述介电层的顶面与所述磁性隧道结堆叠件的顶面共面。
CN201610648445.XA 2015-10-20 2016-08-09 磁性隧道结器件及其形成方法 Active CN106601904B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562243753P 2015-10-20 2015-10-20
US62/243,753 2015-10-20
US14/757,582 US9905751B2 (en) 2015-10-20 2015-12-24 Magnetic tunnel junction with reduced damage
US14/757,582 2015-12-24

Publications (2)

Publication Number Publication Date
CN106601904A CN106601904A (zh) 2017-04-26
CN106601904B true CN106601904B (zh) 2019-12-20

Family

ID=58524407

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610648445.XA Active CN106601904B (zh) 2015-10-20 2016-08-09 磁性隧道结器件及其形成方法

Country Status (5)

Country Link
US (3) US9905751B2 (zh)
KR (1) KR101869162B1 (zh)
CN (1) CN106601904B (zh)
DE (1) DE102016116301B4 (zh)
TW (1) TWI612699B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
CN107037644A (zh) * 2017-06-05 2017-08-11 京东方科技集团股份有限公司 显示基板母板及其制作方法、显示基板、面板及装置
US10069064B1 (en) * 2017-07-18 2018-09-04 Headway Technologies, Inc. Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same
CN109545744B (zh) * 2017-09-21 2020-08-21 上海磁宇信息科技有限公司 一种磁性随机存储器单元阵列及周边电路连线的制造方法
CN109560190B (zh) * 2017-09-26 2023-02-07 中电海康集团有限公司 包括低k介电材料的mram与其的制作方法
US10262868B1 (en) 2017-10-17 2019-04-16 Globalfoundries Singapore Pte. Ltd. Self-aligned planarization of low-K dielectrics and method for producing the same
US10622551B2 (en) 2017-11-29 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US10522741B1 (en) 2018-06-14 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Under-cut via electrode for sub 60nm etchless MRAM devices by decoupling the via etch process
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
US10714680B2 (en) * 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
US11508782B2 (en) * 2018-10-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for MTJ patterning
US10868239B2 (en) * 2018-10-25 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient protection layer in MTJ manufacturing
CN111146334A (zh) * 2018-11-02 2020-05-12 江苏鲁汶仪器有限公司 一种磁隧道结制作方法
US10593728B1 (en) * 2018-12-10 2020-03-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (MTJ) structures
US10903417B2 (en) 2019-02-04 2021-01-26 International Business Machines Corporation MTJ containing device with replacement top electrode
CN111613661B (zh) * 2019-02-22 2024-03-26 中国科学院物理研究所 隧道结、其制备方法和应用
CN111697131B (zh) * 2019-03-11 2023-04-07 中电海康集团有限公司 Mram的制备方法
TWI797357B (zh) * 2019-07-17 2023-04-01 聯華電子股份有限公司 半導體元件及其製作方法
US11049537B2 (en) * 2019-07-29 2021-06-29 Applied Materials, Inc. Additive patterning of semiconductor film stacks
CN112820821A (zh) * 2019-11-15 2021-05-18 联华电子股份有限公司 半导体元件及其制作方法
US11672180B2 (en) * 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US11856854B2 (en) * 2021-04-09 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device structures and method of fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677559A (zh) * 2004-04-02 2005-10-05 台湾积体电路制造股份有限公司 磁阻式随机存取内存及集成电路组件
CN102983272A (zh) * 2011-09-07 2013-03-20 株式会社东芝 存储装置及其制造方法
CN103928608A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 磁阻存储器的形成方法
CN104576921A (zh) * 2007-11-20 2015-04-29 高通股份有限公司 形成磁性隧道结结构的方法

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10050076C2 (de) 2000-10-10 2003-09-18 Infineon Technologies Ag Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
JP3576118B2 (ja) 2001-03-30 2004-10-13 株式会社東芝 磁気抵抗効果素子およびその製造方法
KR100482370B1 (ko) 2002-09-27 2005-04-13 삼성전자주식회사 게이트 산화막의 두께가 다른 반도체장치
US6943038B2 (en) 2002-12-19 2005-09-13 Freescale Semiconductor, Inc. Method for fabricating a flux concentrating system for use in a magnetoelectronics device
US6784091B1 (en) * 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
US7183130B2 (en) * 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof
US6929958B2 (en) 2003-11-21 2005-08-16 Headway Technologies, Inc. Method to make small isolated features with pseudo-planarization for TMR and MRAM applications
US20050148196A1 (en) 2003-12-26 2005-07-07 Manish Sharma Method and system for patterning material in a thin film device
US7109539B2 (en) * 2004-03-09 2006-09-19 International Business Machines Corporation Multiple-bit magnetic random access memory cell employing adiabatic switching
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
CA2644356A1 (en) * 2006-03-16 2007-09-27 Novartis Ag Heterocyclic organic compounds for the treatment of in particular melanoma
JP2008166633A (ja) 2006-12-26 2008-07-17 Koshin Denki Kk 磁気センサデバイスの製造方法
US7825000B2 (en) * 2007-09-05 2010-11-02 International Business Machines Corporation Method for integration of magnetic random access memories with improved lithographic alignment to magnetic tunnel junctions
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US7885105B2 (en) * 2008-03-25 2011-02-08 Qualcomm Incorporated Magnetic tunnel junction cell including multiple vertical magnetic domains
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US7884433B2 (en) * 2008-10-31 2011-02-08 Magic Technologies, Inc. High density spin-transfer torque MRAM process
US9368716B2 (en) * 2009-02-02 2016-06-14 Qualcomm Incorporated Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ
US7989224B2 (en) 2009-04-30 2011-08-02 International Business Machines Corporation Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8169816B2 (en) * 2009-09-15 2012-05-01 Magic Technologies, Inc. Fabrication methods of partial cladded write line to enhance write margin for magnetic random access memory
TWI532138B (zh) 2009-11-17 2016-05-01 三星電子股份有限公司 具有導電結構的半導體元件及其形成方法
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8455965B2 (en) 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions
US8278122B2 (en) * 2010-01-29 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming MTJ cells
US8722543B2 (en) * 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8674465B2 (en) * 2010-08-05 2014-03-18 Qualcomm Incorporated MRAM device and integration techniques compatible with logic integration
US8406045B1 (en) * 2011-01-19 2013-03-26 Grandis Inc. Three terminal magnetic element
KR20130017267A (ko) * 2011-08-10 2013-02-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8704320B2 (en) * 2011-09-12 2014-04-22 Qualcomm Incorporated Strain induced reduction of switching current in spin-transfer torque switching devices
US8866242B2 (en) 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US9847478B2 (en) 2012-03-09 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for resistive random access memory (RRAM)
US8803293B2 (en) * 2012-05-11 2014-08-12 Headway Technologies, Inc. Method to reduce magnetic film stress for better yield
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
US8901687B2 (en) * 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9331277B2 (en) 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8869436B2 (en) 2013-02-27 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory structure and method to recreate filament and recover resistance window
US9478638B2 (en) 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US9349953B2 (en) 2013-03-15 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
KR102054819B1 (ko) 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP2827395A1 (en) * 2013-07-16 2015-01-21 Imec Method for patterning a magnetic tunnel junction stack
US9142761B2 (en) * 2013-08-29 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a magnetic tunnel junction device
US9196825B2 (en) 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
KR102152145B1 (ko) * 2013-09-09 2020-09-07 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
US9257636B2 (en) * 2013-09-11 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic random-access memory (MRAM) formation by direct self-assembly method
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
US9142762B1 (en) * 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102175471B1 (ko) * 2014-04-04 2020-11-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9349772B2 (en) * 2014-04-25 2016-05-24 Globalfoundries Singapore Pte. Ltd. Methods for fabricatingintegrated circuits with spin torque transfer magnetic randomaccess memory (STT-MRAM) including a passivation layer formed along lateral sidewalls of a magnetic tunnel junction of the STT-MRAM
US9281168B2 (en) * 2014-06-06 2016-03-08 Everspin Technologies, Inc. Reducing switching variation in magnetoresistive devices
US10003014B2 (en) * 2014-06-20 2018-06-19 International Business Machines Corporation Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching
KR102259870B1 (ko) * 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
US9343659B1 (en) * 2014-11-07 2016-05-17 Qualcomm Incorporated Embedded magnetoresistive random access memory (MRAM) integration with top contacts
US9564575B2 (en) * 2014-12-30 2017-02-07 Globalfoundries Singapore Pte. Ltd. Dual encapsulation integration scheme for fabricating integrated circuits with magnetic random access memory structures
US9876163B2 (en) * 2015-03-05 2018-01-23 Globalfoundries Singapore Pte. Ltd. Magnetic memory with tunneling magnetoresistance enhanced spacer layer
US9972775B2 (en) * 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US10510946B2 (en) * 2015-07-23 2019-12-17 Globalfoundries Singapore Pte. Ltd. MRAM chip magnetic shielding
US9847473B2 (en) * 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US10096768B2 (en) * 2015-05-26 2018-10-09 Globalfoundries Singapore Pte. Ltd. Magnetic shielding for MTJ device or bit
US10199572B2 (en) * 2015-05-27 2019-02-05 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
US9786839B2 (en) * 2015-07-23 2017-10-10 Globalfoundries Singapore Pte. Ltd. 3D MRAM with through silicon vias or through silicon trenches magnetic shielding
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677559A (zh) * 2004-04-02 2005-10-05 台湾积体电路制造股份有限公司 磁阻式随机存取内存及集成电路组件
CN104576921A (zh) * 2007-11-20 2015-04-29 高通股份有限公司 形成磁性隧道结结构的方法
CN102983272A (zh) * 2011-09-07 2013-03-20 株式会社东芝 存储装置及其制造方法
CN103928608A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 磁阻存储器的形成方法

Also Published As

Publication number Publication date
KR20170046095A (ko) 2017-04-28
US11145806B2 (en) 2021-10-12
KR101869162B1 (ko) 2018-06-19
CN106601904A (zh) 2017-04-26
US9905751B2 (en) 2018-02-27
TW201715762A (zh) 2017-05-01
DE102016116301B4 (de) 2024-02-15
US20180166623A1 (en) 2018-06-14
DE102016116301A1 (de) 2017-04-20
US10672975B2 (en) 2020-06-02
TWI612699B (zh) 2018-01-21
US20170110649A1 (en) 2017-04-20
US20200295254A1 (en) 2020-09-17

Similar Documents

Publication Publication Date Title
CN106601904B (zh) 磁性隧道结器件及其形成方法
US6783999B1 (en) Subtractive stud formation for MRAM manufacturing
US11355701B2 (en) Integrated circuit
US11430832B2 (en) Semiconductor MRAM device and method
US11271150B2 (en) Integrated circuit
US11723282B2 (en) Magneto-resistive random-access memory (MRAM) devices with self-aligned top electrode via
US9722174B1 (en) Low dielectric constant interlayer dielectrics in spin torque magnetoresistive devices
US11189791B2 (en) Integrated circuit and fabrication method thereof
CN111564468A (zh) 半导体元件及其制作方法
US10879455B2 (en) Methods of fabricating magneto-resistive random-access memory (MRAM) devices to avoid damaging magnetic tunnel junction (MTJ) structure
KR20200133182A (ko) 유전체 계면 층을 갖는 sot mram 및 그 형성 방법
US11362267B2 (en) Memory device having resistance switching element surrounding top electrode and integrated circuit device including the same
US20220359819A1 (en) Semiconductor Memory Device And Method For Forming The Same
US20230363287A1 (en) Method for manufacturing memory device
CN113838968A (zh) 具有缓冲层的磁性隧道结存储器单元及其形成方法
CN113380851A (zh) Mtj存储器器件及其形成方法和形成存储器器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant