KR101501587B1 - 자기 터널 접합들을 포함하는 상부 전극 및 하부 전극을 갖는 디바이스들의 제조 및 통합 - Google Patents

자기 터널 접합들을 포함하는 상부 전극 및 하부 전극을 갖는 디바이스들의 제조 및 통합 Download PDF

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Abstract

전자 디바이스 제조 프로세스는 하부 전극층을 증착하는 단계를 포함한다. 이후, 전자 디바이스가 하부 전극층 상에 제조된다. 전자 디바이스의 제조 이후 상부 전극을 패터닝하는 단계와는 별도의 프로세스로 하부 전극층의 패터닝이 실시된다. 이후, 제 1 유전체층이 전자 디바이스 및 하부 전극층 상에 증착되고 상부 전극층이 증착된다. 이후, 상부 전극이 하부 전극과는 별개의 프로세스에서 패터닝된다. 상부 전극 및 하부 전극을 별도로 패터닝하는 것은, 전자 디바이스들 사이의 유전체 물질의 보이드들을 감소시킴으로써 수율들을 개선한다. 일 전자 디바이스 제조 프로세스는 자기 터널 접합(MTJ)들에 대해 매우 적합하다.

Description

자기 터널 접합들을 포함하는 상부 전극 및 하부 전극을 갖는 디바이스들의 제조 및 통합{FABRICATION AND INTEGRATION OF DEVICES WITH TOP AND BOTTOM ELECTRODES INCLUDING MAGNETIC TUNNEL JUNCTIONS}
본 개시물은 일반적으로 전자 디바이스들의 제조에 관한 것이다. 보다 구체적으로, 본 개시물은 자기 랜덤 액세스 메모리의 자기 터널 접합들에 대한 제조 프로세스들에 관한 것이다.
종래의 랜덤 액세스 메모리(RAM) 칩 기술들과는 다르게, 자기 RAM(MRAM)에서 데이터는 전기 충전에 의해 저장되지 않고, 대신, 저장 엘리먼트들의 자기 편극(magnetic polarization)에 의해 저장된다. 저장 엘리먼트들은 절연층에 의해 분리된 2개의 강자성층들로부터 형성된다. 2개의 층들 중 하나는 반강자성층(AMF)에 의해 특정 극성으로 설정된 적어도 하나의 피닝된(pinned) 자기 편극(또는 고정층(fixed layer))을 갖는다. 다른 자기층(또는 자유층)의 자기 극성은 "1"(즉, 반평행(anti-parallel) 극성) 또는 "0"(즉, 평행 극성) 중 어느 하나를 나타내도록 변경된다. 고정층, 절연층 및 자유층을 갖는 이러한 일 디바이스는 자기 터널 접합(MTJ)이다. MTJ의 전기 저항은 고정층의 자기 극성과 비교하여 자유층의 자기 극성에 의존한다. MRAM과 같은 메모리 디바이스는 개별적으로 어드레싱가능한 MTJ들의 어레이로부터 만들어진다.
도 4a는 저(low) 저항 상태의 스핀-토크 전달(STT) 자기 터널 접합을 도시하는 블록도이다. 자기 터널 접합(MTJ)(400)은 터널 배리어(404) 및 자유층(406)과 함께 적층된 고정층(402)을 포함한다. 고정층(402)의 자기 편극은 반강자성층(AFM)(미도시)에 의해 일 방향으로 핀고정된다. 자유층(406)의 자기 편극은 평행 상태와 반평행 상태 사이에서 자유롭게 변한다. MTJ(400)의 저항은, 부분적으로, 자유층(406)의 자기 편극에 의존한다. 예를 들어, 고정층(402) 및 자유층(406)의 자기 편극이 실질적으로 나란하게 되는 경우, MTJ(400)는 저 저항을 갖는다. 자유층(406)의 다른 안정한 상태는 도 4b에서 검토한다.
도 4b는 고(high) 저항 상태의 스핀-토크 전달(STT) 자기 터널 접합을 도시하는 블록도이다. 예를 들어, 자유층(406)의 자기 편극 및 고정층(406)의 자기 편극은 실질적으로 반대 반향들이다. 이 경우, MTJ(400)는 고 저항을 갖는다.
MRAM은, 자유층의 자기 극성으로서 데이터가 저장되는 비휘발성 메모리 디바이스이다. MRAM의 판독 및 기록 속도는 NAND 플래시 메모리보다 더 빠르다. 셀 사이즈 수축 및 밀도들이 증가할수록, 종래의 제조 프로세스들의 수율들 및 프로세스 마진이 감소하여, 다이(die) 당 비용의 증가 또는 MRAM에 대한 잠재적인 신뢰도 문제들을 발생시킨다. MRAM 손상의 일 원인은 인접한 전도체들 간의 전기적 단락이다.
MRAM 비트셀 내 하부 전극 및 상부 전극을 동일 제조 프로세스들 동안 에칭하여 비용들을 절약할 수 있다. 상부 및 하부 전극들을 에칭하여 개별 셀들을 형성한 후, 셀들 사이의 공간을 충진하기 위해 유전체(dielectric)가 증착된다. 셀들이 서로 더 가깝게 이격되어 더 높은 밀도들에 도달할수록, 셀들 사이의 개구의 종횡비(개구의 폭으로 제산한 개구의 깊이)가 증가한다. 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 유전체 증착 기술들은 큰 종횡비 공간들을 완벽하게 충진할 수 없어서 유전체층에 보이드들을 발생시킨다. 전도성 물질로 충진되는 경우, 이 보이드들은 프로세싱에 있어서 의도하지 않은 전도체들의 전기적인 단락을 이후에 발생시킬 수 있다.
상기 단락(shorting)을 도 3을 참고로하여 보다 상세하게 설명한다. 도 3은 자기 터널 접합들의 어레이의 상부-하부 도면이다. 자기 터널 접합들(334)의 어레이(300)는 (예를 들어 트렌치들로서 제조된)상부 전도체들(320)을 포함한다. 상부 전도체(320)를 상부 전극들(332)을 통해 원하는 개별 MTJ(334)에 커플링시킴으로써 개별 MTJ(334)가 액세스될 수 있다. 상술된 바와 같이, 제조 동안, 상부 전극들(332)과 상부 전도체들(320) 사이의 유전체층 내에 보이드들이 형성될 수 있다. 상부 전도체 물질의 증착 동안, 이 전도성 물질이 상부 전도체들(320) 사이에 단락(340)을 발생시키는 보이드를 충진할 수 있다. 상기 단락(340)은 어레이(300)의 손상을 야기시킬 수 있다. 따라서, 제조 수율이 감소한다.
종래에, 상부 전극(332)과 상부 전도체(320) 사이에 커플링된 상부 비아(미도시)의 높이를 증가시킴으로써 단락들(340)의 수가 감소된다. 보이드와 상부 전도체(320)의 오버랩을 방지하기 위해서 보이드의 높이보다 더 높게 상부 비아가 제조되어, 단락들의 발생이 방지된다. 각각의 세대의 기술에 의해, 비아의 높이가 부분적으로 정의된다. 기술은, 새로운 각각의 세대에 대해 70% 만큼 스케일링되기 때문에, 새로운 각각의 세대에서 비아의 높이는 상당히 감소된다. 프로세스 수율들은 새로운 세대들에서 단락 문제가 증가함에 따라 악화될 수 있다.
본 개시물의 일 양상에 따르면, 전자 디바이스 제조 프로세스는 제 1 전극층을 증착하는 단계를 포함한다. 상기 프로세스는 또한 제 1 전극층 상에 자기 디바이스를 제조하는 단계를 포함한다. 상기 프로세스는 자기 디바이스를 제조하는 단계 이후 제 1 전극층을 패터닝하는 단계를 더 포함한다. 상기 프로세스는 또한 제 1 전극층을 패터닝하는 단계 이후 자기 디바이스 및 제 1 전극층 상에 제 1 유전체층을 증착하는 단계를 포함한다. 상기 프로세스는 제 1 유전체층을 증착하는 단계 이후 제 2 전극층을 증착하는 단계를 더 포함한다. 상기 프로세스는 또한 제 2 전극층을 증착하는 단계 이후 제 2 전극층을 패터닝하는 단계를 포함한다.
본 개시물의 다른 양상에 따르면, 전자 디바이스는 기판을 포함한다. 상기 전자 디바이스는 또한 기판 내에 임베딩된 제 1 접촉부를 포함한다. 상기 전자 디바이스는, 기판 상에 있고 제 1 접촉부에 커플링되는 패터닝된 제 1 전극을 더 포함한다. 상기 전자 디바이스는 또한 패터닝된 제 1 전극 상에 있는 패터닝된 전자 디바이스를 포함한다. 상기 전자 디바이스는 패터닝된 전자 디바이스 상에 있는 패터닝된 제 2 전극을 더 포함한다. 상기 전자 디바이스는 또한 패터닝된 제 2 전극을 접촉하는 트렌치를 포함한다.
본 개시물의 또 다른 양상에 따르면, 전자 디바이스는 기판, 및 상태들을 자기적으로 저장하기 위한 수단을 포함한다. 각각의 자기 저장 수단은 제 1 전극과 제 2 전극 사이에서 커플링된다. 상기 전자 디바이스는 제 1 전극, 제 2 전극, 및 인접한 자기 저장 수단 사이의 공간을 실질적으로 충진하는 유전체를 더 포함한다. 이 전자 디바이스는 또한 자기 저장 수단의 표면을 상기 제 2 전극에 커플링시키기 위한 수단을 포함한다.
다음의 상세한 설명이 더욱 잘 이해될 수 있게 하기 위한 목적으로 상술된 내용은 본 개시물의 특징들 및 기술적 이점들을 다소 광범위하게 서술하였다. 본 개시물의 청구항들의 대상을 형성하는 추가적인 특징들 및 이점들이 이후에 설명될 것이다. 개시된 개념 및 특정 실시형태들이 본 개시물의 동일한 목적들을 실시하기 위한 다른 구조들을 변경하거나 설계하기 위한 기반으로서 용이하게 사용될 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 인식된다. 또한, 이러한 등가적인 구성들이 첨부된 청구항들에 제시된 바와 같은 개시물의 기술로부터 벗어나지 않는다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의해 인식된다. 개시물의 특징이 되는 것으로 여겨지는 신규한 특징들은, 추가적인 목적들 및 이점들과 함께 그의 조직 및 동작의 방법 둘 모두에 관하여, 첨부된 도면들과 함께 고려될 경우 다음 설명으로부터 더욱 잘 이해될 것이다. 그러나, 이 도면들 각각은 예시의 목적 및 단지 설명을 위한 것으로 제공되고 본 개시물의 한계들을 정의하는 것으로 의도되지 않는다는 것이 명백하게 이해된다.
이제, 본 개시물의 보다 완전한 이해를 위해서, 첨부된 도면들과 함께 취해진 다음 설명을 참조한다.
도 1은 본 개시물의 실시형태가 유익하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
도 2는 개시된 반도체 IC 패키지의 회로, 레이아웃, 및 로직 설계용으로 사용된 설계 워크스테이션을 도시하는 블록도이다.
도 3은 자기 터널 접합들의 종래의 어레이의 상부-하부 도이다.
도 4a는 저 저항 상태의 종래의 자기 터널 접합을 도시하는 블록도이다.
도 4b는 고 저항 상태의 종래의 자기 터널 접합을 도시하는 블록도이다.
도 5는 일 실시형태에 따른, 다이 및/또는 웨이퍼 상의 상부 전극 및 하부 전극을 가진 전자 디바이스에 대한 예시적인 제조 프로세스를 도시하는 흐름도이다.
도 6은 일 실시형태에 따른, 상부 전극 및 하부 전극을 갖는 자기 터널 접합에 대한 예시적인 제조 프로세스를 도시하는 흐름도이다.
도 7a 내지 도 7h는 제조 프로세스 동안의 예시적인 전자 디바이스의 다양한 상태들을 도시하는 단면도들이다.
아래에 개시된 프로세스들은 프로세스 수율을 감소시키는 전기 단락 리스크가 감소된 전자 디바이스들을 제조할 수 있게 한다. 예를 들어, 자기 터널 접합들은 자기 랜덤 액세스 메모리의 프로세스들에 의해 제조될 수 있다. 프로세스들에 의해 제조된 전자 디바이스들은 무선 네트워크들에서 사용될 수 있다.
도 1은, 개시물의 실시형태가 유익하게 사용될 수 있는 예시적인 무선 통신 시스템(100)을 도시하는 블록도이다. 예시의 목적으로, 도 1은 3개의 원격 유닛들(120, 130 및 150) 및 2개의 기지국들(140)을 도시한다. 무선 통신 시스템들은 더 많은 원격 유닛들과 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(120, 130 및 150)은, 아래에 개시된 바와 같이, 자기 터널 접합(MTJ) 디바이스들(125A, 125B 및 125C)을 포함한다. 자기 터널 접합을 포함하는 임의의 디바이스는 또한, 기지국들, 스위칭 디바이스들 및 네트워크 장비를 비롯하여, 개시된 특징들을 갖는 반도체 컴포넌트들 및/또는 여기에 개시된 프로세스들에 의해 제조된 컴포넌트들을 포함할 수 있다는 것을 인식될 것이다. 도 1은 기지국(140)으로부터 원격 유닛들(120, 130 및 150)로의 순방향 링크 신호들(180) 및 원격 유닛들(120, 130 및 150)로부터 기지국들(140)로의 역방향 링크 신호들(190)을 도시한다.
도 1에서, 모바일 전화기로서 원격 유닛(120)이 도시되고, 휴대용 컴퓨터로서 원격 유닛(130)이 도시되고, 그리고 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 원격 유닛(150)이 도시된다. 예를 들어, 원격 유닛들은 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터와 같은 디바이스일 수 있다. 도 1은 본 개시물의 교시들에 따라 원격 유닛들을 도시하지만, 이 개시물은 이러한 예시적으로 설명된 유닛들로 제한되지 않는다. 이 개시물은 아래에 설명되는 바와 같이 MTJ 컴포넌트들을 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다. 이것은 MTJ 디바이스들 용으로 설명되지만, 본 개시물은 또한 다른 전자 디바이스들을 고려한다.
도 2는 아래에 개시된 것과 같은 반도체 부품의 회로, 레이아웃, 로직, 웨이퍼, 다이, 및 층 설계용으로 사용되는 설계 워크스테이션을 도시하는 블록도이다. 설계 워크스테이션(200)은 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(201)를 포함한다. 설계 워크스테이션(200)은 또한 회로, 반도체 웨이퍼, 반도체 다이, 또는 반도체 웨이퍼 또는 반도체 다이 내에 포함된 층들을 포함할 수 있는 반도체 부품(210)의 제조를 용이하게 하기 위한 디스플레이를 포함한다. 반도체 부품(210)을 유형적으로 저장하기 위한 저장 매체(204)가 제공된다. 반도체 부품(210)은 GDSII 또는 GERBER과 같은 파일 포맷으로 저장 매체(204)에 저장될 수 있다. 저장 매체(204)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(200)은 저장 매체(204)로부터의 입력을 수용하거나 저장 매체(204)에 출력을 기록하기 위한 드라이브 장치(203)를 포함한다.
저장 매체(204)에 기록된 데이터는 로직 회로 구성들, 포토리소그래피(photolithography) 마스크들을 위한 패턴 데이터 또는 전자 빔 리소그래피(lithography)와 같은 시리얼 기록 툴들을 위한 마스크 패턴 데이터를 지정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 네트(net) 회로들 또는 타이밍도들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(204)에 대한 데이터의 제공은, 회로들, 반도체 웨이퍼들, 반도체 다이들 또는 반도체 웨이퍼 또는 반도체 다이 내에 포함된 층들을 제조하기 위한 프로세스들의 수를 감소시킴으로써 반도체 부품(210)의 설계를 용이하게 한다.
전자 디바이스의 대향하는 측면들(sides) 상에 상부 전극 및 하부 전극을 가진 전자 디바이스들의 예들은, 예를 들어, 자기 터널 접합들 및 거대 자기저항성 디바이스들을 포함한다. 자기 터널 접합들(MTJ들)은 데이터 저장 엘리먼트들로서 자기 랜덤 액세스 메모리(MRAM) 내에 저장된다. 일 실시형태에서, MTJ는 자유층, 터널 배리어층 및 고정층을 포함한다. 자유층 자기 모멘트는 "1" 또는 "0"으로 나타내도록, 고정층 자기 모멘트에 대하여 평행 또는 역평행일 수 있다. 강자성층의 자기 모멘트는 반강자성층(AFM)에 의해 피닝(pin)될 수 있다. 다른 실시형태에서, 다수의 AFM층들이 자유층 및 고정층에 커플링된다.
도 5는 일 실시형태에 따른, 다이 및/또는 웨이퍼 상에 상부 전극 및 하부 전극을 갖는 전자 디바이스에 대한 예시적인 제조 프로세스를 도시하는 흐름도이다. 블록(505)에서, 전자 디바이스가 다이 및/또는 웨이퍼 상의 제 1 마스크를 이용하여 패터닝된다. 블록(510)에서, 하부 전극이 다이 및/또는 웨이퍼 상의 제 2 마스크를 이용하여 패터닝된다. 블록(515)에서, 전자 디바이스 및 하부 전극을 포함하는 다이 및/또는 웨이퍼를 컨포멀하게 코팅하기 위해 유전체 막이 증착된다. 디바이스들 사이에 큰 공간이 존재하며, 이는 상부 전극이 전자 디바이스 상에 위치되지 않았기 때문이다. 이와 같이, 유전체층은 보이드(void)를 남기지 않고 디바이스들 사이에 공간을 실질적으로 충진시킬 수 있다. 유전체층은 에치백(etch back)되거나 화학 기계 연마되어 전자 디바이스의 상부 표면과 비슷한 레벨로 평탄화된다. 즉, 상부 전극과 접촉할 수 있도록 전자 디바이스의 상부 표면이 노출된다.
블록(520)에서, 상부 전극이, 평탄화된 유전체 상의 컨포멀 전도성층으로서 증착된다. 개별 상부 전극들을 형성하기 위해 상부 전극이 패터닝된다. 2개의 마스크 프로세스에서, 상부 전극은, 하부 전극을 패터닝하기 위해 이전에 사용된 동일한 마스크를 이용하여 패터닝될 수 있다. 3개의 마스크 프로세스에서, 제 3 마스크는 상부 전극을 패터닝한다. 하부 비아(via)가 사용되는 이벤트에서, 상부 전극 및/또는 하부 전극을 패터닝하기 위해 하부 비아 마스크가 재사용될 수 있다.
블록(525)에서, 제 2 유전체막이 증착되고 평탄화된다. 블록(530)에서, 전기 경로들이 제 2 유전체 막으로 패터닝된다. 전기 경로들은 상부 전극과 접촉할 수 있게 하는 비아들 및/또는 트렌치들일 수 있다. 전기 경로들은 구리, 알루미늄 또는 합금과 같은 전도성 물질로 충진될 수 있다.
이 접근법에 따라 제조된 상부 전극에 대한 접촉부들은 현저하게 감소된 전자 디바이스의 단락 가능성을 갖는다. 금속간 유전체층(inter-metal dielectric layer)은, 전기 경로 형성 동안 충진될 수 있는 작은 갭을 남기거나 또는 갭을 남기지 않고 전자 디바이스들 사이의 공간을 실질적으로 충진한다. 따라서, 트렌치들은 전자 디바이스의 전기적 단락을 야기하지 않고 상부 전극을 직접 접촉시킬 수 있다.
이 접근법에 따라 제조된 전자 디바이스들은 현저하게 감소된 전기 경로의 단락 가능성을 갖는다. 금속간 유전체층은 갭을 거의 남지기 않거나 아예 남기지 않고 전자 디바이스들 사이의 공간을 실질적으로 충진한다. 따라서, 트렌치들은 다른 트렌치들에 대한 트렌치들의 단락 가능성 없이 상부 전극에 직접 접촉할 수 있다.
도 5에 도시된 흐름도는 상이한 전기 디바이스들을 프로세싱하기 위해 적응될 수 있다. 이제, 도 6 및 도 7a 내지 도 7h로 가면, 자기 터널 접합들(MTJ들)에 대한 예시적인 제조 프로세스가 설명될 것이다.
도 6은 일 실시형태에 따른, 상부 전극 및 하부 전극을 갖는 자기 터널 접합에 대한 예시적인 제조 프로세스를 도시하는 흐름도이다. 도 7a 내지 도 7h는 제조 프로세스 동안 예시적인 전자 디바이스의 다양한 상태들을 도시하는 단면도들이다. 개시된 프로세스는 하나의 전자 디바이스, 많은 전자 디바이스를 가진 다이, 또는 전자 디바이스들의 다수의 다이들을 가진 웨이퍼에 적용될 수 있다.
블록(605)에서, 도 7a에 도시된 바와 같이 MTJ가 제조된다. 다이 및/또는 웨이퍼(700)는, 하부 전극층(710)에 커플링하기 위한 비아들(708) 및 접촉부들(706)을 포함하는 층간 또는 금속간 유전체 기판(702)을 갖는다. 분리층(704)은 하부 전극층(710)을 층간 또는 금속간 유전체 기판(702)으로부터 분리시킨다. 디바이스층(720)이 하부 전극층(710) 상에 적층된다. 디바이스층(720)은, 예를 들어, 절연층에 의해 분리된 다수의 자기층들과 같은 다수의 층들을 포함할 수 있다. 디바이스층(720)의 증착 이후, 디바이스층(720)은 MTJ의 고정층의 편극을 설정하기 위해 자계에서 어닐링될 수 있다. 에칭 하드 마스크(730)가 디바이스층(720) 상에 적층되고 포토레지스터(732)가 에칭 하드 마스크(730) 상에 패터닝된다. 포토레지스트(732)의 패턴이 하부 전극층(710)에서 중단되는 포토레지스트(732) 아래의 층들로 전사(transfer)되어 도 7b에 보여지는 바와 같이, MTJ들(721)을 생성한다.
블록(610)에서, 제 1 캡핑층(734)이 도 7b에 도시된 바와 같이 증착된다. 예를 들어, 제 1 캡핑층(734)은 탄화 규소(SiC)막 또는 질화 규소(SiN)막일 수 있고, 패턴 전사 이후 진공을 파괴하지 않고 증착되어 MTJ들(721)을 장래 프로세싱 동안의 손상으로부터 보호할 수 있다. 일 경우에서, 제 1 캡핑층(734)은 MTJ들(721)의 자기 물질들의 산화를 방지한다. 인시츄 스퍼터(in-situ sputter) 프로세스는, 제 1 캡핑층(734)이 증착되기 전에 MTJ들(721)의 상부 표면 및 측 표면을 세정(clean)수 있다. 예를 들어, DC 또는 RF 전원을 이용한 아르곤(Ar) 스퍼터 에칭은 Ar 원자들을 이용하여 MTJ들(721)을 가격(bombard)하여, 이는 MTJ들(721)의 표면으로부터 오염물질들을 물리적으로 제거한다.
블록(615)에서, 도 7c에서 보는 바와 같이, 하부 전극층(710) 및 제 1 캡핑층(734)이 패터닝된다. 패터닝된 하부 전극층(710)은 별개의 하부 전극들(711)을 형성한다. 일 실시형태에서, 하부 전극들(711)은 개별적으로 어드레싱가능할 수 있다. 하부 전극들(711)의 패터닝 이후, 세정 프로세스가 웨이퍼를 세정하고 임의의 남은 포토레지스트 물질들 및/또는 에칭 부산물들을 제거한다.
하부 전극들(711)은 상부 전극들(도시하지 않음)을 제조하는 동안 별도의 시간에 미리 패터닝된다. 상부 전극 패터닝과는 별도인 하부 전극들(711)의 패터닝은 갭 형성 및 트랜치들(도시하지 않음)의 단락의 가능성을 감소시키는 제조 동안 유전체들의 증착에 대한 종횡비를 감소시킨다.
블록(620)에서, 제 1 캡핑층(734)이 에치 백되어 MTJ들(721)의 상부로부터 캡핑층을 제거한다. 도 7d에서 보는 바와 같이, 측벽들을 보호하기 위해서 에치 백 이후 제 1 캡핑층(734)을 MTJ들(721)의 측벽들에 남겨둔다. 일 실시형태에 따르면, 에치 백은 무산소 에칭이고, MTJ들(721) 내 금속 물질들의 산화를 방지한다. 그러나, 상부 금속 표면 상에 산화가 발생할 경우, 에칭 프로세스는 산화를 제거할 수 있다. 제 2 캡핑층(740)이, MTJ들(721) 위를 포함하여 다이 및/또는 웨이퍼 위에 인시츄로 증착된다. 제 2 캡핑층(720)은, 예를 들어, 질화 규소 또는 탄화 규소일 수 있다. 일 실시형태에 따르면, 제 2 캡핑층(740)은 제 1 캡핑층(734)과 동일한 물질이 아니다.
블록(625)에서, 금속간 유전체층 프로세싱이 행해진다. 중간 금속간 유전체층(742)이 도 7d에서 보는 바와 같이 다이 및/또는 웨이퍼 상에 증착된다. 중간 금속간 유전체층(742)이 에치 백되고, 도 7e에서 보는 바와 같이, 예를 들어, 화학 기계 연마를 이용하여 평탄화된다. 일 실시형태에 따르면, 평탄화는 중간 금속간 유전체층(742) 및 제 2 캡핑층(740)이 MTJ들(721)과 실질적으로 같은 높이가 되게 에칭하는 것을 포함한다. 이 경우 MTJ들(721)의 상부 표면은 후속하는 층과의 접촉을 위해 노출된다. 다른 실시형태에서, 평탄화는 단지 중간 금속간 유전체층(742)을 에치 백할 뿐이다. 후속하는 유기 물질 상의 스핀 및 에치 백은 이후, MTJ들(721)의 상부 표면을 노출시킨다. 또 다른 실시형태에서, 에치 백 프로세스는, 상부 전극(750)과의 접촉을 개선시키기 위해서 다이 및/또는 웨이퍼의 위치에 따라 MTJ들(721)의 일측의 부분으로부터 제 1 캡핑층(734) 및 제 2 캡핑층(740)을 제거한다.
앞에서 설명한 바와 같이, 스퍼터 세정은 이전에 언급된 평탄화를 위한 실시형태들 중 어느 하나에서 MTJ들(721)의 상부 표면을 세정할 수 있다. 프로세스에서 미리 실시된 이전-스퍼터 세정은 MTJ들(721)로부터 산화물을 제거함으로써 프로세스 윈도우를 확대시킨다.
상부 표면이 노출된 후, 상부 전극층(750)이 다이 및/또는 웨이퍼 상에 증착되어, 상부 전극층(750)이 MTJ들(721)과 커플링된다. 상부 전극층(750)은 탄탈륨, 알루미늄 또는 금속들의 합금과 같은 전도성층이다. 증착 이후 상부 전극층(750)은 편평한데, 이는 상부 전극층(750) 아래의 중간 금속간 유전체층(742)이 또한 편평하고 어떠한 보이드들도 없기 때문이다.
도 7f에서 보는 바와 같이, 블록(630)에서, 상부 전극층(750)이 패터닝되어 별개의 상부 전극들(751)을 형성한다. 일 실시형태에 따르면, 상부 전극들(751)을 패터닝하기 위한 마스크는 하부 전극들(711)을 패터닝하는 것과 동일한 마스크여서, 전극들이 실질적으로 비슷한 사이즈가 된다.
블록(635)에서, 바아들(762) 및 트렌치들(764)이 상부 전극들(751)에 대해 제조된다. 도 7g는 전기 경로의 일 실시형태를 도시한다. 상부 금속간 유전체층(760)이 웨이퍼 및/또는 다이 상에 증착된다. 상부 금속간 유전체층(760)의 평탄화는 실질적으로 편평한 표면을 획득한다. 일 실시형태에서, 평탄화는 화학 기계 연마 프로세스들을 사용한다.
평탄화 이후, 상부 금속간 유전체층(760)이 패터닝되어 상부 전극들(751)과 접속시키기 위한 비아들(762) 및 트렌치들(764)을 형성한다. 상부 금속간 유전체층(760)을 패터닝한 후, 스퍼터 세정 및/또는 습식 세정은 상부 전극들(751)의 상부 표면으로부터 남은 오염물질들 또는 폴리머들을 제거한다.
비아들(762) 및 트렌치들(764)이 전도성 물질로 충진되어 상부 전도체를 생성한다. 예를 들어, 구리(Cu)가 비아들 및 트렌치들을 충진하기 위해 전기도금될 수 있다. 전착된 구리는, 예를 들어, 화학 기계 연마 프로세스를 이용하여 평탄화될 수 있다. 도전성 물질의 증착 이후, 캡핑막(미도시)이 웨이퍼 및/또는 다이 상에 증착될 수 있다.
도 7h에 도시된 다른 실시형태에서, 상부 금속간 유전체층(760)에서는 비아가 패터닝되지 않는다. 대신, 트렌치들(764)이 접촉부를 상부 전극들(751)에 노출시킨다. 일 실시형태에서, 트렌치들(764)의 에칭 이후, 스퍼터 세정 및/또는 습식 에칭은 상부 전극들(751)로부터 폴리머 잔여물을 제거한다.
상술된 바와 같이 전자 디바이스들의 증착 동안, 하부 전극의 에칭과는 별개의 프로세스에서 상부 전극이 에칭된다. 상술된 예시적인 제조 프로세스를 이용하는 것은 전기 디바이스들 사이에 보이드들 형성의 가능성을 감소시킨다. 결과적으로, 트렌치들의 단락 리스크가 감소되거나 제거되기 때문에 프로세스 수율이 개선된다.
상기 개시된 MTJ들과 같은 전자 디바이스들의 어레이들에 대한 예시적인 제조 프로세스가 MTJ들에 대해 전기 경로들을 단락시키는 보이드 충진 문제들을 감소시킬뿐만 아니라, 이 프로세스는 또한 편평한 상부 전극 표면이 되게 하여 상부 전극과의 접촉을 개선한다. 동일한 마스크가 상부 전극 및 하부 전극 둘 모두를 패터닝할 수 있더라도, 하부 전극은 상부 전극과는 별개의 프로세스로 에칭된다.
본 개시물 및 그 이점들이 상세하게 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같이 개시물의 기술로부터 벗어남 없이 다양한 변경들, 치환들 및 대안들이 본원에서 이루어질 수 있다는 것을 이해한다. 예를 들어, "위" 및 "아래"와 같은 관련 용어들이 기판 또는 전자 디바이스에 대하여 사용된다. 물론, 기판 또는 전자 디바이스가 순서가 도치된다면, 위는 아래가 되고, 그 반대도 마찬가지이다. 추가적으로, 옆으로 배향된다면, 위와 아래는 기판 또는 전자 디바이스의 측면들로 지칭될 수 있다. 또한, 본 출원의 범위는 명세서에 설명된 프로세스, 머신, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시형태들로 제한되도록 의도되지 않는다. 개시물, 프로세스들, 머신들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들로부터 당업자가 용이하게 인식하는 바와 같이, 여기에 설명된 대응하는 실시형태들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 실시하는 현재 존재하는 것 또는 이후에 개발될 것이 본 개시물에 따라 사용될 수 있다. 따라서, 첨부된 청구항들은 그의 범위 내에 이러한 프로세스들, 머신들, 제조, 물질의 조성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.

Claims (25)

  1. 전자 장치로서,
    분리층을 포함하는 기판;
    상기 기판 내에 임베딩된 제 1 접촉부;
    상기 기판 상에 있고 상기 제 1 접촉부에 커플링되는 패터닝된 제 1 전극;
    상기 제 1 접촉부로부터 이격되고(being offset) 상기 패터닝된 제 1 전극 상에 배치되는 패터닝된 전자 디바이스;
    상기 패터닝된 제 1 전극 및 상기 패터닝된 전자 디바이스 상에 증착되는 캡핑층(740) ― 상기 캡핑층(740)은 상기 패터닝된 제 1 전극의 적어도 하나의 에지(edge) 주위로 확장하고 상기 분리층에 직접 접촉함 ―;
    상기 패터닝된 전자 디바이스 상의 패터닝된 제 2 전극; 및
    상기 패터닝된 제 2 전극에 접촉하는 트렌치를 포함하는, 전자 장치.
  2. 제 1 항에 있어서,
    상기 패터닝된 전자 디바이스의 2개의 측면들(sides) 상에 추가 캡핑층(734)을 더 포함하는, 전자 장치.
  3. 제 1 항에 있어서,
    제 2 전자 디바이스; 및
    상기 패터닝된 전자 디바이스와 상기 제 2 전자 디바이스 사이의 공간을 실질적으로 충진하는 제 1 유전체층을 더 포함하는, 전자 장치.
  4. 제 3 항에 있어서,
    상기 트렌치가 패터닝되는 상기 패터닝된 제 2 전극 상에 제 2 유전체층을 더 포함하는, 전자 장치.
  5. 제 1 항에 있어서,
    상기 패터닝된 전자 디바이스는 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 정보 단말기(PDA), 고정 위치 데이터 유닛, 및/또는 컴퓨터에 통합되는, 전자 장치.
  6. 전자 디바이스로서,
    분리층을 포함하는 기판;
    상기 기판 내에 임베딩된 제 1 접촉부;
    상기 기판 상에 있고 상기 제 1 접촉부에 커플링되는 제 1 전극;
    상태들을 자기적으로 저장하기 위한 복수의 수단 ― 각각의 자기 저장 수단은 상기 제 1 접촉부로부터 이격되고 상기 제 1 전극과 제 2 전극 사이에서 커플링됨 ―;
    상기 자기 저장 수단 및 상기 제 1 전극 상에 증착되는 캡핑층(740) ― 상기 캡핑층(740)은 상기 제 1 전극의 적어도 하나의 에지 주위로 확장하고 상기 분리층에 직접 접촉함 ―;
    상기 제 1 전극, 상기 제 2 전극 및 인접한 자기 저장 수단 사이의 공간을 실질적으로 충진하는 유전체층; 및
    상기 자기 저장 수단의 표면을 상기 제 2 전극에 커플링하기 위한 수단을 포함하는, 전자 디바이스.
  7. 제 6 항에 있어서,
    상기 전자 디바이스는 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 정보 단말기(PDA), 고정 위치 데이터 유닛, 및/또는 컴퓨터에 통합되는, 전자 디바이스.
  8. 전자 장치로서,
    분리층을 포함하는 기판;
    상기 기판 내에 임베딩된 제 1 접촉부;
    상기 기판 상에 있고 상기 제 1 접촉부에 커플링되는 패터닝된 제 1 전극;
    상기 제 1 접촉부로부터 이격되고 상기 패터닝된 제 1 전극 상에 있는 제 1 전자 다바이스;
    상기 패터닝된 제 1 전극 및 상기 제 1 전자 디바이스 상에 증착되는 캡핑층(740) ― 상기 캡핑층(740)은 상기 패터닝된 제 1 전극의 적어도 하나의 에지 주위로 확장하고 상기 분리층에 직접 접촉함 ―;
    상기 제 1 전자 디바이스 및 상기 패터닝된 제 1 전극 상의 제 1 유전체층; 및
    상기 제 1 전자 디바이스 상의 패터닝된 제 2 전극 ― 상기 패터닝된 제 2 전극은 상기 패터닝된 제 1 전극으로부터 별도로(separately) 패터닝됨 ―;
    을 포함하는, 전자 장치.
  9. 제 8 항에 있어서,
    상기 기판 상의 패터닝된 제 3 전극 ― 상기 패터닝된 제 3 전극은 상기 패터닝된 제 1 전극에 따라 패터닝됨 ―;
    상기 패터닝된 제 3 전극 상의 제 2 전자 디바이스; 및
    상기 제 2 전자 디바이스 상의 패터닝된 제 4 전극 ― 상기 패터닝된 제 4 전극은 상기 패터닝된 제 2 전극에 따라 패터닝되고, 상기 제 1 유전체층은 상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스 사이의 공간을 실질적으로 충진함 ―;
    을 더 포함하는, 전자 장치.
  10. 제 9 항에 있어서,
    상기 패터닝된 제 2 전극 및 상기 패터닝된 제 4 전극에 접촉하는 트렌치를 더 포함하는, 전자 장치.
  11. 제 10 항에 있어서,
    상기 트렌치가 패터닝되는 상기 패터닝된 제 2 전극 및 상기 패터닝된 제 4 전극 상에 제 2 유전체층을 더 포함하는, 전자 장치.
  12. 제 8 항에 있어서,
    상기 제 1 전자 디바이스는 자기 터널 접합(MTJ)를 포함하는, 전자 장치.
  13. 제 8 항에 있어서,
    상기 제 1 전자 디바이스의 2개의 측면들(sides) 상에 추가 캡핑층(734)을 더 포함하는, 전자 장치.
  14. 제 8 항에 있어서,
    상기 제 1 전자 디바이스는 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 정보 단말기(PDA), 고정 위치 데이터 유닛, 및/또는 컴퓨터에 통합되는, 전자 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170046095A (ko) * 2015-10-20 2017-04-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소된 손상을 갖는 자기 터널 접합
US11152561B2 (en) 2019-06-11 2021-10-19 Samsung Electronics Co., Ltd. Magnetic memory device

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455965B2 (en) 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions
US8625337B2 (en) 2010-05-06 2014-01-07 Qualcomm Incorporated Method and apparatus of probabilistic programming multi-level memory in cluster states of bi-stable elements
US9082695B2 (en) * 2011-06-06 2015-07-14 Avalanche Technology, Inc. Vialess memory structure and method of manufacturing same
WO2013095357A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Method for reducing size and center positioning of magnetic memory element contacts
US8791533B2 (en) * 2012-01-30 2014-07-29 Broadcom Corporation Semiconductor package having an interposer configured for magnetic signaling
JPWO2014083911A1 (ja) * 2012-11-28 2017-01-05 株式会社クレハ シクロペンタノン誘導体の製造方法、中間体化合物および中間体化合物の製造方法
CN104465984B (zh) * 2013-09-17 2017-08-25 中芯国际集成电路制造(北京)有限公司 磁性隧道结及其形成方法
KR102084726B1 (ko) 2013-11-05 2020-03-04 삼성전자주식회사 반도체 소자
KR102138820B1 (ko) 2014-01-08 2020-07-28 삼성전자주식회사 자기 기억 소자
KR102192205B1 (ko) * 2014-04-28 2020-12-18 삼성전자주식회사 메모리 장치
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10586914B2 (en) * 2016-10-14 2020-03-10 Applied Materials, Inc. Method of forming ultra-smooth bottom electrode surface for depositing magnetic tunnel junctions
US10439132B2 (en) 2017-03-20 2019-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Protective passivation layer for magnetic tunnel junctions
US9935261B1 (en) * 2017-04-05 2018-04-03 Headway Technologies, Inc. Dielectric encapsulation layer for magnetic tunnel junction (MTJ) devices using radio frequency (RF) sputtering
US10516100B2 (en) 2017-06-12 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxynitride based encapsulation layer for magnetic tunnel junctions
US10038138B1 (en) 2017-10-10 2018-07-31 Headway Technologies, Inc. High temperature volatilization of sidewall materials from patterned magnetic tunnel junctions
US10522752B1 (en) 2018-08-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic layer for magnetic random access memory (MRAM) by moment enhancement
US10692925B2 (en) * 2018-10-12 2020-06-23 International Business Machines Corporation Dielectric fill for memory pillar elements
US10790001B2 (en) * 2019-01-04 2020-09-29 International Business Machines Corporation Tapered VA structure for increased alignment tolerance and reduced sputter redeposition in MTJ devices
US11955152B2 (en) 2021-12-03 2024-04-09 International Business Machines Corporation Dielectric fill for tight pitch MRAM pillar array
US12002498B2 (en) 2022-06-14 2024-06-04 International Business Machines Corporation Coaxial top MRAM electrode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6806096B1 (en) * 2003-06-18 2004-10-19 Infineon Technologies Ag Integration scheme for avoiding plasma damage in MRAM technology
US20070023806A1 (en) * 2005-07-29 2007-02-01 International Business Machines Corporation Method and structure for forming slot via bitline for MRAM devices
US20090286368A1 (en) * 2008-05-16 2009-11-19 Chung Hon Lam process for pcm integration with poly-emitter bjt as access device

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239896B1 (en) * 1998-06-01 2001-05-29 Canon Kabushiki Kaisha Electrophotographic display device and driving method therefor
US6165803A (en) 1999-05-17 2000-12-26 Motorola, Inc. Magnetic random access memory and fabricating method thereof
JP4693292B2 (ja) * 2000-09-11 2011-06-01 株式会社東芝 強磁性トンネル接合素子およびその製造方法
JP5013494B2 (ja) 2001-04-06 2012-08-29 ルネサスエレクトロニクス株式会社 磁性メモリの製造方法
JP2003124445A (ja) * 2001-10-17 2003-04-25 Nec Corp 磁性記憶装置とその製造方法
JP3951902B2 (ja) * 2002-11-25 2007-08-01 ヤマハ株式会社 磁気トンネル接合素子の製法と磁気トンネル接合装置
JP4008857B2 (ja) 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
WO2005010998A1 (en) * 2003-06-24 2005-02-03 International Business Machines Corporation Self-aligned conductive lines for fet-based magnetic random access memory devices and method of forming the same
US7009266B2 (en) * 2003-08-29 2006-03-07 Applied Spintronics Technology, Inc. Method and system for providing a magnetic element including passivation structures
US7112861B2 (en) * 2004-05-14 2006-09-26 International Business Machines Corporation Magnetic tunnel junction cap structure and method for forming the same
KR100660539B1 (ko) * 2004-07-29 2006-12-22 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
EP1667160B1 (en) * 2004-12-03 2011-11-23 Samsung Electronics Co., Ltd. Magnetic memory device and method
US7211447B2 (en) * 2005-03-15 2007-05-01 Headway Technologies, Inc. Structure and method to fabricate high performance MTJ devices for MRAM applications
JP2006261592A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 磁気抵抗効果素子及びその製造方法
US7477482B2 (en) * 2005-04-19 2009-01-13 International Business Machines Corporation Magnetic recording head
US7122386B1 (en) * 2005-09-21 2006-10-17 Magic Technologies, Inc. Method of fabricating contact pad for magnetic random access memory
US7880249B2 (en) * 2005-11-30 2011-02-01 Magic Technologies, Inc. Spacer structure in MRAM cell and method of its fabrication
TWI291697B (en) 2006-02-16 2007-12-21 Ind Tech Res Inst Magnetic memory cell and manufacturing method therefor
JP5223167B2 (ja) * 2006-03-06 2013-06-26 富士通株式会社 磁気抵抗効果素子を含む半導体装置及びその製造方法
US7728384B2 (en) 2006-05-30 2010-06-01 Macronix International Co., Ltd. Magnetic random access memory using single crystal self-aligned diode
JP4384183B2 (ja) * 2007-01-26 2009-12-16 株式会社東芝 磁気抵抗素子および磁気メモリ
US7508700B2 (en) * 2007-03-15 2009-03-24 Magic Technologies, Inc. Method of magnetic tunneling junction pattern layout for magnetic random access memory
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
JP5107128B2 (ja) * 2008-04-23 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8138562B2 (en) * 2009-10-20 2012-03-20 Magic Technologies, Inc. Bit line preparation method in MRAM fabrication
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8455965B2 (en) 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174737B1 (en) * 1998-08-31 2001-01-16 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6806096B1 (en) * 2003-06-18 2004-10-19 Infineon Technologies Ag Integration scheme for avoiding plasma damage in MRAM technology
US20070023806A1 (en) * 2005-07-29 2007-02-01 International Business Machines Corporation Method and structure for forming slot via bitline for MRAM devices
US20090286368A1 (en) * 2008-05-16 2009-11-19 Chung Hon Lam process for pcm integration with poly-emitter bjt as access device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170046095A (ko) * 2015-10-20 2017-04-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소된 손상을 갖는 자기 터널 접합
KR101869162B1 (ko) * 2015-10-20 2018-06-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소된 손상을 갖는 자기 터널 접합
US11152561B2 (en) 2019-06-11 2021-10-19 Samsung Electronics Co., Ltd. Magnetic memory device

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Publication number Publication date
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