JP2013512585A - 磁気トンネル接合を含む上部および下部電極を有するデバイスの製造および統合 - Google Patents

磁気トンネル接合を含む上部および下部電極を有するデバイスの製造および統合 Download PDF

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Abstract

電子デバイス製造プロセスは、下部電極層を堆積する段階を含む。次いで、電子デバイスが下部電極層上に製造される。下部電極層をパターニングする段階は電子デバイスを製造する段階後に、上部電極をパターニングする段階とは個別のプロセスで実施される。第１誘電体層は次いで、電子デバイスおよび下部電極層上に堆積され、上部電極層がそれに続く。上部電極は次いで、下部電極とは別のプロセスでパターン化される。上部および下部電極の別々のパターニングにより、電子デバイス間の誘電体材料におけるボイドが減少することによって収率が向上する。その製造プロセスが適切な１つの電子デバイスが、磁気トンネル接合（MTJ）である。

Description

本開示は概して、電子デバイスの製造に関する。より具体的には、本開示は、磁気ランダムアクセスメモリにおける磁気トンネル接合のための製造プロセスに関する。
従来のランダムアクセスメモリ（RAM）チップ技術とは異なり、磁気RAM（MRAM）ではデータが電荷として記憶されず、代わりに記憶素子の磁気分極によって記憶される。記憶素子は、絶縁層によって離された２つの強磁性層から形成される。２つの層の一方は、反強磁性層（AFM）によって特定の極性に設定された少なくとも１つのピン止めされた磁気分極を有する（または固定層）。他の磁性層（またはフリー層）の磁極性は変更され、“1”（つまり、反平行の極性）または“0”（つまり、平行の極性）の何れかを表す。固定層、絶縁層、およびフリー層を有する１つのこのようなデバイスは、磁気トンネル接合（MTJ）である。MTJの電気抵抗は、固定層の磁極性と比較したフリー層の磁極性によって決まる。MRAMなどのメモリデバイスは、個別にアドレス可能なMTJのアレイで構成される。
図４Ａは、低抵抗状態におけるスピントルクトランスファー（STT）磁気トンネル接合を示すブロック図である。磁気トンネル接合（MTJ）400は、トンネルバリア404およびフリー層406とともに積層された固定層402を含む。固定層402の磁気分極は、反強磁性層（AFM）（図示せず）によって一方向にピン止めされる。フリー層406の磁気分極は、平行状態と反平行状態との間で自由に変化する。MTJ400の抵抗は、一部分において、フリー層406の磁気分極によって決まる。例えば、フリー層406および固定層402の磁気分極が実質的に整列している場合、MTJ400は低抵抗を有する。フリー層406の他の安定状態は、図４Ｂで検討される。
図４Ｂは、高抵抗状態におけるスピントルクトランスファー（STT）磁気トンネル接合を示すブロック図である。例えば、フリー層406の磁気分極と固定層402の磁気分極とは、実質的に反対方向である。この場合、MTJ400は高抵抗を有する。
MRAMは、データがフリー層の磁極性として記憶される不揮発性メモリデバイスである。MRAMの読出しおよび書込み速度は、NANDフラッシュメモリより速い。セルサイズが縮小し密度が増加するにつれて、従来の製造プロセスの収率およびプロセスマージンは減少し、結果としてダイ毎のコスト、またはMRAMに関する滞在的な信頼性問題の増加につながる。MRAMの障害の１つの原因は、隣接する導体間の電気的短絡である。
MRAMビットセルにおける下部電極および上部電極は、コストを節約するために、同一の製造プロセスの間にエッチングされ得る。上部および下部電極をエッチングして個別のセルを形成した後、誘電体がセル間の間隔を充填するために堆積される。セルが互いに間隔を詰めて置かれ、高密度に到達するにつれて、セル間の開口部のアスペクト比（“開口部の深さ”割る“開口部の幅”）は増加する。化学気相蒸着（CVD）または物理気相蒸着（PVD）などの誘電体の堆積技術は、大きいアスペクト比の間隔を完全に充填することが出来ず、誘電体層にボイドをもたらす。導電性材料で充填される場合、そのボイドは加工の後半で、導体の不測の電気的短絡をもたらすことがある。
短絡がここで、図３を参照してより具体的に記載される。図３は、磁気トンネル接合のアレイのトップダウン図である。磁気トンネル接合334のアレイ300は、（例えばトレンチとして製造される）上部導体320を含む。個別のMTJ334は、上部電極332を通って所望の個別のMTJ334に上部導体320を結合することによってアクセスされ得る。上記のように、製造の間、ボイドは上部電極332と上部導体320との間の誘電体層に形成されることがある。上部導体材料の堆積の間、導電性材料がそのボイドを充填することがあり、結果として上部導体320間の短絡340をもたらす。短絡340は結果として、アレイ300の障害をもたらす。それ故に、製造収率が減少する。
通常、短絡340の数は、上部電極332と上部導体320との間を連結する上部ビア（図示せず）の高さを増大することによって減少する。上部ビアは、ボイドと上部導体320との重複を防ぐためにボイドの高さより高く製造され、短絡が生じるのを防ぐ。ビアの高さは、一部分において、各世代のテクノロジーによって規定される。テクノロジーは各新世代に対して70％縮小されるため、ビアの高さは各新世代で大幅に低減される。短絡問題が新世代で増加するにつれて、プロセス収率は低下することがある。
本開示の一態様によると、電子デバイス製造プロセスは、第１電極層を堆積する段階を含む。そのプロセスはまた、第１電極層上に磁気デバイスを製造する段階を含む。そのプロセスはさらに、磁気デバイスを製造する段階後に、第１電極層をパターニングする段階を含む。そのプロセスはまた、第１電極層をパターニングする段階後に、磁気デバイスおよび第１電極層の上に第１誘電体層を堆積する段階を含む。そのプロセスはさらに、第１誘電体層を堆積する段階後に、第２電極層を堆積する段階を含む。そのプロセスはまた、第２電極層を堆積する段階後に、第２電極層をパターニングする段階を含む。
本開示の別の態様によると、電子デバイスは基板を含む。電子デバイスはまた、基板に埋め込まれた第１コンタクトを含む。電子デバイスはさらに、第１コンタクトと結合される、パターン化された第１電極を基板上に含む。電子デバイスはまた、パターン化された第１電極上にパターン化された電子デバイスを含む。電子デバイスはさらに、パターン化された電子デバイス上にパターン化された第２電極を含む。電子デバイスはまた、パターン化された第２電極と接するトレンチを含む。
本開示のさらに別の態様によると、電子デバイスは基板と、磁気的記憶状態（magnetically storing states）のための手段とを含む。それぞれの磁気記憶手段は、第１電極と第２電極との間を連結する。電子デバイスはさらに、第１電極と、第２電極と、隣接する磁気記憶手段との間の空間を実質的に充填する誘電体を含む。電子デバイスはまた、磁気記憶手段の表面を第２電極に結合するための手段を含む。
前述では、以下に続く詳細な説明がよりよく理解できるように、本開示の特徴および技術的利点をかなり広く概説した。本開示の特許請求の範囲の主題を形成する追加の特徴および利点は、以下で記載されることになる。開示される概念および具体的な実施形態は、本開示の同じ目的を実行するために他の構造を変更または設計するための基礎として容易に利用できることが当業者には理解されるはずである。このような等価な構造物は、添付の特許請求の範囲で記載するような本開示の技術から逸脱しないこともまた、当業者には実感されるはずである。本開示に特有と思われる新規の特徴は、その組織および操作方法の両方に関して、さらなる目的および利点と一緒に、付随する図面に関連して考えられるときに以下の記載からより良く理解されることになる。しかしながら、それぞれの図面は、例示および記載の目的のためだけに提供され、本開示の制限の定義として意図されていないことを明確に理解すべきである。
本開示の実施形態が有利に用いられることができる、例示的な無線通信システムを示すブロック図である。 開示される半導体ICパッケージの回路、レイアウト、および論理の設計に使用される設計ワークステーションを示すブロック図である。 磁気トンネル接合の従来のアレイのトップダウン図である。 低抵抗状態における従来の磁気トンネル接合を示すブロック図である。 高抵抗状態における従来の磁気トンネル接合を示すブロック図である。 一実施形態によるダイおよび／またはウエハ上に上部および下部電極を有する電子デバイスのための例示的な製造プロセスを示すフローチャートである。 一実施形態による上部および下部電極を有する磁気トンネル接合のための例示的な製造プロセスを示すフローチャートである。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。 製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。
本開示のより徹底的な理解のために、添付の図面と併用される以下の記載がここで参照される。
以下で開示されるプロセスは、プロセス収率を減少させる電気的短絡のリスクが低減された電子デバイスの製造を可能にする。例えば、磁気トンネル接合は、磁気ランダムアクセスメモリにおけるプロセスによって製造されることがある。その開示されるプロセスによって製造される電子デバイスは、無線ネットワークで用いられることができる。
図１は、本開示の実施形態が有利に用いられることができる、例示的な無線通信システム100を示すブロック図である。例示の目的のために、図１は、3つの遠隔ユニット120、130、および150、並びに2つの基地局140を示す。無線通信システムは、さらに多くの遠隔ユニットおよび基地局を有してもよいことが認識されよう。遠隔ユニット120、130、および150は、以下で開示されるように、磁気トンネル接合（MTJ）デバイス125A、125Bおよび125Cを含む。基地局、スイッチングデバイス、およびネットワーク装置を含む、磁気トンネル接合を含む任意のデバイスはまた、開示される特徴を有する半導体構成要素および／または本明細書で開示されるプロセスによって製造される構成要素を含んでもよいことが認識されよう。図１は、基地局140から遠隔ユニット120、130、および150への送信リンク信号180、並びに遠隔ユニット120、130、および150から基地局140への逆方向リンク信号190を示す。
図１では、遠隔ユニット120は、移動電話として示され、遠隔ユニット130は、携帯用コンピュータとして示され、遠隔ユニット150は、無線ローカルループシステムでの固定位置遠隔ユニットとして示される。例えば、遠隔ユニットは、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータなどのデバイスであってもよい。図１は、本開示の教示による遠隔ユニットを例示しているが、本開示は、これらの例示的に図示されたユニットに限定されない。本開示は、以下に記載されているように、MTJ構成要素を含む任意のデバイスで適切に用いられてもよい。これはMTJデバイスに対して記載されたが、本開示はまた、他の電子デバイスも考慮している。
図２は、以下で述べるような半導体部品の回路、レイアウト、論理、ウエハ、ダイ、および層の設計に用いられる設計ワークステーションを示すブロック図である。設計ワークステーション200は、オペレーティングシステムソフトウェア、サポートファイル、およびCadenceまたはOrCADなどの設計ソフトウェアを含有するハードディスク201を含む。設計ワークステーション200はまた、半導体ウエハまたは半導体ダイ内に含まれる回路、半導体ウエハ、半導体ダイ、または層を含むことができる半導体部品210の製造を容易にするための表示部も含む。記憶媒体204は、半導体部品210を具体的に保存するために提供される。半導体部品210は、GDSIIまたはGERBERなどのファイル形式で記憶媒体204に保存されてもよい。記憶媒体204は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであってもよい。さらに、設計ワークステーション200は、記憶媒体204から入力を受け取るまたは記憶媒体204に出力を書き込むための駆動装置203を含む。
記憶媒体204に記録されたデータは、論理回路の構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどの順次書き込みツールのためのマスクパターンデータを指定してもよい。そのデータはさらに、タイミング図または論理シミュレーションと関連した最終的な回路などの論理照合データ（logic verification data）を含んでもよい。記憶媒体204にデータを提供することは、半導体ウエハまたは半導体ダイ内に含まれる回路、半導体ウエハ、半導体ダイ、または層を製造するためのプロセス数を減少させることによって半導体部品210の設計を容易にする。
電子デバイスの反対の面上に上部電極および下部電極を有する電子デバイスの例は、例えば磁気トンネル接合および巨大な磁気抵抗デバイスなどを含む。磁気トンネル接合（MTJ）は、データ記憶素子として磁気ランダムアクセスメモリ（MRAM）で用いられる。一実施形態では、MTJは、フリー層と、トンネルバリア層と、固定層とを含む。フリー層の磁気モーメントは、固定層の磁気モーメントに対して平行または反平行であってもよく、“1”または“0”を表す。強磁性層の磁気モーメントは、反強磁性層（AFM）とともにピン止めされてもよい。別の実施形態では、多数のAFM層がフリー層および固定層に結合される。
図５は、一実施形態によるダイおよび／またはウエハ上に上部および下部電極を有する電子デバイスのための例示的な製造プロセスを示すフローチャートである。ブロック505では、電子デバイスがダイおよび／またはウエハ上で第１マスクを用いてパターン化される。ブロック510では、下部電極がダイおよび／またはウエハ上で第２マスクを用いてパターン化される。ブロック515では、誘電体フィルムが堆積され、電子デバイスおよび下部電極を含むダイおよび／またはウエハを等角的に覆う。デバイス間には大きな空間が存在するが、それは電子デバイス上に上部電極が置かれていないからである。従って、ボイドを残すことなく、誘電体層はデバイス間の空間を十分に充填することができる。誘電体層は、電子デバイスの上面と同一のレベルまでエッチバックされるか、または化学機械研磨および平坦化される。つまり電子デバイスの上面は、上部電極との接触を可能にするために露出される。
ブロック520では、平坦化された誘電体上に、上部電極が等角的導電層として堆積される。上部電極はパターン化され、個別の上部電極を形成する。２つのマスクプロセスでは、上部電極は、前に下部電極をパターン化するのに用いられたのと同一のマスクを用いてパターン化されてもよい。３つのマスクプロセスでは、第３マスクが上部電極をパターン化する。下部ビアが用いられる場合、下部ビアマスクが上部および／または下部電極をパターン化するのに再使用されてもよい。
ブロック525では、第２誘電体フィルムが堆積され平坦化される。ブロック530では、第２誘電体フィルムに電気路がパターン化される。電気路は、上部電極との接触を可能にするビアおよび／またはトレンチであってもよい。電気路は、銅、アルミニウム、または合金などの導電性材料で充填されてもよい。
このアプローチによって製造された上部電極に対するコンタクトは、電子デバイス短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填するが、それは電気路形成の間に充填されてもよい。従って、トレンチは電子デバイスの電気的短絡をもたらすことなく、上部電極と直接接触することができる。
このアプローチによって製造された電子デバイスは、電気路短絡の可能性を大幅に低減することができる。金属間誘電体層は実質的に、小さな隙間または隙間を全く残さずに電子デバイス間の空間を充填する。従って、トレンチは他のトレンチに対するトレンチ短絡の可能性なく、上部電極と直接接触することができる。
図５に示されたフローチャートは、異なる電子デバイスを加工するために適合させてもよい。ここで図６および図７Ａ−７Ｈをみると、磁気トンネル接合（MTJ）のための例示的な製造プロセスが記載される。
図６は、一実施形態による上部および下部電極を有する磁気トンネル接合のための例示的な製造プロセスを示すフローチャートである。図７Ａ−７Ｈは、製造プロセスの間の例示的な電子デバイスの様々な状態を示す断面図である。開示されるプロセスは、単一の電子デバイス、多くの電子デバイスを有するダイ、または電子デバイスの多数のダイを有するウエハに適用されてもよい。
ブロック605では、図７Ａに示すようにMTJが製造される。ダイおよび／またはウエハ700は、層間または金属間誘電体基板702を有し、それはビア708と、下部電極層710と結合するためのコンタクト706とを含む。分離層704は、下部電極層710を層間または金属間誘電体基板702から離す。デバイス層720は下部電極層710上に積層される。デバイス層720は、絶縁層によって離された多数の磁性層などの多数の層を含んでもよい。デバイス層720を堆積した後、デバイス層720は磁場でアニールされ、MTJにおける固定層の極性を設定してもよい。エッチングハードマスク730がデバイス層720上に積層され、フォトレジスト732がエッチングハードマスク730上でパターン化される。フォトレジスト732におけるパターンは図７Ｂに見られるように、フォトレジスト732の下の層まで移され、下部電極層710で止まりMTJ721を作り出す。
ブロック610では、第１キャッピング層734が図７Ｂに示すように堆積される。例えば、第１キャッピング層734は炭化ケイ素（SiC）フィルムまたは窒化ケイ素（SiN）フィルムであってもよく、パターンの移動後に真空を破壊することなく堆積されることができ、今後の加工の間のダメージからMTJ721を保護する。ある場合では、第１キャッピング層734はMTJ721における磁性材料の酸化を防ぐ。第１キャッピング層734が堆積される前に、インサイチュのスパッタプロセスにより、MTJ721の上面および側面が洗浄されてもよい。例えば、DCまたはRF電源を有するアルゴン（Ar）スパッタエッチングは、Ar原子をMTJ721に衝突させるが、それはMTJ721の表面から汚染物質を物理的に取り除く。
ブロック615では、下部電極層710および第１キャッピング層734が、図７Ｃに示すようにパターン化される。パターン化された下部電極層710は、個別の下部電極711を形成する。一実施形態では、これらの下部電極711は個別にアドレス可能であってもよい。下部電極711をパターン化した後、洗浄プロセスにおいてウエハが洗浄され、任意の残存フォトレジスト材料および／またはエッチング副生成物が除去される。
下部電極711は、製造の間の分離した時間に（at a separate time）、上部電極（現段階では図示せず）よりも早くパターン化される。上部電極のパターニングから分離した下部電極711のパターニングは、製造の間の誘電体の堆積に対するアスペクト比を減少させ、隙間形成およびトレンチ（現段階では図示せず）の短絡の可能性を低減させる。
ブロック620では、第１キャッピング層734がエッチバックされ、MTJ721の上部からキャッピング層が除去される。図７Ｄに見られるように、第１キャッピング層734はエッチバック後もMTJ721の側壁に残り、故にその側壁を保護する。一実施形態によると、エッチバックは無酸素エッチングであり、MTJ721における金属材料の酸化を防ぐ。しかしながら、酸化が上部金属表面で発生する場合、エッチングプロセスはその酸化を取り除くことができる。第２キャッピング層740は、MTJ721上を含むダイおよび／またはウエハ上に、インサイチュで堆積される。第２キャッピング層740は例えば、窒化ケイ素または炭化ケイ素であってもよい。一実施形態によると、第２キャッピング層740は第１キャッピング層734と同一材料ではない。
ブロック625では、金属間誘電体層の加工が起こる。中間金属間誘電体層（intermediate inter-metal dielectric layer）742が、図７Ｄに見られるようにダイおよび／またはウエハ上に堆積される。中間金属間誘電体層742は図７Ｅに見られるように、エッチバックされ、例えば化学機械研磨で平坦化される。一実施形態によると、平坦化は、中間金属間誘電体層742および第２キャッピング層740をMTJ721と実質的に同一のレベルにエッチングする段階を含む。この場合、MTJ721の上面は、後続の層と接触するために露出される。別の実施形態では、平坦化は中間金属間誘電体層742をエッチバックするだけである。次いで、後続のスピンオン有機材料（spin on organic material）およびエッチバックがMTJ721の上面を露出させる。さらに別の実施形態では、エッチバックプロセスにより、ダイおよび／またはウエハの位置に応じてMTJ721の側面の一部から第１キャッピング層734および第２キャッピング層740が除去され、上部電極750との接触を向上させる。
前に説明したように、スパッタ洗浄段階において、前述の平坦化の実施形態の何れかでは、MTJ721の上面が洗浄されることがある。そのプロセスより前に実施されるプレスパッタ洗浄段階は、MTJ721から酸化物を除去することによって、プロセスウィンドウを大きくする。
上部面が露出された後、上部電極層750がダイおよび／またはウエハ上に堆積され、それはMTJ721と結合する。上部電極層750は、タンタル、アルミニウム、または金属合金などの導電層である。上部電極層750は堆積後に平坦であるが、それは上部電極層750下の中間金属間誘電体層742もまた平坦であり、ボイドがないからである。
図７Ｆに見られるように、ブロック630では、上部電極層750がパターン化されて個別の上部電極751を形成する。一実施形態によると、上部電極751をパターン化するためのマスクは、下部電極711をパターン化するのと同一のマスクであり、結果として実質的に同一サイズの電極をもたらす。
ブロック635では、ビア762およびトレンチ764が上部電極751に作られる。図７Ｇは、電気路の一実施形態を示す。上部金属間誘電体層760が、ウエハおよび／またはダイ上に堆積される。上部金属間誘電体層760の平坦化により、実質的に平坦な面が得られる。一実施形態では、平坦化に化学機械研磨プロセスが使用される。
平坦化の後、上部金属間誘電体層760がパターン化され、上部電極751と接触するためのビア762およびトレンチ764を形成する。上部金属間誘電体層760をパターン化した後、スパッタ洗浄段階および／またはウェット洗浄段階により、上部電極751の上面から残存汚染物質またはポリマーが除去される。
ビア762およびトレンチ764は導電性材料で充填され、上部導体を生成する。例えば、銅（Cu）が電気めっきされ、ビアおよびトレンチを充填してもよい。電気めっきされた銅は、例えば化学機械研磨プロセスを用いて平坦化され得る。導電性材料が堆積された後、キャッピングフィルム（図示せず）がウエハおよび／またはダイ上に堆積されてもよい。
図７Ｈに示される別の実施形態では、上部金属間誘電体層760にビアはパターン化されない。代わりに、トレンチ764が上部電極751とのコンタクトを露出する。この実施形態では、トレンチ764のエッチング後、スパッタ洗浄段階および／またはウェットエッチングにより、上部電極751からポリマー残渣が除去される。
上記のような電子デバイスの加工の間、上部電極は下部電極のエッチング段階とは個別のプロセスでエッチングされる。上記のような例示的な製造プロセスを用いることで、電子デバイス間のボイド形成の可能性が低減される。結果として、トレンチ短絡のリスクが減少するか取り除かれるため、プロセス収率は向上する。
上記で開示されたMTJなどの電子デバイスのアレイのための例示的な製造プロセスは、MTJに対する電気路を短絡するボイド充填問題を低減するだけでなく、そのプロセスはまた、結果として平坦な上部電極面をもたらし、上部電極との接触を向上させる。同一のマスクが上部および下部電極の両方をパターン化し得るが、下部電極は上部電極とは個別のプロセスでエッチングされる。
本開示およびその利点を詳細に記載したが、様々な変更、置換および代替が、添付の特許請求の範囲により定義されるような本開示の技術から逸脱することなく、本明細書で行われ得るということを理解されたい。例えば、“上に”および“下に”などの関係語は、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが反対になる場合、上が下になり、その逆もそうである。追加的に、横向きに方向付けられる場合、上および下は基板または電子デバイスの側面を指す。さらに、本願の範囲は、本明細書に記載されるプロセス、機械、製造、物質の組成、手段、方法およびステップの特定の実施形態に限定されることは意図されていない。当業者であれば、本開示から容易に理解するように、本明細書に記載される対応する実施形態と実質的に同じ機能を実行するまたは実質的に同じ結果を実現する、現在存在するまたは後に開発されることになっている、プロセス、機械、製造、物質の組成、手段、方法、またはステップが、本開示に従って利用され得る。従って、添付の特許請求の範囲は、その範囲内に、このようなプロセス、機械、製造、物質の組成、手段、方法、またはステップを含むことが意図されている。
７０２ 基板
７０４ 分離層
７０６ コンタクト
７０８ ビア
７１０ 第１電極層、下部電極層
７１１ 第１電極、下部電極
７２０ 磁気デバイス、デバイス層
７２１ MTJ
７３４ 第１キャッピング層
７４０ 第２キャッピング層
７４２ 中間金属間誘電体層
７５０ 第２電極層、上部電極層
７５１ 第２電極、上部電極
７６０ 上部金属間誘電体層
７６２ ビア
７６４ トレンチ

Claims (25)

  1. 第１電極層を堆積する段階と、
    前記第１電極層上に磁気デバイスを製造する段階と、
    前記磁気デバイスを製造する段階後に、前記第１電極層をパターニングする段階と、
    前記第１電極層をパターニングする段階後に、前記磁気デバイスおよび前記第１電極層の上に第１誘電体層を堆積する段階と、
    前記第１誘電体層を堆積する段階後に、第２電極層を堆積する段階と、
    前記第２電極層を堆積する段階後に、前記第２電極層をパターニングする段階と、
    を含む、電子デバイス製造方法。
  2. 前記磁気デバイスが磁気トンネル接合を含む、請求項１に記載の方法。
  3. 前記磁気トンネル接合を磁気ランダムアクセスメモリに統合する段階をさらに含む、請求項２に記載の方法。
  4. 前記第２電極層を堆積する段階前に、前記第１誘電体層を平坦化する段階をさらに含む、請求項１に記載の方法。
  5. 前記磁気デバイスを製造する段階後に、前記磁気デバイス上に第１キャッピング層を堆積する段階をさらに含む、請求項４に記載の方法。
  6. 前記第１キャッピング層を堆積する段階後に、前記第１キャッピング層をエッチングして前記磁気デバイスの表面を露出する段階と、
    前記第１キャッピング層をエッチングする段階後および前記第１誘電体層を堆積する段階前に、第２キャッピング層を堆積する段階と、
    をさらに含む、請求項５に記載の方法。
  7. 前記第２電極層をパターニングする段階後に、第２誘電体層を堆積する段階と、
    前記第２誘電体層を平坦化する段階と、
    をさらに含む、請求項１に記載の方法。
  8. 前記第２誘電体層を堆積する段階後に、前記第２電極層に対する電気路をパターニングする段階と、
    前記電気路を導電性材料で充填する段階と、
    をさらに含む、請求項７に記載の方法。
  9. 前記電気路をパターニングする段階がトレンチをパターニングする段階を含む、請求項８に記載の方法。
  10. 前記電気路をパターニングする段階がビアをパターニングする段階をさらに含む、請求項９に記載の方法。
  11. 前記電気路を充填する段階後に、上部キャッピング層を堆積する段階をさらに含む、請求項８に記載の方法。
  12. 同一のマスクが、前記第２電極層のパターニングおよび前記第１電極層のパターニングのためのパターンを製造する、請求項１に記載の方法。
  13. 前記磁気デバイスを製造する段階後および前記第１誘電体層を堆積する段階前に、前記磁気デバイスを洗浄する段階と、
    前記磁気デバイスを洗浄する段階後に、前記磁気デバイス上に第１キャッピング層を堆積する段階と、
    をさらに含む、請求項１に記載の方法。
  14. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータの少なくとも１つに前記磁気デバイスを統合する段階をさらに含む、請求項１に記載の方法。
  15. 基板と、
    前記基板に埋め込まれた第１コンタクトと、
    前記第１コンタクトと結合される、前記基板上のパターン化された第１電極と、
    前記パターン化された第１電極上のパターン化された電子デバイスと、
    前記パターン化された電子デバイス上のパターン化された第２電極と、
    前記パターン化された第２電極と接触するトレンチと、
    を含む電子デバイス。
  16. 前記パターン化された電子デバイスの両面にキャッピング層をさらに含む、請求項１５に記載の電子デバイス。
  17. 第２電子デバイスと、
    前記電子デバイスと前記第２電子デバイスとの間の空間を実質的に充填する第１誘電体層と、
    をさらに含む、請求項１５に記載の電子デバイス。
  18. 前記パターン化された第２電極上に、前記トレンチがパターン化される第２誘電体層をさらに含む、請求項１７に記載の電子デバイス。
  19. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータの少なくとも１つに前記電子デバイスが統合される、請求項１５に記載の電子デバイス。
  20. 基板と、
    磁気的記憶状態のための複数の手段であって、各磁気記憶手段が第１電極と第２電極との間を連結する、手段と、
    前記第１電極と、前記第２電極と、前記隣接する磁気記憶手段との間の空間を実質的に充填する誘電体層と、
    前記磁気記憶手段の表面を前記第２電極に結合するための手段と、
    を含む電子デバイス。
  21. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータの少なくとも１つに前記電子デバイスが統合される、請求項２０に記載の電子デバイス。
  22. 第１電極層を堆積する段階と、
    前記第１電極層上に磁気デバイスを製造する段階と、
    前記磁気デバイスを製造する段階後に、前記第１電極層をパターニングする段階と、
    前記第１電極層をパターニングする段階後に、前記磁気デバイスおよび前記第１電極層の上に第１誘電体層を堆積する段階と、
    前記第１誘電体層を堆積する段階後に、第２電極層を堆積する段階と、
    前記第２電極層を堆積する段階後に、前記第２電極層をパターニングする段階と、
    のステップを含む、電子デバイス製造方法。
  23. 前記磁気デバイスが磁気トンネル接合を含む、請求項２２に記載の方法。
  24. 前記第２電極層をパターニングする段階後に、第２誘電体層を堆積する段階と、
    前記第２誘電体層を平坦化する段階と、
    前記第２誘電体層を堆積する段階後に、前記第２電極層に対する電気路をパターニングする段階と、
    前記電気路を導電性材料で充填する段階と、
    のステップをさらに含む、請求項２２に記載の方法。
  25. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータの少なくとも１つに前記磁気デバイスを統合するステップをさらに含む、請求項２２に記載の方法。
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