KR101339014B1 - 대머신-타입 공정에서 형성된 터널 장벽, 고정 층 및 상부 전극을 포함하는 자기 터널 접합(ｍｔｊ) 저장 엘리먼트 - Google Patents

대머신-타입 공정에서 형성된 터널 장벽, 고정 층 및 상부 전극을 포함하는 자기 터널 접합(ｍｔｊ) 저장 엘리먼트 Download PDF

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Abstract

스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 비트 셀를 위한 자기 터널 접합 저장 엘리먼트는 하부 전극 층(150), 하부 전극 층에 인접한 고정 층(160), 하부 전극 층과 고정 층의 일부를 캡슐화하는 유전 층(70), 고정 층의 일부에 인접한 홀을 규정하는 측벽들을 포함하는 유전층, 고정층에 인접한 터널링 장벽(190), 터널링 장벽에 인접한 자유 층(200), 및 자유 층에 인접한 상부 전극(210)을 포함하고, 여기서 제1 방향으로 하부 전극 층 및/또는 고정 장벽의 폭이 상기 제1 방향으로 고정 층과 터널링 장벽 사이의 콘택 영역의 폭보다 더 크다. 또한 STT-MRAM 비트 셀을 형성하는 방법이 개시된다.

Description

대머신-타입 공정에서 형성된 터널 장벽, 고정 층 및 상부 전극을 포함하는 자기 터널 접합(ＭＴＪ) 저장 엘리먼트{MAGNETIC TUNNEL JUNCTION STORAGE ELEMENT COMPRISING A TUNNEL BARRIER, PINNED LAYER AND TOP ELECTRODE FORMED IN A DAMASCENE-TYPE PROCESS}
개시된 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀, 및 그것을 형성하는 방법에 관련된다. 더욱 상세하게는, 예시적인 실시예들은 STT-MRAM에서 이용가능한 자기 터널 접합(MTJ) 저장 엘리먼트 및 그것을 형성하는 방법들로 인도한다.
자기저항 랜덤 액세스 메모리(MRAM)는 자성 엘리먼트들을 이용하는 비휘발성 메모리 기술이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통과함에 따라 스핀-편광되는 전자들을 이용한다. 또한, STT-MRAM은 스핀 전달 토크 RAM(Spin Transfer Torque RAM;STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin Torque Transfer Magnetization Switching RAM;Spin-RAM), 및 스핀 모멘텀 전달 RAM(Spin Momentum Transfer RAM;SMT-RAM)으로도 알려져 있다.
도 1은 종래의 STT-MRAM 비트 셀(100)을 도시한다. STT-MRAM 비트 셀(100)은 자기 터널 접합(MTJ) 저장 엘리먼트(105), 트랜지스터(110), 비트 라인(120) 및 워드 라인(130)을 포함한다. MTJ 저장 엘리먼트는 예를 들어, 도 1에 도시된 것과 같이 절연(터널링 장벽) 층에 의해 분리되는, 고정 층(pinned layer) 및 자유 층(free layer) ― 이들의 각각은 자기장 또는 편광을 유지할 수 있음 ―으로부터 형성된다. 고정 층 및 자유 층의 극성이 실질적으로 일렬로 또는 반대로 맞춰지도록 하기 위하여 자유 층의 편광은 반전될 수 있다. MTJ를 통과하는 전기적 경로의 저항은 고정 층 및 자유 층의 편광들의 정렬(alignment)에 따라 변할 것이다. 저항의 이 같은 변화는 공지된 바와 같이, 비트 셀(100)을 프로그램 및 판독하는데 사용될 수 있다. STT-MRAM 비트 셀(100)은 또한 소스 라인(140), 센스 증폭기(150), 판독/기록 회로부(160) 및 비트 라인 기준(170)을 포함한다. 당업자는 메모리 셀(100)의 동작 및 구성이 공지되어 있음을 인식할 것이다. 그러한 메모리 셀들에 관한 추가적인 세부사항들은 예를 들어 M. Hosomi 등의 IEDM 컨퍼런스(2005)의 학회보 "A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM"에서 제공되고, 이는 전체로서 참조에 의해 본원에 통합된다.
도 2(a)-(c)를 참고하면, 종래의 MTJ 저장 엘리먼트들은 일반적으로 처음에 하부 고정 층(bottom fixed layer)을 패터닝하고, 단일 대머신(damascene)을 형성하며, 터널링 장벽/자유층/상부 전극 스택을 증착하고, 그리고 화학 기계적 폴리싱 (polishing)(CMP) 단계를 수행하는 것에 의해 형성된다.
예를 들어, 도 3에 도시된 바와 같이, 종래 MTJ 저장 엘리먼트들은 일반적으로 물리적 기상 증착(PVD)을 이용하여 금속 스택(예컨대, 인터커넥트(40))의 상부 금속 층(예컨대, M3) 상에 MTJ 및 하드마스크 층 스택을 증착하는 것에 의해 형성된다. MTJ 및 하드마스크 층 스택은 일반적으로 예를 들어 탄탈(tantalum)로부터 형성될 수 있는 하부 전극 층(50), 고정 층(60), 터널링 장벽 층(90), 자유 층(100), 예를 들어 Ta/TaN 또는 Ti/TiN으로부터 형성될 수 있는 하드마스크 또는 상부 전극 층(110)을 포함한다.
종래의 방법에 있어서, 일반적으로 제1 단계는 하부 전극 층(50)(예컨대, Ta), 고정 층(60), 터널링 장벽(90), 자유 층(100) 및 하드마스크 층(Ta/TaN, Ti/TiN)을 증착하는 단계를 포함한다. 고정 층(60)은 하나 이상의 층들 또는 필름들(예컨대, 고정 층 스택)을 포함할 수 있다. 다음으로, MTJ 스택이 진공에서 자기 어닐링 공정(magnetic annealing process)을 받게 된다. 이후 패턴이 리소그래픽(lithography) 기법을 사용하여 MTJ 스택에 적용된다. 패터닝된 셀 크기는 최종 크기보다 더 클 수 있다. 전술한 층들의 각각은 하나 이상의 층들 또는 필름들로 구성될 수 있다.
다음으로, MTJ 스택은 에칭된다. 에칭 공정은 레지스트(resist) 크기 및 패턴 하드마스크를 트리밍(trimming)하는 단계, 레지스트를 스트리핑(stripping)하는 단계, 자유 층(100)을 에칭하는 단계 및 고정 층(60)과 하부 전극 층(50)을 에칭하는 단계를 포함한다. 이후 MTJ 스택은 클리닝(clean)된다. 클리닝 공정은 일반적으로 로우-k(low-k) 및 MTJ 클리닝과 호환된다. 다음으로, 패시베이션 층(passivation layer)이 MTJ 저장 엘리먼트 및 층간(inter-layer) 유전체(70)를 보호하도록 증착된다. MTJ를 보호하고 MTJ와 ILD(inter-layer dielectric)의 접착을 증진시키기 위하여 저 증착 온도(low deposition temperature)와 함께, 조합 스택(combination stack)이 필요로 될 수 있다. 최종적으로, MTJ 및 ILD은 갈라지는 것(delaminating)을 막기 위하여 덜 강한(aggressive) 화학 기계적 폴리싱(CMP)을 사용하여 폴리싱된다.
도 3에서 도시된 바와 같이, 종래의 방법들에 따른 종래의 STT-MRAM 비트 셀은 기판(10), 워드 라인들(20) 및 Vss(미 도시)에 대한 콘택(contact)(30)을 포함한다. 하부 전극 층(50)은 인터커넥트(40)의 상부 금속 층 상에 형성된다. 고정 층(60), 터널링 장벽 층(90), 자유 층(100), 및 상부 전극(110)은 하부 전극 층(50) 상에 형성된다. ILD 층(70)은 MTJ 셀 위로 형성된다.
예시적인 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 및 그것을 형성하는 방법들로 인도한다. 더욱 상세하게는, 실시예들은 STT-MRAM의 자기 터널 접합(MTJ) 저장 엘리먼트 및 그것을 형성하는 방법들과 관련된다.
예를 들어, 예시적인 실시예는 자기 터널 접합(MTJ) 저장 엘리먼트를 가지는 메모리 디바이스로 인도하고, 상기 MTJ 저장 엘리먼트는 하부 전극; 상기 하부 전극에 인접한 고정 층; 상기 하부 전극 및 상기 고정 층의 일부를 캡슐화(encapsulate)하는 유전 층 ― 상기 유전 층은 상기 고정 층의 일부에 인접한 홀(hole)을 규정하는 측벽들을 포함함 ―; 상기 고정 층에 인접한 터널링 장벽; 상기 터널링 장벽에 인접한 자유 층; 및 상기 자유 층에 인접한 상부 전극을 포함하고, 여기서 제1 방향으로 상기 하부 전극 및/또는 상기 고정 층의 폭은 상기 제1 방향으로 상기 고정 층과 상기 터널링 장벽 사이의 콘택(contact) 영역의 폭보다 더 크다.
다른 예시적인 실시예는 자기 터널 접합(MTJ) 저장 엘리먼트를 가지는 메모리 디바이스를 형성하는 방법으로 인도하고, 상기 방법은 기판상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 고정 층을 형성하는 단계; 상기 하부 전극 및 상기 고정 층 상에 유전 층을 증착하는 단계; 상기 고정 층까지 아래로 상기 유전 층에 측벽을 갖는 홀을 패터닝하고 에칭하는 단계; 상기 고정 층 상에 터널링 장벽을 형성하기 위하여 상기 홀의 제1 부분에 터널링 장벽을 증착하는 단계; 자유 층이 상기 터널링 장벽 상에 있도록 상기 홀의 제2 부분에 자유 층을 증착하는 단계; 및 상기 자유 층 위로 상부 층을 증착하는 단계를 포함한다.
예시적인 실시예는 자기 터널 접합(MTJ) 저장 엘리먼트를 가지는 메모리 디바이스로 인도하고 상기 MTJ 저장 엘리먼트는 상기 MTJ 저장 엘리먼트를 전기적으로 연결하기 위한 하부 전도 수단(bottom conductive means); 제1 편광을 홀딩하기 위한 제1 자기 수단(first magnetic means) ― 상기 자기 수단은 상기 하부 전도 수단에 인접함 ―; 상기 하부 전도 수단 및 상기 제1 자기 수단의 일부를 캡슐화(encapsulate)하기 위한 제1 절연 수단 ―상기 제1 절연 수단은 상기 제1 자기 수단의 일부에 인접한 홀을 규정하는 측벽들을 포함함 ―; 제2 편광을 홀딩하기 위한 제2 자기 수단 ― 상기 제2 편광은 반전할 수 있음―; 상기 제1 자기 수단과 상기 제2 자기 수단 간에 흐르는 전류를 터널링하기 위한 제2 절연 수단 ― 상기 제2 절연 수단은 상기 제1 자기 수단과 상기 제2 자기 수단을 분리함 ―; 및 상기 MTJ 저장 엘리먼트를 전기적으로 연결하기 위한 상부 전도 수단 ― 상기 상부 전도 수단은 상기 제2 자기 수단에 인접함 ―을 포함하고, 여기서, 제1 방향으로 상기 하부 전도 수단 및/또는 상기 제1 자기 수단의 폭은 상기 제1 방향으로 상기 제1 자기 수단과 상기 제2 절연 수단 사이의 콘택(contact) 영역의 폭보다 더 크다.
다른 예시적인 실시예는 자기 터널 접합(MTJ) 저장 엘리먼트를 가지는 메모리 디바이스를 형성하는 방법을 포함하고, 상기 방법은 기판상에 하부 전극을 형성하기 위한 단계; 상기 하부 전극 상에 고정 층을 형성하기 위한 단계; 상기 하부 전극 및 상기 고정 층 상에 유전 층을 증착하기 위한 단계; 상기 고정 층까지 아래로 상기 유전 층에 측벽을 갖는 홀을 패터닝하고 에칭하기 위한 단계; 상기 고정 층 상에 터널링 장벽을 형성하기 위하여 상기 홀의 제1 부분에 터널링 장벽을 증착하기 위한 단계; 자유 층이 상기 터널링 장벽 상에 있도록 상기 홀의 제2 부분에 자유 층을 증착하기 위한 단계; 및 상기 자유 층 위로 상부 층을 증착하기 위한 단계를 포함한다.
첨부되는 도면들은 실시예들의 설명을 돕기 위해 제시되는 것으로 단지 실시예들의 예시를 위해 제공되는 것이며 이를 제한하고자 하는 것은 아니다.
도 1은 종래의 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀 어레이를 도시한다.
도 2(a)는 종래의 STT-MRAM 셀의 단면도이다.
도 2(b)는 도 2(a)에 따른 종래의 STT-MRAM 셀의 일부에 대한 확대도이다.
도 2(c)는 도 2(a)에 따른 종래의 MTJ 셀의 확대도이다.
도 3은 종래의 STT-MRAM 비트 셀의 개략적 단면 뷰(view)이다.
도 4 내지 도 7은 다양한 제조 단계들 동안에 STT-MRAM 비트 셀의 개략적 단면 뷰들이다.
도 8은 STT-MRAM 비트 셀의 개략적 단면 뷰이다.
도 9는 STT-MRAM 비트 셀을 형성하는 예시적인 방법을 도시하는 흐름도이다.
도 10은 STT-MRAM 비트 셀의 MTJ 저장 엘리먼트의 개략적 단면 뷰이다.
도 11은 STT-MRAM 비트 셀의 MTJ 저장 엘리먼트의 개략적 단면 뷰이다.
도 12는 STT-MRAM 비트 셀의 MTJ 저장 엘리먼트의 개략적 단면 뷰이다.
도 13은 STT-MRAM 비트 셀의 MTJ 저장 엘리먼트의 개략적 단면 뷰이다.
본 개시물의 예시적인 양상들은 다음의 설명 및 특정한 실시예들로 인도되는 관련된 도면들에서 제시된다. 대안적인 실시예들이 본 발명의 범위를 벗어남이 없이 고안될 수 있다. 추가적으로, 실시예들의 공지된 엘리먼트들은 실시예들의 관련된 세부사항들을 모호하게 하지 않도록 하기 위해 상세하게 설명되지 않거나 생략될 것이다.
단어 "예시적인(exemplary)"은 "일례(example), 예시(instance) 또는 실례(illustration)로서 제공된다"는 의미로서 여기에서 사용된다. "예시적인"으로서 여기에서 설명되는 임의의 실시예는 다른 실시예들에 비해 반드시 우선적이거나 유리한 것으로 해석되지는 않는다. 마찬가지로, 용어 "실시예들"은 모든 실시예들이 논의된 특징, 장점 또는 동작 모드를 포함하도록 요구하지 않는다. 여기에서 사용되는 용어는 단지 특정한 실시예들을 설명하기 위한 목적으로 사용되는 것이며 본 발명의 실시예들을 한정하도록 의도되지 않는다.
여기에서 사용되는 바와 같이, 단수 형태들 ("a", "an" 및 "the")은 문맥상 명백하게 다른 형태를 나타내지 않는다면 복수의 형태들 또한 포함하도록 의도된다. 또한, 용어들 "포함하다(comprise)", "포함하는(comprising)", "포함하다(include)" 및/또는 "포함하는(including)"은 여기에서 사용될 때 제시된 특징들, 인티저(integer)들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 기술하는 것이며, 하나 이상의 다른 특징들, 인티저들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 부가를 배제하는 것이 아님을 이해해야 할 것이다.
개시된 실시예들은 종래의 방법들에서, MTJ의 하부 전극 상에 에칭 스톱(etch stop)을 제어하는 것이 어려울 수 있다는 것을 인식한다. 또한, 불완전한 에칭후 클리닝(clean post etch)은 MTJ 측벽 상에 폴리머 잔유물을 남길 수 있고, 일부는 전기를 통할 수 있고 누설 경로를 형성할 수 있으며, 그것에 의해 자기 저항(MR) 비율을 감소시킨다. 게다가, MTJ 측벽 근처에 장벽 산화 층은 공정 흐름(애쉬 및 클린 공정)에 의해 영향을 받을 수 있고, 그것에 의해 MTJ 측벽 근처에 더 두꺼운 터널링 장벽을 형성할 수 있다. 더 두꺼운 터널링 장벽의 영향은 규모가 작은 피쳐(feature)들에 대해 명확할 것이다.
예시적인 실시예들은 생산 공정에서 사용되는 마스크들의 개수가 유익하게 감소하도록 허용한다. 예를 들면, 세 개의 포토 마스크들 대신에 두 개의 포토 마스크들이 사용될 수 있다. 또한 실시예들에 따라, 고정 층과 터널링 장벽 그리고 자유 층과 터널링 장벽 사이의 인터페이스들과 같은, 임계 디멘젼(critical dimension)들을 위한 중금속 에칭 공정은 필요하지 않다. 게다가, 측벽 폴리머 스트링거(sidewall polymer stringer) 유도된 누설 패스는 감소하거나 제거될 수 있다.
추가적으로, 실시예들에 따라, MTJ의 터널링 장벽은 애쉬 및 클린 공정에 노출되지 않는다. 게다가, 실시예들은 종래의 방법들과 비교하여 더 큰 하부 고정 층(fixed layer)을 제공할 수 있고, 이것은 상부 자유 층에 대한 하부 고정 층의 표유 전계(stray field) 영향을 최소화시킬 수 있다.
도 4-11을 참고하면, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀을 형성하는 방법의 예시적인 실시예들, 및 STT-MRAM 셀의 실시예들이 이제 기재될 것이다.
도 4는 예시적인 실시예에 따라 형성된 일부 STT-MRAM 비트 셀의 개략적 단면 뷰를 도시한다. STT-MRAM 비트 셀은 기판(10), 워드 라인들(20), Vss(미도시)로의 콘택(30), 및 예를 들어 인터커넥트들(V1, V2 및 V3)을 경유하여 직렬로 서로 연결된 금속 층들(M1, M2 및 M3)(예컨대, 구리 또는 텅스텐)을 포함하는 인터커넥트(40)를 가진다. 유전체(예컨대, 산화 층)은 인터커넥트(40)의 층들 주위로 채워진다. 인터커넥트(40)의 상부 금속 층(M3)은 예를 들어 화학 기계적 폴리싱(CMP) 기법을 사용하여, 폴리싱된다. 본 기술분야의 당업자는 금속 층의 임의의 레벨 또는 비아가 그 위에 MTJ 저장 엘리먼트를 형성하기 위하여 폴리싱될 수 있다는 것을 인식할 것이다.
도 5에 도시된 바와 같이, 예시적인 실시예는 예를 들어 인터커넥트(40)의 폴리싱된 상부 금속 층(M3) 상에 하부 전극 층(150)(예컨대, Ta) 및 고정 층(160)을 증착하는 것에 의해 MTJ 하부 전극들을 형성하는 것을 포함한다. 고정 층(160)은 스택의 층들(예컨대, 복수의 층들)을 포함한다. 다음으로, 하부 전극 층(150) 및 고정 층(160)은 진공에서 자기 어닐링 공정을 받게 된다. 이후 패턴은 리소그래픽 기법을 사용하여 MTJ 전극에 적용된다. 다음으로 하부 전극 층(150) 및 고정 층(160)은 산화 층까지 아래로 에칭되고, 이후 도 5에 도시된 바와 같이, 개별 하부 전극들을 형성하기 위하여 클리닝된다. 하부 전극 층(150) 및 고정 층(160)은 인터커넥트(40)으로부터 오프셋(offset) 되는 것으로 도시될 수 있다. 그러나 다른 어레인지먼트(arrangement)들이 제공될 수 있다. 예를 들면, 하부 전극 층(150) 및 고정 층(160)은 인터커넥트(40)에 정렬될 수 있다. 하부 전극 층(150), 고정 층(160) 및 인터커넥트(40)의 크기들은 또한 도시된 어레인지먼트에 제한되지 않는다. 예를 들면, 하부 전극 층(150) 및 고정 층(160)의 크기는 인터커넥트(40)의 크기보다 더 크거나, 작거나 또는 동일할 수 있다.
예시적인 실시예에 따라, 리소그래픽 및 에칭 기법은 MTJ 저장 엘리먼트의 임의의 임계 디멘젼(critical dimension)들을 형성시키도록 적용되지 않는다. 즉, 고정 층(160)(예컨대, 도 5를 참조) 및 자유 층(200)(예컨대 도 7을 참조)에 대한 터널링 장벽(190)(예컨대, 도 7를 참조)의 인터페이스들은 임의의 에칭 또는 클리닝에 노출되지 않고, 그것에 의해 종래의 방법들의 전술한 문제들의 일부를 회피할 수 있다.
다음으로, 도 6에서 도시된 바와 같이, 층간 유전체(ILD)(70)는 하부 전극 층(150) 및 고정 층(160) 상에 증착되고, 그리고 홀(180)이 고정 층(160)까지 아래로 ILD(70)으로 패터닝되고 에칭된다. 도 10을 참고하면, 하부 전극 층(150) 및 고정 층(160)의 디멘젼(X1)은 고정 층(160) 및 터널링 장벽(190) 사이의 콘택 영역의 디멘젼(X2)보다 더 크게 될 수 있고, 이것은 ILD(70)으로 홀(180)을 패터닝하고 에칭할 때 더 큰 허용오차(tolerance)를 허용한다. ILD(70)은 인터커넥트(40) 주위에 채워진 유전체와 동일하거나 상이할 수 있다.
도 7은 터널링 장벽(190), 자유 층(200) 및 ILD(70) 및 홀(180) 위의 상부 전극(210)을 형성시키는 것을 도시한다. 특히, 도 7에 도시된 바와 같이, 터널링 장벽(190)은 ILD(70) 및 홀(180) 위에 형성되고 그 결과 터널링 장벽의 일부는 홀의 측벽들 상에 증착되고 하부 전극(예컨대, 하부 전극 층(150) 및 고정 층(160))에 수직이다. 이후 자유 층(200)이 터널링 장벽(190) 상에 형성되고 그 결과 자유 층(200)의 일부도 하부 전극 층(150) 및 고정 층(160)에 수직이다. 상부 전극(210)은 홀(180)에 증착된 자유 층(200)의 적어도 일부 상에 형성되고, 그것에 의해 홀(180)의 적어도 남아있는 일부를 채운다. 도 7에 도시된 바와 같이, 상부 전극(210)은 전체 자유 층(200) 위에 형성될 수 있다.
다음으로, 예시적인 방법은 예를 들어 폴리싱(예컨대, 화학 기계적 폴리싱(CMP))에 의해 홀들(180) 상에 증착된 터널링 장벽(190), 자유 층(200), 및 상부 전극(210)의 일부들을 제거한다. 도 8에 도시된 바와 같이, MTJ 저장 엘리먼트를 갖는 STT-MRAM 비트 셀이 형성된다.
예시적인 실시예들은 공정에서 사용되는 포토마스크들의 개수를 유익하게 감소시키도록 허용한다. 예를 들면, 세 개의 포토마스크들 대신에 두 개의 포토마스크들이 사용될 수 있다. 또한, 실시예들에 따라, 임계 디멘젼들을 위한 중금속 에칭 공정은 필요하지 않다. 게다가, 측벽 중합체 스트링거 유도된 누설 패스는 감소하거나 제거될 수 있다.
추가적으로, 실시예들에 따라, MTJ의 터널링 장벽은 애쉬 및 클린 공정에 노출되지 않는다. 게다가, 실시예들은 종래의 방법들과 비교하여 더 큰 하부 고정 층을 제공할 수 있고, 이것은 상부 자유 층에 대한 하부 고정 층의 표유 전계(stray field) 영향을 최소화시킬 수 있다.
도 9는 실시예에 따른 STT-MRAM 비트 셀을 형성시키기 위한 예시적인 방법을 도시하는 흐름도이다. 상기 방법은 금속 층 상에 하부 전극 층 및 고정 층을 증착시키는 단계(예컨대, 910) 및 MTJ 저장 엘리먼트의 하부 전극을 형성시키기 위하여 하부 전극 층 및 고정 층을 패터닝 및 에칭하는 단계(예컨대, 920)를 포함한다. 다음으로, 상기 방법은 상기 하부 전극 층 및 고정 층 상에 유전 층을 증착시키는 단계(예컨대, 930) 및 상기 고정 층까지 아래로 유전 층에 홀을 패터닝하고 에칭하는 단계(예컨대, 940)를 포함한다. 상기 방법은 홀 위에 터널링 장벽, 자유 층 및 상부 전극을 증착하는 단계를 더 포함하고, 여기서 터널링 장벽 및 자유 층 중 하나의 일부는 홀의 측벽을 따라 증착되고 하부 전극 층 및 고정 층에 수직이다(예컨대, 950). 추가적으로 상기 방법은 홀의 개구 위에 증착된 터널링 장벽, 자유 층, 상부 전극의 일부들을 제거하는 단계를 포함한다(예컨대, 960).
예시적인 방법에 따라, 고립된(isolated) MTJ 저장 엘리먼트가 제공될 수 있다. 위에서 설명된 바와 같이, 예시적인 실시예들은 공정에서 사용된 포토마스크들의 개수가 감소하도록 유익하게 허용한다. 예를 들면, 세 개의 마스크들 대신에 두 개의 포토 마스크들이 사용될 수 있다. 또한 예시적인 실시예들에 따라, 임계 디멘젼들을 위한 중금속 에칭 공정이 필요하지 않다. 게다가, 측벽 중합체 스트링거 유도된 누설 패스는 감소하거나 제거될 수 있다.
추가적으로, 실시예들에 따라, MTJ의 터널링 장벽은 애쉬 및 클린 공정에 노출되지 않는다. 게다가, 실시예들은 종래의 방법들과 비교하여 더 큰 하부 고정 층(fixed layer)을 제공할 수 있고, 이것은 상부 자유 층에 대한 하부 고정 층의 표유 전계(stray field) 영향을 최소화시킬 수 있다.
예를 들면, 도 10에 도시된 바와 같이, 자기 터널 접합(MTJ) 저장 엘리먼트의 실시예는 하부 전극 층(150) 및 하부 전극 층(150)에 인접한(예컨대, 위에(above) 또는 상에(on)) 고정 층(160)을 포함한다. 유전 층(70)은 하부 전극 층(150) 및 고정 층(160)의 일부를 캡슐화(encapsulate)하고, 여기서 유전 층(70)은 고정 층(160)에 인접한(예컨대 고정 층(160)의 일부 위에 또는 일부를 노출시키는) 홀(180)을 규정하는(예컨대, 도 6을 참조) 측벽들을 포함한다. 터널링 장벽(190)은 고정 층(160)에 인접(위에 또는 상에)한다. 자유 층(200)은 터널 층(190)에 인접(위에 또는 상에)한다. 상부 전극(210)은 자유 층(200)에 인접(위에 또는 상에)한다.
도 10의 실시예에서 도시된 바와 같이, 하부 전극 층(150) 및/또는 고정 층(160)의 디멘젼(X1)은 고정 층(160)과 터널링 장벽(190) 사이의 콘택 영역의 디멘젼(X2)보다 더 클 수 있으며, 이것은 터널링 장벽(190), 자유 층(200) 및 상부 전극(210)을 받아들이기 위하여 ILD(70)으로 홀(180)을 패터닝 및 에칭할 때 더 큰 허용오차를 허용한다. 또한 도 10에 도시된 바와 같이, 터널링 장벽(190) 및 자유 층(200) 중 하나의 일부는 홀(180)의 측벽을 따라 증착되고 하부 전극 층(150) 및 고정 층(160)에 수직이다. 상부 전극(210)은 자유 층(200)에 인접한(예컨대, 위에 또는 상에) 홀의 일부를 채운다.
당업자는 다른 실시예에서, 하부 전극 층(150) 및/또는 고정 층(160)의 디멘젼들이 도 11에 예시적으로 도시된 바와 같이, 터널링 장벽(190) 이하일 수 있음을 인식할 수 있다. 도 11에 도시된 바와 같이, 터널링 장벽(190) 및 자유 층(200) 중 하나의 일부는 홀(180)의 측벽을 따라 증착되고 하부 전극 층(150) 및 고정 층(160)에 수직이다. 상부 전극(210)은 자유 층(200)에 인접한(예컨대, 위에 또는 상에) 홀(180)의 일부를 채운다.
비교해 보면, 종래의 MTJ 저장 엘리먼트 및 그것을 형성시키는 방법에 있어서, 하부 전극 층(50), 고정 층(60), 터널링 장벽 층(90), 자유 층(100), 및 상부 전극(110)이 패터닝 및 에칭을 받게 되고, 이것은 도 12에 도시된 바와 같이, 동일한 디멘젼(X0)을 갖는 하부 전극 층(50), 고정 층(60), 터널링 장벽 층(90), 자유 층(100), 및 상부 전극(110)을 야기한다. 또한, 종래의 MTJ 저장 엘리먼트에서, MTJ 측벽 주위에 산화 층은 공정 흐름(예컨대, 애쉬 및 클린 공정)에 의해 영향을 받을 수 있고, 그것에 의해 도 13에 도시된 바와 같이, MTJ 측벽 주위에 더 두꺼운 터널링 장벽(90)을 생성할 수 있다. 더 두꺼운 터널링 장벽(90)의 영향은 규모가 작은 피쳐(feature)들에 대해 명확할 것이다.
예시적인 방법에 따라, 고립된 MTJ 저장 엘리먼트가 제공될 수 있다. 위에서 설명된 바와 같이, 예시적인 실시예들은 공정에서 사용되는 포토마스크들의 개수를 감소시키도록 유익하게 허용한다. 예를 들어, 세 개의 마스크들 대신에 두 개의 포토마스크들이 사용될 수 있다. 또한 예시적인 실시예들에 따르면, 임계 디멘젼들을 위한 중금속 에칭 공정이 필요하지 않다. 게다가, 측면 폴리머 스트링거 유도된 누설 패스는 감소하거나 제거될 수 있다.
추가적으로, 실시예들에 따라, MTJ의 터널링 장벽은 애쉬 및 클린 공정에 노출되지 않고, 그것에 의해 MTJ의 측벽들 주위에 두꺼운 터널링 장벽을 감소시키거나 피할 수 있다. 게다가, 실시예들은 종래의 방법과 비교하여 더 큰 하부 고정 층(fixed layer)을 제공할 수 있고, 이것은 상부 자유 층에 대한 하부 고정 층의 표유 전계(stray field) 영향을 최소화시킬 수 있다.
여기에서 설명된 MTJ 저장 엘리먼트들을 포함하는 메모리 디바이스들은 모바일 폰, 휴대용 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유니트, 개인휴대 정보 단말기(PDA)들과 같은 휴대용 데이터 유니트들, GPS 가능한 디바이스들, 네이게이션 디바이스들, 셋톱박스들, 음악 재생기들, 영상 재생기들, 엔터테인먼트 유니트들, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유니트들, 또는 데이터, 컴퓨터 명령들 또는 그들의 임의의 조합을 저장하거나 검색하는 임의의 다른 디바이스 내에 포함될 수 있다. 따라서, 개시물의 실시예들은 여기에서 개시된 MTJ 저장 엘리먼트들을 갖는 메모리를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적절히 사용될 수 있다.
상술한 디바이스들 및 방법들은 컴퓨터 판독가능한 매체 상에 저장되는 GDSII 및 GERBER 컴퓨터 파일들에서 설계되거나 구성될 수 있다. 이들 파일들에 기초하여 디바이스들을 제작하는 제작 핸들러에게 이들 파일들이 차례로 제공된다. 그 결과 생산물들은 반도체 다이로 커팅되거나 반도체 칩으로 패키지되는 반도체 웨이퍼들이다. 상기 칩들은 이후 위에서 설명된 디바이스들에서 사용된다.
따라서, 실시예들은 프로세서에 의해 실행될 때 명령들에 의해 제공되는 여기에 기재된 기능들을 수행하기 위하여 상기 프로세서 및 임의의 다른 협력 엘리먼트들을 기계로 변형시키는 명령들을 포함하는 기계-판독가능한 매체 또는 컴퓨터 판독가능한 매체를 포함할 수 있다.
전술한 개시 내용이 예시적인 실시예들을 제시하며, 첨부된 청구항들에 의해 규정되는 본 발명의 범위를 벗어나지 않고 다양한 변형들 및 수정들이 본 명세서에서 행해질 수 있음에 주목되어야 한다. 본 명세서에서 기술된 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정한 순서로 수행될 필요가 없다. 게다가, 실시예들의 엘리먼트들이 단수형으로 설명되거나 청구될 수 있지만, 단수형으로 제한된다고 명확하게 기재되지 않는다면 복수형도 고려된다.

Claims (45)

  1. 자기 터널 접합(MTJ) 저장 엘리먼트를 가지는 메모리 디바이스에 있어서,
    상기 MTJ 저장 엘리먼트는:
    하부 전극;
    상기 하부 전극에 인접한 고정 층;
    상기 하부 전극 및 상기 고정 층의 일부를 캡슐화(encapsulate)하는 유전 층 ― 상기 유전 층은 상기 고정 층의 일부에 인접한 홀(hole)을 규정하는 측벽들을 포함함 ―;
    상기 고정 층에 인접한 터널링 장벽;
    상기 터널링 장벽에 인접한 자유 층 ― 상기 터널링 장벽 및 상기 자유 층 중 하나의 일부는 상기 홀의 측벽을 따라 배치되고 상기 하부 전극 및 상기 고정 층과 수직임 ―; 및
    상기 자유 층에 인접한 상부 전극
    을 포함하고,
    제1 방향으로 상기 하부 전극 및/또는 상기 고정 층의 폭은 상기 제1 방향으로 상기 고정 층과 상기 터널링 장벽 사이의 콘택(contact) 영역의 폭보다 더 큰,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 상부 전극은 상기 자유 층 위에 상기 홀의 일부를 채우는,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 터널링 장벽은 제1 레그(leg) 및 제2 레그를 가진 U-형태의 단면을 가지고, 상기 제1 레그는 상기 홀의 측벽을 따라 연장된,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 자유 층은 U-형태의 단면을 가지고 상기 U-형태의 터널링 장벽 내에 네스팅(nest)되는,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 메모리 디바이스는 전자 디바이스에 적용되고, 상기 전자 디바이스는 상기 메모리 디바이스가 집적되어 있는 셋톱박스(set top box), 음악 재생기, 영상 재생기, 엔터테인먼트 유니트, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보단말기(PDA), 고정 위치 데이터 유니트 및 컴퓨터로 구성되는 그룹으로부터 선택되는,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 메모리 디바이스는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(Spin Transfer Torque Magnetoresistive Random Access Memory;STT-MRAM)인,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 자기 터널 접합(MTJ) 저장 엘리먼트를 가지는 메모리 디바이스에 있어서,
    상기 MTJ 저장 엘리먼트는:
    상기 MTJ 저장 엘리먼트를 전기적으로 연결하기 위한 하부 전도 수단(bottom conductive means);
    제1 편광을 홀딩하기 위한 제1 자기 수단(first magnetic means) ― 상기 제1 자기 수단은 상기 하부 전도 수단에 인접함 ―;
    상기 하부 전도 수단 및 상기 제1 자기 수단의 일부를 캡슐화(encapsulate)하기 위한 제1 절연 수단 ―상기 제1 절연 수단은 상기 제1 자기 수단의 일부에 인접한 홀을 규정하는 측벽들을 포함함 ―;
    제2 편광을 홀딩하기 위한 제2 자기 수단 ― 상기 제2 편광은 반전할 수 있음―;
    상기 제1 자기 수단과 상기 제2 자기 수단 간에 흐르는 전류를 터널링하기 위한 제2 절연 수단 ― 상기 제2 절연 수단은 상기 제1 자기 수단과 상기 제2 자기 수단을 분리하고, 상기 제2 절연 수단 및 상기 제2 자기 수단 중 하나의 일부는 상기 홀의 측벽을 따라 배치되고 상기 하부 전도 수단 및 상기 제1 자기 수단에 수직임 ―; 및
    상기 MTJ 저장 엘리먼트를 전기적으로 연결하기 위한 상부 전도 수단 ― 상기 상부 전도 수단은 상기 제2 자기 수단에 인접함 ―
    을 포함하고,
    제1 방향으로 상기 하부 전도 수단 및/또는 상기 제1 자기 수단의 폭은 상기 제1 방향으로 상기 제1 자기 수단과 상기 제2 절연 수단 사이의 콘택(contact) 영역의 폭보다 더 큰,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  23. 삭제
  24. 제 22 항에 있어서,
    상기 상부 전도 수단은 상기 제2 자기 수단 위에 상기 홀의 일부를 채우는,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  25. 제 22 항에 있어서,
    상기 제2 절연 수단은 제1 레그(leg) 및 제2 레그를 가진 U-형태의 단면을 가지고, 상기 제1 레그는 상기 홀의 측벽을 따라 연장된,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  26. 제 25 항에 있어서,
    상기 제2 자기 수단은 U-형태의 단면을 가지고 상기 U-형태의 제2 절연 수단에 네스팅(nest)되는,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  27. 제 22 항에 있어서,
    상기 메모리 디바이스는 전자 디바이스에 적용되고, 상기 전자 디바이스는 상기 메모리 디바이스가 집적되어 있는 셋톱박스, 음악 재생기, 영상 재생기, 엔터테인먼트 유니트, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보단말기(PDA), 고정 위치 데이터 유니트 및 컴퓨터로 구성되는 그룹으로부터 선택되는,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  28. 제 22 항에 있어서,
    상기 메모리 디바이스는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)인,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  29. 삭제
  30. 삭제
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  38. 삭제
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  41. 삭제
  42. 제 1 항에 있어서,
    상기 고정 층은 상기 제1 방향으로 평탄한(flat),
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  43. 제 1 항에 있어서,
    상기 고정 층 및 상기 하부 전극은 상기 제1 방향으로 동일한 크기인,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  44. 제 1 항에 있어서,
    상기 고정 층은 상기 홀의 측벽을 따라 배치되지 않는,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
  45. 제 1 항에 있어서,
    상기 홀의 측벽을 따라 배치된 상기 터널링 장벽 또는 상기 자유 층 중 하나의 일부는 상기 하부 전극 또는 상기 고정 층의 인접한 일부에 평행하지 않은,
    자기 터널 접합 저장 엘리먼트를 가지는 메모리 디바이스.
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