KR20150103527A - 전자 장치 - Google Patents

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KR20150103527A
KR20150103527A KR1020140025080A KR20140025080A KR20150103527A KR 20150103527 A KR20150103527 A KR 20150103527A KR 1020140025080 A KR1020140025080 A KR 1020140025080A KR 20140025080 A KR20140025080 A KR 20140025080A KR 20150103527 A KR20150103527 A KR 20150103527A
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memory
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KR1020140025080A
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윤성준
타다시 카이
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에스케이하이닉스 주식회사
가부시끼가이샤 도시바
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Abstract

본 기술은 전자 장치에 관한 것이다. 본 기술에 따른 전자 장치는, 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 일 실시예는, 자화 자유층에 영향을 미치는 누설 자계의 수평 방향 성분과 수직 방향 성분의 총합이 최소화되는 조건으로 자화 고정층의 상대적인 폭을 조절함으로써 스위칭 특성이 향상된 가변 저항 소자를 포함하는 전자 장치를 제공한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다.
상기 전자 장치에 있어서, 상기 제3 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 상기 제1 내지 제3 자성층은, 막면에 대해 수직 방향으로 자화될 수 있다. 상기 제1 내지 제3 자성층은, 막면에 대해 수평 방향으로 자화될 수 있다. 상기 장벽층은, 절연 물질 또는 비자성 도전 물질을 포함할 수 있다. 상기 제3 자성층은, 하부 자성층, 상부 자성층, 및 상기 하부 자성층과 상기 상부 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 2.5배 넓은 폭을 가질 수 있다. 상기 제1 자성층에 접속되는 제1 도전층, 및 상기 제3 자성층에 접속되는 제2 도전층을 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는,반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 자화 방향이 고정된 제1 자성층; 자화 방향이 가변적인 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제2 자성층은, 상기 제3 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다.
상기 전자 장치에 있어서, 상기 제1 자성층은, 상기 제3 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 상기 제1 내지 제3 자성층은, 막면에 대해 수직 방향으로 자화될 수 있다. 상기 제1 내지 제3 자성층은, 막면에 대해 수평 방향으로 자화될 수 있다. 상기 장벽층은, 비자성 도전 물질을 포함할 수 있다. 상기 제2 자성층은, 상기 제3 자성층의 폭에 비해 2.5배 넓은 폭을 가질 수 있다. 상기 제1 자성층에 접속되는 제1 도전층, 및 상기 제3 자성층에 접속되는 제2 도전층을 더 포함할 수 있다.
상기 실시예들의 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 실시예들의 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 실시예들의 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
본 기술에 따르면, 자화 자유층에 영향을 미치는 누설 자계의 수평 방향 성분과 수직 방향 성분의 총합이 최소화되는 조건으로 자화 고정층의 상대적인 폭을 조절함으로써 가변 저항 소자의 스위칭 특성을 향상시킬 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 1b는 본 발명의 제1 실시예에 따른 반도체 장치에 작용하는 누설 자계를 설명하기 위한 단면도이다.
도 2 내지 도 4는 본 발명의 제2 내지 제4 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 5a는 본 발명의 제5 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 5b는 본 발명의 제5 실시예에 따른 반도체 장치에 작용하는 누설 자계를 설명하기 위한 단면도이다.
도 6은 본 발명의 제6 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 7은 제1 자성층의 상대적인 폭에 따른 수직 방향의 누설 자계를 나타내는 그래프이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 장치의 구성예를 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 단면도이고, 도 1b는 본 발명의 제1 실시예에 따른 반도체 장치에 작용하는 누설 자계를 설명하기 위한 단면도이며, 도 7은 제1 자성층의 상대적인 폭에 따른 수직 방향의 누설 자계를 나타내는 그래프이다.
도 1a를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)는, 자화 방향이 고정된 제1 자성층(110), 자화 방향이 고정된 제3 자성층(150), 제1 자성층(110)과 제3 자성층(150) 사이에 개재되면서 자화 방향이 가변적인 제2 자성층(130), 제1 자성층(110)과 제2 자성층(130) 사이에 개재되는 장벽층(120), 및 제2 자성층(130)과 제3 자성층(150) 사이에 개재되는 절연층(140)을 포함할 수 있으며, 제1 자성층(110)은 제2 자성층(130)의 폭에 비해 넓은 폭을 가질 수 있다. 한편, 가변 저항 소자(100)는 적층 순서를 달리하여 상하가 뒤집힌 형태로 구성할 수도 있다.
가변 저항 소자(100)는 그 양단에 인가되는 전압 또는 전류에 따라 전기저항이 변화되어 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함할 수 있다. 이러한 가변 저항 소자(100)는 자화 자유층(Free Layer)으로 기능하는 제2 자성층(130)의 자화 방향에 따라 전기저항이 변할 수 있다. 예를 들어, 가변 저항 소자(100)는 자화 고정층(Pinned Layer) 또는 참조층(Reference Layer)으로 기능하는 제3 자성층(150)의 자화 방향과 제2 자성층(130)의 자화 방향이 평행하면 저저항 상태로 될 수 있고, 이들의 자화 방향이 반평행하면 고저항 상태로 될 수 있다. 여기서, 제2 자성층(130)의 자화 방향은 스핀 주입(Spin Transfer Torque; STT) 또는 자기장(Magnetic Field)을 통해 전환시킬 수 있다.
제1 내지 제3 자성층(110, 130, 150)은 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 등의 강자성 물질 또는 이들과 백금(Pt), 팔라듐(Pd) 등의 백금족 원소의 합금, 예컨대 코발트-철(CoFe), 니켈-철(NiFe), 코발트-철-니켈(CoFeNi), 코발트-백금(CoPt), 코발트-팔라듐(CoPd), 철-백금(FePt), 철-팔라듐(FePd) 등을 포함할 수 있으며, 제1 내지 제3 자성층(110, 130, 150)의 물성을 개선하기 위해 이러한 강자성 물질과 이들의 합금에 다양한 원소가 첨가될 수 있다. 예를 들어, 제1 내지 제3 자성층(110, 130, 150)은 코발트-철(CoFe), 코발트-백금(CoPt), 코발트-팔라듐(CoPd), 철-백금(FePt), 철-팔라듐(FePd)에 붕소(B)가 첨가된 코발트-철-붕소(CoFeB), 코발트-백금-붕소(CoPtB), 코발트-팔라듐-붕소(CoPdB), 철-백금-붕소(FePtB), 철-팔라듐-붕소(FePdB) 또는 코발트-철-붕소(CoFeB)에 탄탈륨(Ta), 실리콘(Si) 등이 더 첨가된 코발트-철-붕소-탄탈륨(CoFeBTa), 코발트-철-붕소-실리콘(CoFeBSi) 등을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다.
한편, 제1 내지 제3 자성층(110, 130, 150)은 막면에 대해 수직 방향으로 자화될 수 있으며, 특히 제1 자성층(110)의 폭을 제2 자성층(130)의 폭보다 넓게 함으로써 제1 자성층(110)의 가장자리(Edge)에서 주로 발생하는 수평 방향의 누설 자계(Stray Magnetic Field)가 제2 자성층(130)에 미치는 영향을 최소화할 수 있다. 여기서 도 7을 참조하면, 제1 자성층(110)과 제2 자성층(130)의 폭이 같은 경우에는 자화 고정층 또는 자화 보정층으로 기능하는 제1 자성층(110)에 의해 발생하는 수직 자계와 제3 자성층(150)에 의해 발생하는 수직 자계가 상쇄되어 수직 방향의 누설 자계의 강도가 0이 될 수 있으나, 제1 자성층(110)의 폭을 제2 자성층(130)의 폭으로 나눈 값, 즉 제1 자성층(110)의 상대적인 폭을 변화시키면 수직 방향의 누설 자계가 증가될 수 있다. 그런데 제1 자성층(110)의 상대적인 폭이 1이 아닌 소정의 값, 예컨대 2.5 정도가 되면 수직 방향의 누설 자계의 강도가 0이 될 수 있으며, 가변 저항 소자(100)를 구성하는 각 층의 물성 등에 따라 달라질 수는 있으나 제1 자성층(110)의 상대적인 폭이 1.5 이상 5 이하가 되면 수평 방향의 누설 자계와 수직 방향의 누설 자계의 총합이 최소화될 수 있다. 이에 따라 제1 자성층(110)은 제2 자성층(130)의 폭에 비해 1.5배 내지 5배 넓은 폭으로 형성할 수 있으며, 예컨대 제1 자성층(110)은 제2 자성층(130)의 폭에 비해 2.5배 넓은 폭을 가질 수 있다. 한편, 제1 내지 제3 자성층(110, 130, 150)은 막면에 대해 수평 방향으로 자화될 수도 있으며, 이러한 경우에도 제1 자성층(110)의 폭을 제2 자성층(130)의 폭보다 넓게 함으로써 제2 자성층(130)에 영향을 미치는 누설 자계를 최소화할 수 있다.
장벽층(120)은 터널 장벽으로 기능할 수 있는 절연 물질 또는 제1 자성층(110)과 제2 자성층(130)을 자기적으로 분리시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 장벽층(120)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 비스무스 산화물(Bi2O3), 마그네슘 질화물(MgN), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 불화 마그네슘(MgF2), 불화 칼슘(CaF2) 등의 비자성 절연 물질 또는 루테늄(Ru), 크롬(Cr), 구리(Cu), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등의 비자성 금속을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다.
절연층(140)은 터널 장벽으로 기능하는 것으로서 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 비스무스 산화물(Bi2O3), 마그네슘 질화물(MgN), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 불화 마그네슘(MgF2), 불화 칼슘(CaF2) 등의 비자성 절연 물질을 RF(Radio Frequency) 스퍼터링 또는 Pulsed DC(Direct Current) 스퍼터링 방식으로 증착하여 형성할 수 있다. 또한, 절연층(140)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf) 등의 금속을 증착한 후, 증착된 금속을 산화시키는 방식으로 형성하는 것도 가능하다. 한편, 절연층(140)은 터널링 자기저항(Tunneling Magnetoresistance; TMR) 현상이 일어날 수 있을 정도의 얇은 두께를 가질 수 있다.
도 1b를 참조하면, 제1 내지 제3 자성층(110, 130, 150)이 막면에 대해 수직 방향으로 자화된 경우, 제1 자성층(110) 및 제3 자성층(150)의 중앙 쪽에서는 수직 방향의 누설 자계가 발생할 수 있으나, 가변 저항 소자(100)를 구성하는 각 층의 두께, 물성 등을 조절함으로써 제1 자성층(110) 및 제3 자성층(150)에 의해 발생하는 수직 방향의 누설 자계는 상쇄될 수 있다. 그런데 제1 자성층(110) 및 제3 자성층(150)의 가장자리에서 발생하는 누설 자계는 수평 방향 성분을 포함할 수 있으며, 제1 자성층(110) 및 제3 자성층(150)에 의해 발생하는 수평 방향의 누설 자계가 방향이 서로 동일한 경우에는 상쇄되지 않고 오히려 강화될 수 있다. 하지만 제1 자성층(110)의 폭을 제2 자성층(130)의 폭보다 넓게 하여 제2 자성층(130)을 제1 자성층(110)의 가장자리로부터 이격시킴으로써 수평 방향의 누설 자계가 제2 자성층(130)에 미치는 영향을 최소화할 수 있으며, 이때 제1 자성층(110)의 상대적인 폭을 조절함으로써 수직 방향의 누설 자계의 강도를 0에 가깝게 할 수 있음은 전술한 바와 같다.
도 2 내지 도 4는 본 발명의 제2 내지 제4 실시예에 따른 반도체 장치를 도시하는 단면도이다. 본 실시예들을 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)는, 자화 방향이 고정된 제1 자성층(110), 자화 방향이 고정된 제3 자성층(150), 제1 자성층(110)과 제3 자성층(150) 사이에 개재되면서 자화 방향이 가변적인 제2 자성층(130), 제1 자성층(110)과 제2 자성층(130) 사이에 개재되는 장벽층(120), 및 제2 자성층(130)과 제3 자성층(150) 사이에 개재되는 절연층(140)을 포함할 수 있으며, 제1 자성층(110) 및 제3 자성층(150)은 제2 자성층(130)의 폭에 비해 넓은 폭을 가질 수 있다. 한편, 가변 저항 소자(100)는 적층 순서를 달리하여 상하가 뒤집힌 형태로 구성할 수도 있다.
여기서, 제1 및 제3 자성층(110, 150)은 제2 자성층(130)의 폭에 비해 1.5배 내지 5배 넓은 폭으로 형성할 수 있으며, 예컨대 제1 및 제3 자성층(110, 150)은 제2 자성층(130)의 폭에 비해 2.5배 넓은 폭을 가질 수 있다. 이에 따라 제2 자성층(130)이 제1 및 제3 자성층(110, 150)의 가장자리로부터 이격되어 제1 및 제3 자성층(110, 150)에 의해 발생하는 누설 자계가 제2 자성층(130)에 미치는 영향을 최소화할 수 있다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)의 제3 자성층(150)은 하부 자성층(151), 상부 자성층(153), 및 이들 사이에 개재되는 비자성층(152)을 포함할 수 있다. 한편, 가변 저항 소자(100)는 적층 순서를 달리하여 상하가 뒤집힌 형태로 구성할 수도 있다.
하부 자성층(151) 및 상부 자성층(153)은 비자성층(152)을 사이에 두고 자기적으로 결합될 수 있고, 이들은 합성 반강자성층(Synthetic Anti-Ferromagnetic Layer; SAF Layer) 구조의 자화 고정층을 구성할 수 있다. 여기서, 하부 자성층(151) 및 상부 자성층(153)은 전술한 바와 같은 강자성 물질 또는 이들의 합금 등을 포함할 수 있으며, 비자성층(152)은 루테늄(Ru), 크롬(Cr), 구리(Cu), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등의 비자성 도전 물질을 포함할 수 있다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)의 제1 자성층(110)에는 제1 도전층(160)이 접속될 수 있고, 제3 자성층(150)에는 제2 도전층(170)이 접속될 수 있다. 한편, 가변 저항 소자(100)는 적층 순서를 달리하여 상하가 뒤집힌 형태로 구성할 수도 있다.
제1 도전층(160)은 제1 자성층(110) 등의 상부 구조물을 형성하기 위한 기초가 되는 기초층(Seed Layer)일 수 있으며, 제2 도전층(170)은 제3 자성층(150) 등의 하부 구조물을 보호하기 위한 보호층(Capping Layer)일 수 있다. 여기서, 제1 및 제2 도전층(160, 170)은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다.
도 5a는 본 발명의 제5 실시예에 따른 반도체 장치를 도시하는 단면도이고, 도 5b는 본 발명의 제5 실시예에 따른 반도체 장치에 작용하는 누설 자계를 설명하기 위한 단면도이다.
도 5a를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)는, 자화 방향이 고정된 제1 자성층(210), 자화 방향이 가변적인 제3 자성층(250), 제1 자성층(210)과 제3 자성층(250) 사이에 개재되면서 자화 방향이 고정된 제2 자성층(230), 제1 자성층(210)과 제2 자성층(230) 사이에 개재되는 장벽층(220), 및 제2 자성층(230)과 제3 자성층(250) 사이에 개재되는 절연층(240)을 포함할 수 있으며, 제1 자성층(210) 및 제2 자성층(230)은 제3 자성층(250)의 폭에 비해 넓은 폭을 가질 수 있다. 한편, 가변 저항 소자(100)는 적층 순서를 달리하여 상하가 뒤집힌 형태로 구성할 수도 있다.
제1 내지 제3 자성층(210, 230, 250)은 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 등의 강자성 물질 또는 이들과 백금(Pt), 팔라듐(Pd) 등의 백금족 원소의 합금, 예컨대 코발트-철(CoFe), 니켈-철(NiFe), 코발트-철-니켈(CoFeNi), 코발트-백금(CoPt), 코발트-팔라듐(CoPd), 철-백금(FePt), 철-팔라듐(FePd) 등을 포함할 수 있으며, 제1 내지 제3 자성층(210, 230, 250)의 물성을 개선하기 위해 이러한 강자성 물질과 이들의 합금에 다양한 원소가 첨가될 수 있다. 예를 들어, 제1 내지 제3 자성층(210, 230, 250)은 코발트-철(CoFe), 코발트-백금(CoPt), 코발트-팔라듐(CoPd), 철-백금(FePt), 철-팔라듐(FePd)에 붕소(B)가 첨가된 코발트-철-붕소(CoFeB), 코발트-백금-붕소(CoPtB), 코발트-팔라듐-붕소(CoPdB), 철-백금-붕소(FePtB), 철-팔라듐-붕소(FePdB) 또는 코발트-철-붕소(CoFeB)에 탄탈륨(Ta), 실리콘(Si) 등이 더 첨가된 코발트-철-붕소-탄탈륨(CoFeBTa), 코발트-철-붕소-실리콘(CoFeBSi) 등을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다.
한편, 제1 내지 제3 자성층(210, 230, 250)은 막면에 대해 수직 방향으로 자화될 수 있으며, 특히 제1 및 제2 자성층(210, 230)의 폭을 제3 자성층(250)의 폭보다 넓게 함으로써 제1 및 제2 자성층(210, 230)의 가장자리에서 주로 발생하는 수평 방향의 누설 자계가 제3 자성층(250)에 미치는 영향을 최소화할 수 있다. 여기서, 제1 및 제2 자성층(210, 230)은 제3 자성층(250)의 폭에 비해 1.5배 내지 5배 넓은 폭으로 형성할 수 있으며, 예컨대 제1 및 제2 자성층(210, 230)은 제3 자성층(250)의 폭에 비해 2.5배 넓은 폭을 가질 수 있다. 한편, 제1 내지 제3 자성층(210, 230, 250)은 막면에 대해 수평 방향으로 자화될 수도 있으며, 이러한 경우에도 제1 및 제2 자성층(210, 230)의 폭을 제3 자성층(250)의 폭보다 넓게 함으로써 제3 자성층(250)에 영향을 미치는 누설 자계를 최소화할 수 있다.
장벽층(220)은 제1 자성층(210)과 제2 자성층(230)을 자기적으로 분리시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 장벽층(220)은 루테늄(Ru), 크롬(Cr), 구리(Cu), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등의 비자성 금속을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다.
절연층(240)은 터널 장벽으로 기능하는 것으로서 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 비스무스 산화물(Bi2O3), 마그네슘 질화물(MgN), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 불화 마그네슘(MgF2), 불화 칼슘(CaF2) 등의 비자성 절연 물질을 RF 스퍼터링 또는 Pulsed DC 스퍼터링 방식으로 증착하여 형성할 수 있다. 또한, 절연층(240)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf) 등의 금속을 증착한 후, 증착된 금속을 산화시키는 방식으로 형성하는 것도 가능하다. 한편, 절연층(240)은 터널링 자기저항(TMR) 현상이 일어날 수 있을 정도의 얇은 두께를 가질 수 있다.
도 5b를 참조하면, 제1 내지 제3 자성층(210, 230, 250)이 막면에 대해 수직 방향으로 자화된 경우, 제1 자성층(210) 및 제2 자성층(230)의 중앙 쪽에서는 수직 방향의 누설 자계가 발생할 수 있으나, 가변 저항 소자(100)를 구성하는 각 층의 두께, 물성 등을 조절함으로써 제1 자성층(210) 및 제2 자성층(230)에 의해 발생하는 수직 방향의 누설 자계는 상쇄될 수 있다. 그런데 제1 자성층(210) 및 제2 자성층(230)의 가장자리에서 발생하는 누설 자계는 수평 방향 성분을 포함할 수 있으며, 제1 자성층(210) 및 제2 자성층(230)에 의해 발생하는 수평 방향의 누설 자계는 방향이 서로 다르더라도 완전히 상쇄되지 않을 수 있다. 하지만 제1 및 제2 자성층(210, 230)의 폭을 제3 자성층(250)의 폭보다 넓게 하여 제3 자성층(250)을 제1 및 제2 자성층(210, 230)의 가장자리로부터 이격시킴으로써 누설 자계가 제3 자성층(250)에 미치는 영향을 최소화할 수 있다.
도 6은 본 발명의 제6 실시예에 따른 반도체 장치를 도시하는 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제5 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 6을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)의 제1 자성층(210)에는 제1 도전층(260)이 접속될 수 있고, 제3 자성층(250)에는 제2 도전층(270)이 접속될 수 있다. 한편, 가변 저항 소자(100)는 적층 순서를 달리하여 상하가 뒤집힌 형태로 구성할 수도 있다.
제1 도전층(260)은 제1 자성층(210) 등의 상부 구조물을 형성하기 위한 기초가 되는 기초층일 수 있으며, 제2 도전층(270)은 제3 자성층(250) 등의 하부 구조물을 보호하기 위한 보호층일 수 있다. 여기서, 제1 및 제2 도전층(260, 270)은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 장치의 구성예를 도시하는 단면도이다.
도 8a를 참조하면, 제1 전극(200), 제1 전극(200)과 이격된 제2 전극(300), 및 제1 전극(200)과 제2 전극(300) 사이에 개재되는 가변 저항 소자(100)를 포함하는 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 트랜지스터에 전기적으로 연결될 수 있고, 제2 전극(300)은 비트 라인(660)에 접속될 수 있다.
상기 트랜지스터는 온/오프 동작을 하는 스위치로 사용되며, NMOS(N-channel Metal Oxide Semiconductor) 또는 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터일 수 있다. 이러한 트랜지스터는 기판(600) 상에 형성된 게이트 전극(610) 및 게이트 전극(610) 양측의 기판(600)에 형성된 소스 영역(620S) 및 드레인 영역(620D)을 포함할 수 있으며, 기판(600)과 게이트 전극(610) 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 한편, 소스 영역(620S)은 콘택 플러그(630) 등을 통해 소스 라인(650)에 접속될 수 있고, 드레인 영역(620D)은 콘택 플러그(640) 등을 통해 제1 전극(200)에 접속될 수 있다.
여기서, 기판(600)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있으며, 소스 영역(620S) 및 드레인 영역(620D)은 이온 주입 공정 등을 통해 기판(600)에 불순물을 주입함으로써 형성될 수 있다. 또한, 게이트 전극(610), 콘택 플러그(630, 640), 소스 라인(650) 및 비트 라인(660)은 금속, 금속 질화물 또는 도핑된 실리콘 등과 같은 도전 물질을 포함할 수 있다.
도 8b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 기판(700)에 매립된 게이트 전극(710)을 갖는 트랜지스터에 전기적으로 연결될 수 있고, 제2 전극(300)은 콘택 플러그(760) 등을 통해 비트 라인(780)에 접속될 수 있다. 게이트 전극(710)의 상부에는 보호층(730)이 형성될 수 있으며, 보호층(730) 양측의 기판(700)에는 불순물이 주입된 소스 영역(720S) 또는 드레인 영역(720D)이 형성될 수 있다. 한편, 소스 영역(720S)은 콘택 플러그(740) 등을 통해 소스 라인(770)에 접속될 수 있고, 드레인 영역(720D)은 콘택 플러그(750) 등을 통해 제1 전극(200)에 접속될 수 있다.
여기서, 기판(700)은 실리콘, 게르마늄 등을 포함하는 반도체 기판일 수 있고, 기판(700)과 게이트 전극(710) 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 또한, 보호층(730)은 산화막 또는 질화막 계열의 물질을 포함할 수 있으며, 게이트 전극(710), 콘택 플러그(740, 750, 760), 소스 라인(770) 및 비트 라인(780)은 전술한 바와 같은 도전 물질을 포함할 수 있다.
도 8c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 수직형 채널층(800)을 갖는 트랜지스터에 전기적으로 연결될 수 있고, 제2 전극(300)은 콘택 플러그(820) 등을 통해 비트 라인(830)에 접속될 수 있다. 게이트 전극(810)은 채널층(800) 측면의 적어도 일부와 접할 수 있으며, 채널층(800)과 게이트 전극(810) 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 한편, 채널층(800)의 상단은 제1 전극(200)에 접속될 수 있고, 채널층(800)의 하단은 소스 라인(840)에 접속될 수 있다.
여기서, 채널층(800)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 채널층(800)의 상단 및 하단에는 불순물이 주입된 접합 영역(미도시됨)이 형성될 수 있다. 또한, 게이트 전극(810), 콘택 플러그(820), 비트 라인(830) 및 소스 라인(840)은 전술한 바와 같은 도전 물질을 포함할 수 있다.
도 8d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 선택 소자(900)의 일단에 전기적으로 연결될 수 있고, 제2 전극(300)은 콘택 플러그(910) 등을 통해 비트 라인(920)에 접속될 수 있다. 선택 소자(900)의 타단은 워드 라인(930)에 접속될 수 있으며, 비트 라인(920)과 워드 라인(930)은 서로 교차하는 방향으로 연장될 수 있다.
여기서, 선택 소자(900)는 쇼트키(Schottky) 다이오드, PN 다이오드, PIN 다이오드 또는 MIM 다이오드 등과 같은 다이오드일 수 있으며, 이외에도 비선형적인 전류-전압 특성을 갖는 비대칭 터널 장벽, 특정한 임계 온도에서 절연체에서 금속으로 혹은 금속에서 절연체로 전이됨으로써 전기저항이 급격히 변하는 금속-절연체 전이(Metal-Insulator Transition; MIT) 소자 또는 특정한 문턱 전압에서 스위칭이 가능한 오보닉(Ovonic) 스위칭 소자 등을 포함할 수 있다. 또한, 콘택 플러그(910), 비트 라인(920) 및 워드 라인(930)은 전술한 바와 같은 도전 물질을 포함할 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 반도체 장치에 의하면, 자화 자유층에 영향을 미치는 누설 자계의 수평 방향 성분과 수직 방향 성분의 총합이 최소화되는 조건으로 자화 고정층의 상대적인 폭을 조절함으로써 가변 저항 소자의 스위칭 특성을 향상시킬 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 9 내지 도 13은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 10에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 13을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 자화 방향이 고정된 제1 자성층; 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고, 상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 가질 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 가변 저항 소자
110 : 제1 자성층
120 : 장벽층
130 : 제2 자성층
140 : 절연층
150 : 제3 자성층

Claims (20)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    자화 방향이 고정된 제1 자성층;
    자화 방향이 고정된 제3 자성층;
    상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 가변적인 제2 자성층;
    상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및
    상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고,
    상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 갖는
    전자 장치.
  2. 제1 항에 있어서,
    상기 제3 자성층은, 상기 제2 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 갖는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제1 내지 제3 자성층은, 막면에 대해 수직 방향으로 자화되는
    전자 장치.
  4. 제1 항에 있어서,
    상기 제1 내지 제3 자성층은, 막면에 대해 수평 방향으로 자화되는
    전자 장치.
  5. 제1 항에 있어서,
    상기 장벽층은, 절연 물질 또는 비자성 도전 물질을 포함하는
    전자 장치.
  6. 제1 항에 있어서,
    상기 제3 자성층은, 하부 자성층, 상부 자성층, 및 상기 하부 자성층과 상기 상부 자성층 사이에 개재되는 비자성층을 포함하는
    전자 장치.
  7. 제1 항에 있어서,
    상기 제1 자성층은, 상기 제2 자성층의 폭에 비해 2.5배 넓은 폭을 갖는
    전자 장치.
  8. 제1 항에 있어서,
    상기 제1 자성층에 접속되는 제1 도전층, 및 상기 제3 자성층에 접속되는 제2 도전층을 더 포함하는
    전자 장치.
  9. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    자화 방향이 고정된 제1 자성층;
    자화 방향이 가변적인 제3 자성층;
    상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 자화 방향이 고정된 제2 자성층;
    상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 장벽층; 및
    상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 절연층을 포함하고,
    상기 제2 자성층은, 상기 제3 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 갖는
    전자 장치.
  10. 제9 항에 있어서,
    상기 제1 자성층은, 상기 제3 자성층의 폭에 비해 1.5배 내지 5배 넓은 폭을 갖는
    전자 장치.
  11. 제9 항에 있어서,
    상기 제1 내지 제3 자성층은, 막면에 대해 수직 방향으로 자화되는
    전자 장치.
  12. 제9 항에 있어서,
    상기 제1 내지 제3 자성층은, 막면에 대해 수평 방향으로 자화되는
    전자 장치.
  13. 제9 항에 있어서,
    상기 장벽층은, 비자성 도전 물질을 포함하는
    전자 장치.
  14. 제9 항에 있어서,
    상기 제2 자성층은, 상기 제3 자성층의 폭에 비해 2.5배 넓은 폭을 갖는
    전자 장치.
  15. 제9 항에 있어서,
    상기 제1 자성층에 접속되는 제1 도전층, 및 상기 제3 자성층에 접속되는 제2 도전층을 더 포함하는
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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