JP2009218597A5 - - Google Patents

Claims (18)

1. 基板上に具備された抵抗メモリ要素と、
   前記抵抗メモリ要素の上に具備されたビットラインと、
   前記抵抗メモリ要素の上及び外側に具備され、前記ビットラインと同一である物質を含み、前記ビットラインの下面より高い下面及び前記ビットラインの上面と同一である平面（ｃｏｐｌａｎａｒ）になる上面を有する上スタッドと、を含む抵抗メモリ素子。
2. 前記ビットライン、及び前記上スタッドは、銅を含むことを特徴とする請求項１に記載の抵抗メモリ素子。
3. 前記基板と前記上スタッドの間に具備され、前記上スタッドに連結され、前記ビットラインの下面より高い上面を有し、前記上スタッドと異なる物質に構成される下スタッドをさらに含むことを特徴とする請求項１または２に記載の抵抗メモリ素子。
4. 前記下スタッドは、タングステンを含むことを特徴とする請求項３に記載の抵抗メモリ素子。
5. 前記上スタッドの上に提供され、前記上スタッドに電気的に連結され、ワードラインとして作用する配線をさらに含むことを特徴とする請求項１ないし４のいずれか一項に記載の抵抗メモリ素子。
6. 前記ワードラインとして作用する配線は、銅を含むことを特徴とする請求項５に記載の抵抗メモリ素子。
7. 前記基板と前記上スタッドの間に具備され、前記上スタッドに連結され、前記ビットラインの下面より高い上面を有し、前記上スタッドと異なる物質に構成される下スタッドと、
   前記下スタッドと前記基板の間に具備され、前記基板の下ワードライン及び前記下スタッドに電気的に連結され、前記下スタッドの下面の直径より狭い直径を有するコンタクトプラグと、
   前記上スタッドの上に提供され、前記上スタッドに電気的に連結される上ワードラインと、をさらに含むことを特徴とする請求項１ないし６のいずれか一項に記載の抵抗メモリ素子。
8. 前記基板と前記上スタッドの間に具備され、前記上スタッドに連結され、前記ビットラインの下面より高い上面を有し、前記上スタッドと異なる物質に構成されるセルの下スタッドと、
   前記抵抗メモリ要素の上及び外側に具備され、前記上スタッドと異なる物質に構成される周辺下スタッドと、
   前記周辺下スタッドの側面一部分の上に、そして上面の上に具備され、前記ビットラインと同一である物質に構成される配線と、をさらに含むことを特徴とする請求項１ないし７のいずれか一項に記載の抵抗メモリ素子。
9. 前記上スタッドの上面は、前記ビットラインの上面と実質的に同一である高さを示すことを特徴とする請求項１ないし８のいずれか一項に記載の抵抗メモリ素子。
10. 基板上に具備された抵抗メモリ要素と、
    前記抵抗メモリ要素の上に具備された銅を含むビットラインと、
    前記抵抗メモリ要素の上及び外側に具備され、前記ビットラインの下面より高い下面を有する銅を含み、前記ビットラインの上面と同一である平面（ｃｏｐｌａｎａｒ）になる上面を有するセルの上スタッドと、
    前記セルの上スタッドの下面に連結され、前記セルの上スタッドと異なる物質を含むセルの下スタッドと、を含むことを特徴とする抵抗メモリ素子。
11. 前記セルの下スタッドは、タングステンを含むことを特徴とする請求項１０に記載の抵抗メモリ素子。
12. 前記セルの下スタッドと前記基板の間に具備されて、前記セルの下スタッド及び前記基板に連結され、前記セルの下スタッドの下面の直径より、より広い直径の上面を有するセルコンタクトプラグをさらに含むことを特徴とする請求項１０または１１に記載の抵抗メモリ素子。
13. 前記セルの上スタッドに電気的に連結され、前記セルの上スタッドの上に具備された銅を含むワードラインとして作用する配線をさらに含むことを特徴とする請求項１０ないし１２のいずれか一項に記載の抵抗メモリ素子。
14. 前記抵抗メモリ要素の上及び外側に具備され、前記セルの上スタッドと異なる物質に構成され、前記セルの下スタッドと実質に同一である高さの上面及び下面を有する周辺の下スタッドと、前記周辺の下スタッドの側面一部分の上に、そして上面の上に具備され、銅を含む配線と、をさらに含むことを特徴とする請求項１０ないし１３のいずれか一項に記載の抵抗メモリ素子。
15. 基板のセルアレイ領域に具備された抵抗メモリ要素と、
    前記抵抗メモリ要素の上に具備された銅を含むビットラインと、
    前記抵抗メモリ要素の上及び外側に具備され、前記銅ビットラインの下面より高い下面を有する銅を含み、前記ビットラインの上面と同一である平面（ｃｏｐｌａｎａｒ）になる上面を有するセルの上スタッドと、
    前記セルの上スタッドの下面に連結され、前記セルの上スタッドと異なる物質を含むセルの下スタッドと、
    前記基板と前記セルの下スタッドの間に具備されて前記基板と前記セルの下スタッドに電気的に連結され、前記セルの下スタッドの下面より大きい直径の上面を有するセルコンタクトプラグと、を含むことを特徴とする抵抗メモリ素子。
16. 基板の周辺回路領域に提供された周辺コンタクトプラグと、前記周辺コンタクトプラグに電気的に連結された周辺下スタッドと、前記周辺下スタッドの側面一部及び上面の上に具備され、前記ビットラインと同一である物質に形成された第１配線と、前記セルの上スタッドに電気的に連結されたワードラインと、前記第１配線に電気的に連結され、前記ワードラインと同一である物質に形成された第２配線と、をさらに含むことを特徴とする請求項１５に記載の抵抗メモリ素子。
17. 前記第２配線及び前記ワードラインは、銅を各々含むことを特徴とする請求項１６に記載の抵抗メモリ素子。
18. 下部連結ラインと、
    前記下部連結ラインと前記上部連結ラインとの間の交差領域に配置された抵抗メモリ要素と、及び
    前記抵抗メモリ要素と離隔され、前記下部連結ラインと電気的に連結され、下部スタッド及び前記下部スタッド上の上部スタッドを含むプラグ構造体を含み、
    前記上部スタッドは、前記上部連結ラインと同一である物質を含み、前記上部連結ラインの上面と同一である平面になる上面を有する抵抗メモリ素子。