JP2006510219A5 - - Google Patents

Claims (12)

1. 絶縁体、
   該絶縁体上の相変化材料、および
   該相変化材料に結合された底部電極であって、低抵抗層の上部に高抵抗層を有する底部電極、
   を有する相変化メモリであって、
   前記底部電極は、前記相変化材料を含まず、前記低抵抗層は、前記高抵抗層よりも薄いことを特徴とする相変化メモリ。
2. 前記高抵抗層は、前記層変化材料に接続されることを特徴とする請求項1に記載のメモリ。
3. 前記低抵抗層に接続されたカップ状導体を有することを特徴とする請求項1または2に記載のメモリ。
4. 前記相変化材料の層と前記底部電極の間に絶縁体を有し、該絶縁体内には孔部が形成されることを特徴とする請求項1乃至3のいずれか一つに記載のメモリ。
5. 第1の層および第2の層を有する底部電極を形成するステップであって、前記第2の層は、前記第1の層より高い抵抗率を有する、ステップと、
   前記第2の層の上部に相変化材料を形成するステップと、
   を有し、
   前記底部電極は、前記相変化材料を含まず、前記前記第1の層は、前記第2の層よりも薄いことを特徴とする方法。
6. 前記第2の層を導体と接続させるステップを有することを特徴とする請求項5に記載の方法。
7. 前記底部電極の上部に絶縁体を形成するステップおよび前記絶縁体に孔部を形成するステップを有することを特徴とする請求項5または6に記載の方法。
8. 前記孔部内に、前記底部電極と接続された前記相変化材料を形成するステップを有することを特徴とする請求項7に記載の方法。
9. 前記孔部よりも幅の広い底部電極を形成するステップを有することを特徴とする請求項8に記載の方法。
10. 孔部を定形する絶縁層と、
    前記孔部に設置された相変化材料と、
    前記相変化材料と接続するように前記孔部の底部に設置された底部電極と、
    を有する相変化メモリであって、前記底部電極は第1および第2の層を有し、前記第1の層は前記相変化材料と接続され、前記第2の層よりも高い抵抗率を有し、
    前記底部電極は、前記相変化材料を含まず、前記第2の層は、前記第1の層よりも薄いことを特徴とする、相変化メモリ。
11. 前記第2の層に接続されたカップ状導体を有することを特徴とする請求項10に記載のメモリ。
12. 前記底部電極は、前記孔部より幅が広いことを特徴とする請求項10または11に記載のメモリ。