CN107689235A - 非易失性存储器 - Google Patents

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Abstract

本发明涉及非易失性存储器。实施方式涉及一种非易失性存储器。提出能够在各种系统使用的非易失性RAM。实施方式的非易失性RAM具备：导电线(LSOT)，在第1方向上延伸；存储元件(MTJ1～MTJ8)，具有第1端子以及第2端子，第1端子连接到导电线(LSOT)；晶体管(T1～T8)，具有第3端子、第4端子以及第1电极，第3端子连接到第2端子；导电线(WL1～WLi)，在第1方向上延伸，连接到第1电极；以及导电线(LBL1～LBL8)，在第2方向上延伸，连接到第4端子。

Description

非易失性存储器
本申请以日本专利申请2016-155106(申请日：08/05/2016)为基础，基于该申请享受优先权。本申请通过参照该申请而包括该申请的全部内容。
技术领域
实施方式涉及一种非易失性存储器。
背景技术
当前，关于在各种系统中使用的高速缓冲存储器以及主存储器，SRAM(staticrandom access memory，静态随机存取存储器)、DRAM(dynamic random access memory，动态随机存取存储器)等易失性存储器是主流。但是，它们存在功耗大这样的问题。因此，正在研究将在各种系统中使用的易失性存储器、进而存储设备存储器置换成高速并且低功耗的非易失性RAM的尝试。
发明内容
实施方式提出能够在各种系统中使用的非易失性RAM。
根据实施方式，一种非易失性存储器，具备：第1导电线，在第1方向上延伸，具有第1部分、第2部分、所述第1部分和所述第2部分之间的第3部分以及所述第2部分和所述第3部分之间的第4部分；第1存储元件，具有第1端子以及第2端子，所述第1端子连接到所述第3部分；第1晶体管，具有第3端子、第4端子以及控制所述第3端子和所述第4端子之间的第1电流路径的第1电极，所述第3端子连接到所述第2端子；第2存储元件，具有第5端子以及第6端子，所述第5端子连接到所述第4部分；第2晶体管，具有第7端子、第8端子以及控制所述第7端子和所述第8端子之间的第2电流路径的第2电极，所述第7端子连接到所述第6端子；第2导电线，在所述第1方向上延伸，连接到所述第1电极和所述第2电极；第3导电线，在与所述第1方向交叉的第2方向上延伸，连接到所述第4端子；以及第4导电线，在所述第2方向上延伸，连接到所述第8端子。
根据上述结构的非易失性存储器，能够实现能够在各种系统中使用的非易失性RAM。
附图说明
图1是示出存储器系统的例子的图。
图2是示出存储器系统的例子的图。
图3是示出存储器系统的例子的图。
图4是示出顺序存取和随机存取的概要的图。
图5是示出顺序/随机存取时的非易失性RAM的状态的图。
图6是示出非易失性RAM的内部的I/O宽度(位宽度)的例子的图。
图7是示出SOT－MRAM的例子的图。
图8是示出子阵列的等价电路的例子的图。
图9是示出单元构件的设备构造的例子的图。
图10是示出单元构件的设备构造的例子的图。
图11是示出单元构件的设备构造的例子的图。
图12是示出存储器单元的设备构造的例子的图。
图13是示出存储器单元的设备构造的例子的图。
图14是示出存储器单元的设备构造的例子的图。
图15是示出字线解码器/驱动器的例子的图。
图16A是示出读/写电路的例子的图。
图16B是示出读/写电路的例子的图。
图17是示出感测电路的例子的图。
图18A是示出多位存取的写动作(第1次)的例子的图。
图18B是示出多位存取的写动作(第1次)的例子的图。
图19A是示出多位存取的写动作(第2次)的例子的图。
图19B是示出多位存取的写动作(第2次)的例子的图。
图20A是示出一位存取的写动作(第1次)的例子的图。
图20B是示出一位存取的写动作(第1次)的例子的图。
图21A是示出一位存取的写动作(第2次)的例子的图。
图21B是示出一位存取的写动作(第2次)的例子的图。
图22是示出多位存取的读动作的例子的图。
图23是示出一位存取的读动作的例子的图。
图24是将图7的SOT－MRAM简化而得到的图。
图25是示出图24的SOT－MRAM的变形例的图。
图26是示出图24的SOT－MRAM的变形例的图。
图27是示出图24的SOT－MRAM的变形例的图。
图28是示出图24的SOT－MRAM的变形例的图。
图29是示出图27以及图28的D/S＿A驱动器的例子的图。
图30是示出图27以及图28的D/S＿B驱动器的例子的图。
图31是示出图27以及图28的D/S＿A接收器(sinker)的例子的图。
图32是示出图27以及图28的D/S＿B接收器的例子的图。
图33是示出SOT－MRAM的例子的图。
图34A是示出子阵列的等价电路的例子的图。
图34B是示出子阵列的等价电路的例子的图。
图35是示出单元构件的设备构造的例子的图。
图36是示出单元构件的设备构造的例子的图。
图37是示出单元构件的设备构造的例子的图。
图38是示出字线解码器/驱动器的例子的图。
图39是示出读/写电路的例子的图。
图40是示出多位存取的写动作(第1次)的例子的图。
图41是示出多位存取的写动作(第2次)的例子的图。
图42是示出一位存取的写动作(第1次)的例子的图。
图43是示出一位存取的写动作(第2次)的例子的图。
图44是示出多位存取的读动作的例子的图。
图45是示出一位存取的读动作的例子的图。
图46是示出SOT－MRAM的例子的图。
图47是示出字线解码器/驱动器的例子的图。
图48是示出子解码器/驱动器的例子的图。
图49是对图7、图33、图46的例子进行比较的图。
图50是将图33的SOT－MRAM简化而得到的图。
图51是示出图50的SOT－MRAM的变形例的图。
图52是示出图50的SOT－MRAM的变形例的图。
图53是示出图50的SOT－MRAM的变形例的图。
图54是示出图50的SOT－MRAM的变形例的图。
符号说明
10：处理器
11：CPU
12：存储器控制器
13：非易失性RAM
14：存储器模块
15：读/写电路
16：列选择器
17：字线解码器/驱动器
具体实施方式
以下，参照附图，说明实施例。
(存储器系统)
图1、图2以及图3示出存储器系统的例子。
应用实施例的存储器系统具备CPU(主机)11、存储器控制器12和非易失性RAM13。
该存储器系统被用于例如个人计算机、包括便携终端的电子设备，包括数字静物相机以及摄像机的摄像装置、平板电脑、智能手机、游戏设备、汽车导航系统、打印机设备、扫描仪设备、服务器系统等中。
在图1的例子中，处理器10具备CPU11、存储器控制器12和非易失性RAM13。即，存储器控制器12以及非易失性RAM13混合搭载(embedded)于处理器(芯片)10内。
与此相对地，在图2的例子中，处理器10具备CPU11和存储器控制器12。即，非易失性RAM13作为通用芯片(general chip)，与处理器(芯片)10独立地设置。另外，在图3的例子中，存储器控制器12以及非易失性RAM13分别作为通用芯片，与处理器(芯片)10独立地设置。在该情况下，存储器控制器12以及非易失性RAM13例如安装(mounted)到存储器模块14内。
CPU11例如具备多个CPU芯。多个CPU芯是能够相互并行地进行不同的数据处理的要素。存储器控制器12主要控制针对非易失性RAM13的读动作以及写动作。
非易失性RAM13是能够进行多位存取(第1模式)和一位存取(第2模式)的切换的存储器。
多位存取意味着对存储器单元阵列内的多个存储器单元并行地进行存取，一位存取意味着对存储器单元阵列内的1个存储器单元进行存取。
例如，SOT(spin orbit torque，自旋轨道转矩)－MRAM(magnetic random accessmemory，磁随机存取存储器)是能够进行多位存取与一位存取的切换的存储器之一。关于SOT－MRAM，在后面叙述。
图4示出顺序存取和随机存取的概要。
在图1至图3的存储器系统中，存储器控制器12能够发出进行顺序存取的第1命令和进行随机存取的第2命令。
顺序存取是对多个存储器单元(多位)连续地进行存取的模式。例如，在DRAM、SCM(storage class memory，存储级存储器)等中采用的脉冲串转送(burst transfer)是顺序存取之一。
在脉冲串转送中，存储器控制器12通过发出第1命令(脉冲串转送命令)，能够省略例如向非易失性RAM(实施例)13的列地址的转送或者向DRAM(比较例)13’的列地址的转送。因此，CPU以及存储器(非易失性RAM或者DRAM)间的带宽(在一定时间内能够转送的数据量)提高。
随机存取是对1个存储器单元(一位)进行存取的模式。在随机存取中，存储器控制器12发出第2命令(随机存取命令)，并且将行地址以及列地址转送给非易失性RAM(实施例)13或者DRAM(比较例)13’。
在随机存取中，仅存取CPU所需的数据，所以与顺序存取相比，延时(从CPU请求一定量的数据起直至接收到该数据为止的时间)变短。
因此，存储器控制器12在以带宽优先的情况下，发出指示顺序存取的第1命令，在以延时优先的情况下，发出指示随机存取的第2命令。
在这里，在实施例中，与第1和第2命令对应地，非易失性RAM13能够对进行多位存取的第1模式与进行一位存取的第2模式进行切换。
例如，在存储器控制器12发出第1命令的情况下，将第1命令经由接口13－1转送到内部控制器(internal controller)13－2。内部控制器13－2当确认到第1命令时，对存储器单元阵列13－3执行多位存取。
另外，在存储器控制器12发出第2命令的情况下，将第2命令经由接口13－1转送到内部控制器13－2。内部控制器13－2当确认到第2命令时，对存储器单元阵列13－3执行一位存取。
这样，在指示了顺序存取的情况下，在非易失性RAM13的内部，执行多位存取，在指示了随机存取的情况下，在非易失性RAM13的内部，执行一位存取。由此，非易失性RAM13的内部的存取效率提高。
即，通过使多位存取与顺序存取对应，首先，作为顺序存取的效果，能够得到带宽的提高(数据转送效率的提高)。在实施例中，除此之外，通过在非易失性RAM13的内部执行多位存取，还能够缩短读动作或者写动作所需的时间，非易失性RAM13的内部的存取效率提高。
与此相对地，在比较例中，DRAM13’具有对应于第1和第2命令的接口13’－1，但内部控制器13’－2只能进行一位存取。
因此，即使在存储器控制器12发出第1命令的情况下，内部控制器13’－2也对存储器单元阵列13’－3执行一位存取。即，内部控制器13’－2在指示了顺序存取(向多个存储器单元的存取)的情况下，必须重复进行多个存取动作(根据脉冲串长度而生成列地址并且对存储器进行存取的动作)。
这样，在比较例中，在指示了顺序存取的情况下，在DRAM13’的内部执行多个存取动作，所以读动作或者写动作所需的时间长，DRAM13’的内部的存取效率降低。
图5示出顺序/随机存取时的非易失性RAM的状态。
在发出了指示顺序存取的第1命令的情况下，非易失性RAM执行多位存取。在这里，多位存取是对N位(N个存储器单元)并行地进行存取的N位存取。其中，N是2以上的自然数。在N为8时，N位存取是字节存取。
N位存取中的I/O宽度例如是n×N。其中，n是能够并行地执行读动作或者写动作的块(存储器芯)的数量。n例如是64、128、256等。另外，I/O宽度意味着在非易失性RAM的内部，在接口13－1与存储器单元阵列13－3之间在一定时间内能够转送的数据量。
例如如图6所示，在存储器单元阵列13－3具有n个块(存储器芯)BK＿1、…、BK＿n的情况下，在N位存取中的读动作中，非易失性RAM13－1内的接口(数据缓冲器)13－1能够锁存n×N位。
在该情况下，在读动作中，将n×N位从存储器阵列13－3经由内部总线(I/O宽度＝n×N位)转送到接口13－1。因此，在N位存取中的读动作中，非易失性RAM13内的存取效率提高。
其中，各块BK＿k(k＝1～n中的1个)中的读动作例如通过N个循环(N次读动作)来执行。这是由于，1个块BK＿k由于布局的原因，仅具有1个读出放大器。由于在1个块BK＿k中只有1个读出放大器，所以为了从1个块BK＿k读取N位，需要进行N个循环。关于这一点，在后面叙述。
但是，各块BK＿k例如具有寄存器，将通过N个循环读取到的N位临时存储于寄存器内。因此，如上所述，在N位存取中的读动作中，将n×N位从存储器单元阵列13－3经由内部总线(I/O宽度＝n×N位)转送到接口13－1。
N位存取中的读动作的延时是tread×N。其中，tread是读动作的1个循环的延时(读取1位时的延时)。
另外，在N位存取中的读动作中产生的能量包括EWL、Ecol以及Esensing×N。其中，EWL是激活行(字线)的能量，Ecol是激活列(列选择线)的能量、Esensing是通过读出放大器读取数据时所需的能量。
另外，例如如图6所示，在存储器单元阵列13－3具有n个块(存储器芯)BK＿1、…、BK＿n的情况下，在N位存取中的写动作中，非易失性RAM13－1内的接口(数据缓冲器)13－1也能够锁存n×N位。
在该情况下，在写动作中，将n×N位从接口13－1经由内部总线(I/O宽度＝n×N位)转送到存储器阵列13－3。另外，在存储器单元阵列13－3的各块BK＿k(k＝1～n中的1个)中，将从接口13－1转送的N位临时存储于寄存器内。因此，在N位存取中的写动作中，也与读动作同样地，非易失性RAM13内的存取效率提高。
其中，各块BK＿k中的写动作例如通过2个循环(2次写动作)来执行。这相当于非易失性RAM13是例如SOT－MRAM的情况。
例如，在SOT－MRAM的情况下，在第1次写动作中，对各块BK＿k内的N位(N个存储器单元)写入同一数据(例如，0)。其后，在第2次写动作中，将各块BK＿k内的N位(N个存储器单元)保持或者变更为与写数据(从接口13－1转送的N位)相应的数据(0或者1)。关于这一点，在后面叙述。
此外，各块BK＿k中的写动作例如在SOT－MRAM的情况下是2个循环，但只要是能够通过1个循环或者这以外的循环来执行的非易失性存储器，则也能够使用它来实现实施例。
说明N位存取中的写动作的延时以及能量的例子。在这里，以非易失性RAM13是后述的图7的SOT－MRAM、并且通过2个循环来完成写动作的情况作为例子。
N位存取中的写动作的延时是twrite×2。其中，twrite是写动作的1个循环的延时。
另外，在N位存取中的写动作中产生的能量包括EWL、Ecol、EBL×N以及ESOT×2。其中，EWL是激活行(字线)的能量，Ecol是激活列(列选择线)的能量，EBL是SOT－MRAM中的电压辅助所需的能量，ESOT是SOT－MRAM中的写电流的产生所需的能量。
关于SOT－MRAM中的电压辅助以及写电流的产生，在后面叙述。
在这里，重点在于，在N位存取中，读动作中的I/O宽度(n×N位)与写动作中的I/O宽度(n×N位)相同。由于两者相同，所以能够使读动作的算法与写动作的算法部分地共同化，从而简化由非易失性RAM内的控制器实施的读动作以及写动作的控制。
另一方面，在发出指示随机存取的第2命令的情况下，非易失性RAM执行一位存取。一位存取中的I/O宽度例如是n。
例如如图6所示，在存储器单元阵列13－3具有n个块(存储器芯)BK＿1、…、BK＿n的情况下，在一位存取中的读动作中，非易失性RAM13－1内的接口(数据缓冲器)13－1能够锁存n位。
在该情况下，在读动作中，将n位从存储器阵列13－3经由内部总线(I/O宽度＝n位)转送到接口13－1。因此，在一位存取中的读动作中，非易失性RAM13内的存取效率提高。
一位存取中的读动作的延时是tread。另外，在一位存取中的读动作中产生的能量包括EWL、Ecol以及Esensing。
另外，例如如图6所示，在存储器单元阵列13－3具有n个块(存储器芯)BK＿1、…、BK＿n的情况下，在一位存取中的写动作中，非易失性RAM13－1内的接口(数据缓冲器)13－1也能够锁存n位。
在该情况下，在写动作中，将n位从接口13－1经由内部总线(I/O宽度＝n位)转送到存储器阵列13－3。另外，在存储器单元阵列13－3的各块BK＿k(k＝1～n中的1个)中，将从接口13－1转送的1位临时存储于寄存器内。因此，在一位存取中的写动作中，也与读动作同样地，非易失性RAM13内的存取效率提高。
其中，与N位存取的情况同样地，各块BK＿k中的写动作例如通过2个循环(2次写动作)来执行。这相当于非易失性RAM13是例如SOT－MRAM的情况。
例如，在SOT－MRAM的情况下，在第1次写动作中，对各块BK＿k内的作为写对象的1位(1个存储器单元)写入规定的数据(例如，0)。其后，在第2次写动作中，将各块BK＿k内的作为写对象的1位(1个存储器单元)保持或者变更为与写数据(从接口13－1转送的1位)相应的数据(0或者1)。
在这里，作为写对象的1位以外的N－1位在第1次以及第2次写动作这两者中被遮蔽(mask)，以避免变成写对象。在一位存取中，例如，根据寄存器中存储的数据来判断作为写对象的1位以及作为遮蔽对象的N－1位。关于这一点，在后面叙述。
在实施例中，在说明一位存取中的写动作的延时以及能量的例子。在这里，以非易失性RAM13是SOT－MRAM、并且写动作通过2个循环来完成的情况作为例子。
一位存取中的写动作的延时以及能量与N位存取中的写动作的延时以及能量相同。即，一位存取中的写动作的延时是twrite×2。另外，在一位存取中的写动作中产生的能量包括EWL、Ecol、EBL×N以及ESOT×2。
在这里，重点在于，在一位存取中，读动作中的I/O宽度(n位)与写动作中的I/O宽度(n位)也相同。由于两者相同，所以能够使读动作的算法与写动作的算法部分地共同化，从而简化由非易失性RAM内的控制器实施的读动作以及写动作的控制。
(SOT－MRAM)
作为能够应用实施例的非易失性RAM，说明SOT－MRAM。
第1例
图7示出SOT－MRAM的第1例。
SOT－MRAM13SOT具备接口13－1、内部控制器13－2、存储器单元阵列13－3以及字线解码器/驱动器17。存储器单元阵列13－3具备n个块(存储器芯)BK＿1～BK＿n。其中，n是2以上的自然数。
将命令CMD经由接口13－1转送到内部控制器13－2。命令CMD例如包括指示顺序存取的第1命令以及指示随机存取的第2命令。
内部控制器13－2当接收到命令CMD后，执行该命令CMD，所以输出例如控制信号WE1～WEn、RE1～REn、WE1/2、Wsel＿1～Wsel＿n、Rsel＿1～Rsel＿n、SE1～SEn。关于这些控制信号的含意或者作用，在后面叙述。
将地址信号Addr经由接口13－1转送到内部控制器13－2。另外，将地址信号Addr在接口13－1中分成行地址Arow和列地址Acol＿1～Acol＿n。将行地址Arow转送到字线解码器/驱动器17。将列地址Acol＿1～Acol＿n转送到n个块BK＿1～BK＿n。
DA1～DAn是在读动作或者写动作中发送接收的读数据或者写数据。如上所述，在接口13－1和各块BK＿k(k＝1～n中的1个)之间的I/O宽度(位宽度)在N位存取的情况下是N位，在一位存取的情况下是1位。
各块BK＿k具备子阵列Asub＿k、读/写电路15以及列选择器16。
列选择器16选择j个列(j是2以上的自然数)CoL1～CoLj中的1个，将所选择的1个列CoLp(p是1～j中的1个)电连接到读/写电路15。例如，在所选择的列CoLp是CoL1的情况下，将导电线LBL1～LBL8、SBL1、WBL1分别经由列选择器16，作为导电线LBL1～LBL8、SBL、WBL电连接到读/写电路15。
子阵列Asub＿k例如具备存储器单元M11(MC1～MC8)～M1j(MC1～MC8)、Mi1(MC1～MC8)～Mij(MC1～MC8)。
使用图8的子阵列Asub＿1的等价电路来说明子阵列Asub＿k的例子。
图8的M11(MC1～MC8)～M1j(MC1～MC8)、Mi1(MC1～MC8)～Mij(MC1～MC8)、WL1～WLi、SWL1～SWLi、SBL1～SBLj、WBL1～WBLj、LBL1～LBL8、QW以及QS分别对应于图7的M11(MC1～MC8)～M1j(MC1～MC8)、Mi1(MC1～MC8)～Mij(MC1～MC8)、WL1～WLi、SWL1～SWLi、SBL1～SBLj、WBL1～WBLj、LBL1～LBL8、QW以及QS。
导电线LSOT在第1方向上延伸。单元构件Mij对应于导电线LSOT地包括多个存储器单元MC1～MC8。多个存储器单元MC1～MC8的数量对应于N位存取中的N。在本例子中，多个存储器单元MC1～MC8是8个，但不限定于此。例如，多个存储器单元MC1～MC8是2个以上即可。
多个存储器单元MC1～MC8分别具备存储元件MTJ1～MTJ8和晶体管T1～T8。
存储元件MTJ1～MTJ8分别是磁阻效应元件。例如，存储元件MTJ1～MTJ8分别具备具有可变的磁化方向的第1磁性层(存储层)、具有不变的磁化方向的第2磁性层(参照层)以及第1磁性层和第2磁性层之间的非磁性层(隧道势垒层)，第1磁性层接触到导电线LSOT。
在该情况下，导电线LSOT期望具有能够通过自旋轨道耦合(Spin orbit coupling)或者Rashba效应(Rashba effect)来控制存储元件MTJ1～MTJ8的第1磁性层的磁化方向的材料以及厚度。例如，导电线LSOT包括钽(Ta)、钨(W)、铂(Pt)等金属，并且，具有5～20nm(例如，10nm左右)的厚度。导电线LSOT也可以做成除钽(Ta)、钨(W)、铂(Pt)等金属层之外还包括铪(Hf)、镁(Mg)、钛(Ti)等金属层的2层以上的多层构造。进一步地，导电线LSOT也可以做成包括由上述列举的金属元素中的单一的金属元素构成并且仅晶体构造不同的多个层、上述列举的金属元素中的单一的金属元素氧化或者氮化而成的层的2层以上的多层构造。
晶体管T1～T8例如分别是N沟道FET(Field effect transistor，场效应晶体管)。晶体管T1～T8配置于半导体基板的上部，并且期望是沟道(电流路径)为与半导体基板的表面交叉的纵向的、所谓的纵向晶体管。
存储元件MTJd(d是1～8中的1个)具有第1端子(存储层)以及第2端子(参照层)，第1端子连接到导电线LSOT。晶体管Td具有第3端子(源极/漏极)、第4端子(源极/漏极)、第3端子和第4端子之间的沟道(电流路径)以及控制沟道的产生的控制电极(栅极)，第3端子连接到第2端子。
导电线WL1～WLi在第1方向上延伸，并且，连接到晶体管T1～T8的控制电极。导电线LBL1～LBL8分别在与第1方向交叉的第2方向上延伸，并且，连接到晶体管T1～T8的第4端子。
导电线LSOT具有第1端部和第2端部。
晶体管QS具有连接于导电线LSOT的第1端部和导电线SBL1～SBLj间的沟道(电流路径)以及控制沟道的产生的控制端子(栅极)。晶体管QW具有连接于导电线LSOT的第2端部和导电线WBL1～WBLj间的沟道(电流路径)以及控制沟道的产生的控制端子(栅极)。
导电线SWL1～SWLi在第1方向上延伸，并且，连接到晶体管QS、QW的控制电极。导电线SBL1～SBLj、WBL1～WBLj分别在第2方向上延伸。
在本例子中，对导电线LSOT的第1端部连接晶体管QS，对导电线LSOT的第2端部连接晶体管QW，但也可以省略其中的一方。
根据本例，能够实现用于使SOT－MRAM实用化的架构或者布局。由此，能够实现能够在各种系统中使用的非易失性RAM。
图9至图14示出SOT－MRAM的设备构造的例子。
在这些图中，Mij(MC1～MC8、MTJ1～MTJ8、T1～T8)、WLi、SWLi、SBLj、WBLj、LBL1～LBL8、QW以及QS分别对应于图7以及图8的Mij(MC1～MC8、MTJ1～MTJ8、T1～T8)、WLi、SWLi、SBLj、WBLj、LBL1～LBL8、QW以及QS。
在图9的例子中，导电线LSOT配置于半导体基板21的上部，在半导体基板21的表面区域内，作为所谓的横向晶体管(FET)而配置晶体管QS、QW。在这里，横向晶体管是指沟道(电流路径)为沿着半导体基板21的表面的方向的晶体管。
存储元件MTJ1～MTJ8配置于导电线LSOT上，晶体管T1～T8配置于存储元件MTJ1～MTJ8上。晶体管T1～T8是所谓的纵向晶体管。另外，导电线LBL1～LBL8、SBLj、WBLj配置于晶体管T1～T8上。
在图10的例子中，导电线LSOT配置于半导体基板21的上部，晶体管QS、QW以及存储元件MTJ1～MTJ8配置于导电线LSOT上。晶体管T1～T8配置于存储元件MTJ1～MTJ8上。晶体管QS、QW以及晶体管T1～T8是所谓的纵向晶体管。
另外，导电线LBL1～LBL8配置于晶体管T1～T8上，并且，导电线SBLj、WBLj配置于晶体管QS、QW上。
在图11的例子中，导电线LBL1～LBL8、SBLj、WBLj配置于半导体基板21的上部。晶体管T1～T8配置于导电线LBL1～LBL8上，并且，晶体管QS、QW配置于导电线SBLj、WBLj上。存储元件MTJ1～MTJ8配置于晶体管T1～T8上。
另外，导电线LSOT配置于晶体管T1～T8上以及晶体管QS、QW上。晶体管QS、QW以及晶体管T1～T8是所谓的纵向晶体管。
在图9至图11的例子中，存储元件MTJ1～MTJ8具备具有可变的磁化方向的第1磁性层(存储层)22、具有不变的磁化方向的第2磁性层(参照层)23以及第1磁性层22和第2磁性层23间的非磁性层(隧道势垒层)24，第1磁性层22接触到导电线LSOT。
另外，第1磁性层22和第2磁性层23在作为沿着半导体基板21的表面的面内方向的、并且与导电线LSOT延伸的第1方向交叉的第2方向上，具有易磁化轴(easy-axis ofmagnetization)。
例如，图12示出图9以及图10的存储器单元MC1的设备构造的例子。在该例子中，晶体管T1具备在与第1方向和第2方向交叉的第3方向、即与半导体基板21的表面交叉的方向上延伸的半导体柱(例如，硅柱)25、覆盖半导体柱25的侧面的栅极绝缘层(例如，氧化硅)26以及覆盖半导体柱25以及栅极绝缘层26的导电线WLi。
在图12的例子中，第1磁性层22和第2磁性层23的易磁化轴是第2方向，但既可以如图13的例子所示，是第1方向，或者也可以如图14的例子所示，是第3方向。图12以及图13的存储元件MTJ1被称为面内磁化型的磁阻效应元件，图14的存储元件MTJ1被称为垂直磁化型的磁阻效应元件。
此外，关于图11的存储器单元MC1，将图12至图14的设备构造上下颠倒即可。
图12至图14的存储器单元MC1的特征在于，在读动作中使用的读电流Iread的电流路径与在写动作中使用的写电流Iwrite的电流路径不同。
例如，在读动作中，读电流Iread从导电线LBL1向导电线LSOT地流过，或者从导电线LSOT向导电线LBL1地流过。与此相对地，在写动作中，写电流Iwrite在导电线LSOT内从右向左或者从左向右地流过。
在STT(Spin transfer torque，自旋传输矩)－MRAM中，在读动作中使用的读电流Iread的电流路径与在写动作中使用的写电流Iwrite的电流路径相同。在该情况下，为了使得在读动作中不发生写现象，考虑热扰动耐性(thermal stability，热稳定性)Δ等，必须充分确保读电流Iread和写电流Iwrite的余量。
但是，出于存储器单元的微型化等原因，读电流Iread以及写电流Iwrite一起变小，难以充分确保两者的余量。
根据本例的SOT－MRAM，读电流Iread的电流路径与写电流Iwrite的电流路径不同，所以即使出于存储器单元的微型化等原因，读电流Iread以及写电流Iwrite一起变小，考虑热扰动耐性Δ等，也能够充分确保两者的余量。
图15示出图7的字线解码器/驱动器的例子。
字线解码器/驱动器17具有在读动作或者写动作中将导电线WL1～WLi以及导电线SWL1～SWLi激活(activate)或者停用(deactivate)的功能。
激活导电线WL1～WLi意味着将使晶体管T1～T8导通(产生电流路径)的导通电位施加到导电线WL1～WLi。激活导电线SWL1～SWLi意味着将使晶体管QS、QW导通(产生电流路径)的导通电位施加到导电线SWL1～SWLi。
另外，将导电线WL1～WLi停用意味着将使晶体管T1～T8截止(不产生电流路径)的截止电位施加到导电线WL1～WLi。将导电线SWL1～SWLi停用意味着将使晶体管QS、QW截止(不产生电流路径)的截止电位施加到导电线SWL1～SWLi。
“或”电路31以及“与”电路321～32i是解码电路。
例如，在读动作的情况下，来自图7的内部控制器13－2的读使能信号RE变成有效(1)。另外，在写动作的情况下，来自图7的内部控制器13－2的写使能信号WE变成有效(1)。
行地址信号Arow例如具有R位(R是2以上的自然数)，并且，具有i(行的数量)＝2R的关系。
在读动作或者写动作中，当将行地址信号Arow输入到字线解码器/驱动器17后，“与”电路321～32i中的1个的输出信号变成有效(1)。例如，在行地址信号Arow是00…00(全0)的情况下，“与”电路321的输出信号变成有效。另外，在行地址信号Arow是11…11(全1)的情况下，“与”电路32i的输出信号变成有效。
驱动器电路331～33i以及驱动器电路341～34i分别对应于“与”电路321～32i。
在“与”电路321的输出信号为有效(1)的情况下，驱动器电路331对导电线WL1输出导通电位，驱动器电路341对导电线SWL1输出导通电位。在“与”电路321的输出信号为无效(0)的情况下，驱动器电路331对导电线WL1输出截止电位，驱动器电路341对导电线SWL1输出截止电位。
同样地，在“与”电路32i的输出信号为有效(1)的情况下，驱动器电路33i对导电线WLi输出导通电位，驱动器电路34i对导电线SWLi输出导通电位。在“与”电路32i的输出信号为无效(0)的情况下，驱动器电路33i对导电线WLi输出截止电位，驱动器电路34i对导电线SWLi输出截止电位。
图16A示出图7的读/写电路的例子。
读/写电路15在读动作或者写动作中，根据来自图7的内部控制器13－2的指示，选择多位存取和一位存取中的一方，并且，执行读动作或者写动作。
读/写电路15具备读电路和写电路。
写电路包括ROM35、37、选择器(多路转接器)36、39、写驱动器/接收器D/S＿A、D/S＿B、传输门TG、数据寄存器38、遮蔽寄存器40、“与”电路411～418以及电压辅助驱动器421～428。
写驱动器/接收器D/S＿A、D/S＿B具有例如在图9至图11的导电线LSOT中使相互反向的第1写电流以及第2写电流中的一方产生的功能。
在这里，第1写电流是用于通过自旋轨道耦合或者Rashba效应来对例如图9至图11的存储元件MTJ1～MTJ8写入0、即将图9至图11的存储元件MTJ1～MTJ8的第1磁性层22和第2磁性层23的磁化方向的关系设为并行状态的电流。
另外，第2写电流是用于通过自旋轨道耦合或者Rashba效应来对例如图9至图11的存储元件MTJ1～MTJ8写入1、即将图9至图11的存储元件MTJ1～MTJ8的第1磁性层22和第2磁性层23的磁化方向的关系设为逆并行状态的电流。
电压辅助驱动器421～428具有许可/禁止进行利用上述第1写电流和第2写电流的0/1－写动作的功能。
例如，在许可0/1－写动作的情况下，电压辅助驱动器421～428将使得0/1－写动作容易进行的辅助电位Vdd＿W2选择性地施加到例如图9至图11的导电线LBL1～LBL8。在该情况下，在存储元件MTJ1～MTJ8中产生使图9至图11的第1磁性层(存储层)22的磁化方向不稳定化的电压，所以第1磁性层22的磁化方向变得容易反转。
此外，如图16B所示，在许可0/1－写动作的情况下，电压辅助驱动器421～428也可以分别将使得0/1－写动作容易进行的辅助电位Vdd＿W2～Vdd＿W9选择性地施加到例如图9至图11的导电线LBL1～LBL8。即，施加到图9至图11的导电线LBL1～LBL8的辅助电位也可以分别不同。
另外，在禁止0/1－写动作的情况下，电压辅助驱动器421～428将使得0/1－写动作难以进行的禁止电位Vinhibit＿W选择性地施加到例如图9至图11的导电线LBL1～LBL8。在该情况下，在存储元件MTJ1～MTJ8中不产生使图9至图11的第1磁性层(存储层)22的磁化方向不稳定化的电压，或者在存储元件MTJ1～MTJ8中产生使第1磁性层22的磁化方向稳定化的电压，所以第1磁性层22的磁化方向变得不易反转。
此外，在禁止0/1－写动作的情况下，电压辅助驱动器421～428也可以不将禁止电位Vinhibit＿W施加到导电线LBL1～LBL8，而将导电线LBL1～LBL8设为电浮置状态。
读电路包括移位寄存器43、46、读驱动器441～448以及感测电路45。
读驱动器441～448具有例如将产生读电流的选择电位Vdd＿r选择性地施加到图9至图11的导电线LBL1～LBL8的功能。在该情况下，读电流从被施加了选择电位Vdd＿r的1根导电线LBLd(d是1～8中的1个)流到图9至图11的导电线LSOT，从而从作为读对象的存储元件MTJd读取数据。
在这里，读驱动器441～448既可以对导电线LBL1～LBL8中的、导电线LBLd以外的剩余7根导电线施加不产生读电流的非选择电位Vinhibit＿r，也可以作为代替而将这7根导电线设为电浮置状态。
感测电路45例如在1个读/写电路15内设置1个。即，感测电路45在1个块(存储器芯)BK＿k内仅设置1个。
例如如图17所示，感测电路45包括读出放大器SAn、钳位晶体管(例如，N沟道FET)Qclamp、均衡晶体管(例如，N沟道FET)Qequ以及复位晶体管(例如，N沟道FET)Qrst。
在来自图7的内部控制器13－2的控制信号REn为有效(高电平)时，钳位晶体管Qclamp变成导通。另外，在来自图7的内部控制器13－2的控制信号SEn为有效(高电平)、即控制信号bSEn为有效(低电平)时，读出放大器SAn变成动作状态。
在本例子中，读出放大器SAn具有对从作为读对象的存储器单元流到导电线SBL的单元电流(读电流)Imc与流到参考单元的参考电流Irc进行比较的电流感测方式，但不限定于此。读出放大器SAn也可以采用例如电压感测方式、自我参照方式的读出放大器电路。
另外，在控制信号φequ为有效(高电平)时，均衡晶体管Qequ变成导通，例如使读出放大器SAn的2个输入输出节点Nmc、Nrc的电位均衡。另外，在控制信号φrst为有效(高电平)时，复位晶体管Qrst变成导通。
接下来，说明使用图15的字线解码器/驱动器17以及图16的读/写电路15的读动作的例子以及写动作的例子。
·写动作
[多位存取]
图7的内部控制器13－2例如当接收到顺序存取的写命令CMD后，控制基于多位存取的写动作。内部控制器13－2通过第1次写动作以及第2次写动作来执行基于多位存取的写动作。
第1次写动作是对作为写对象的多位(例如，8位)写入同一数据(例如，0)的动作。
首先，在图15的字线解码器/驱动器17中，写使能信号WE变成1，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，“与”电路32i的输出信号变成1。因此，通过驱动器33i、34i激活导电线WLi、SWLi。
接下来，图7的内部控制器13－2例如将控制信号WE1/2设定为0。控制信号WE1/2是选择第1次写动作以及第2次写动作中的一方的信号，例如，在控制信号WE1/2是0时，选择第1次写动作。
在该情况下，在图16A的读/写电路15中，选择器36选择来自ROM35的0作为ROM数据并输出。因此，写驱动器/接收器D/S＿A例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿B例如输出接地电位Vss。
另外，在写动作中，控制信号WEn变成有效(高电平)，所以传输门TG导通。
因此，将写脉冲信号经由传输门TG施加到导电线WBL，将接地电位Vss经由传输门TG施加到导电线SBL。此时，如果假定通过图7的列选择器16选择出的列是CoLj，则例如如图18A所示，写电流(第1写电流)Iwrite从导电线WBLj向导电线SBLj地流过、即在导电线LSOT内从右向左地流过。
另外，在图16A的读/写电路15中，选择器39选择来自ROM37的全1(11111111)作为ROM数据并输出。另外，在多位存取中，图7的内部控制器13－2例如使用控制信号Wsel＿1，将遮蔽寄存器40的值设定为全1(11111111)。
因此，多个“与”电路411～418的全部输出1作为输出信号。此时，多个电压辅助驱动器421～428的全部例如将辅助电位Vdd＿W2输出到多根导电线LBL1～LBL8。
即，例如如图18A所示，在对多根导电线LBL1～LBL8的全部施加辅助电位Vdd＿W2的状态下，写电流(第1写电流)Iwrite从导电线WBLj向导电线SBLj地流过。
作为结果，在第1次写动作中，对作为写对象的多位(例如，8位)的全部写入同一数据。其中，在这里，设为在第1次写动作中写入0、即将多个存储元件MTJ1～MTJ8的全部设为并行状态。
另外，如图16B以及图18B所示，关于分别施加到多根导电线LBL1～LBL8的辅助电位，也可以预先准备多根(例如，8种)电源线而设为分别不同的电位Vdd＿w2～Vdd＿w9。
第2次写动作是根据写数据而保持对作为写对象的多位(例如，8位)写入的同一数据(例如，0)(例如，在写数据是0的情况下)、或者使该数据从0变化为1(例如，在写数据是1的情况下)的动作。
首先，在图15的字线解码器/驱动器17中，导电线WLi、SWLi保持被激活的状态。
接下来，图7的内部控制器13－2例如将控制信号WE1/2设定为1。例如，在控制信号WE1/2为1时，选择第2次写动作。
在该情况下，在图16A的读/写电路15中，选择器36选择来自ROM35的1作为ROM数据并输出。因此，写驱动器/接收器D/S＿B例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿A例如输出接地电位Vss。
在第1次写动作中写驱动器/接收器D/S＿A电路输出的写脉冲信号的驱动器电位与在第2次写动作中写驱动器/接收器D/S＿B输出的写脉冲信号的驱动器电位也可以是不同的驱动器电位。另外，在第1次写动作中写驱动器/接收器D/S＿B电路输出的写脉冲信号的接地电位与在第2次写动作中写驱动器/接收器D/S＿B输出的写脉冲信号的接地电位也可以是不同的接地电位。
将写脉冲信号经由传输门TG施加到导电线SBL，将接地电位Vss经由传输门TG施加到导电线WBL。此时，如果假定通过图7的列选择器16选择出的列是CoLj，则例如如图19A所示，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过、即在导电线LSOT内从左向右地流过。
另外，在图16A的读/写电路15中，选择器39选择在数据寄存器38内存储的写数据(例如，01011100)并输出。写数据在进行第2次写动作之前，预先存储在数据寄存器38内。另外，在多位存取中，图7的内部控制器13－2例如使用控制信号Wsel＿1，将遮蔽寄存器40的值设定为全1(11111111)。
因此，多个“与”电路411～418输出与写数据相应的输出信号(例如，01011100)。此时，多个电压辅助驱动器421～428例如在写数据是1的情况下分别输出辅助电位Vdd＿W2，在写数据是0的情况下分别输出禁止电位Vinhibit＿W。
即，例如如图19A所示，在写数据是01011100的情况下，对导电线LBL1、LBL3、LBL7、LBL8施加禁止电位Vinhibit＿W，并且，在对导电线LBL2、LBL4、LBL5、LBL6施加辅助电位Vdd＿W2的状态下，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过。
作为结果，在第2次写动作中，作为写对象的多位(例如，8位)中的、存储元件MTJ1、MTJ3、MTJ7、MTJ8的数据保持0、即被写入0。另外，作为写对象的多位(例如，8位)中的、存储元件MTJ2、MTJ4、MTJ5、MTJ6的数据从0变化为1、即被写入1。
另外，如图16B以及图19B所示，施加到导电线LBL2、LBL4、LBL5、LBL6的辅助电位也可以分别设为Vdd＿W3、Vdd＿W5、Vdd＿W6、Vdd＿W7。关于施加到导电线LBL1、LBL3、LBL7、LBL8的禁止电位Vinhibit＿W，也可以分别设为不同的电位。另外，在电压辅助的电压效应的效率充分高的情况下，禁止电位Vinhibit还能够替换成浮置电位。
其中，在这里，设为在第2次写动作中对多个存储元件MTJ1～MTJ8选择性地写入1，即，选择性地使多个存储元件MTJ1～MTJ8从并行状态变化为逆并行状态。
[一位存取]
图7的内部控制器13－2例如当接收到随机存取的写命令CMD后，控制基于一位存取的写动作。内部控制器13－2通过第1次写动作以及第2次写动作来执行基于一位存取的写动作。
第1次写动作是对作为写对象的一位写入规定的数据(例如，0)的动作。
首先，在图15的字线解码器/驱动器17中，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，“与”电路32i的输出信号变成1。因此，通过驱动器33i、34i激活导电线WLi、SWLi。
接下来，图7的内部控制器13－2例如将控制信号WE1/2设定为0。例如，在控制信号WE1/2是0时，选择第1次写动作。
在该情况下，在图16A的读/写电路15中，选择器36选择来自ROM35的0作为ROM数据并输出。因此，写驱动器/接收器D/S＿A例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿B例如输出接地电位Vss。
将写脉冲信号经由传输门TG施加到导电线WBL，将接地电位Vss经由传输门TG施加到导电线SBL。此时，如果假定通过图7的列选择器16选择出的列是CoLj，则例如如图20A所示，写电流(第1写电流)Iwrite从导电线WBLj向导电线SBLj地流过、即在导电线LSOT内从右向左地流过。
另外，在图16A的读/写电路15中，选择器39选择来自ROM37的全1(11111111)作为ROM数据并输出。另外，在一位存取中，图7的内部控制器13－2例如使用控制信号Wsel＿1，仅将在遮蔽寄存器40内存储的8位中的、所选择的1位设定为1。
例如，在将存储元件MTJ4设为写对象的情况下，将在遮蔽寄存器40内存储的8位中的、对应于连接到存储元件MTJ4的导电线LBL4的1位设定为1。在该情况下，在遮蔽寄存器40内存储的8位例如为00010000。
因此，在多个“与”电路411～418中的“与”电路414输出1作为输出信号，剩余的“与”电路411～413、415～418输出0作为输出信号。此时，多个电压辅助驱动器421～428中的电压辅助驱动器424将辅助电位Vdd＿W2输出到导电线LBL4，剩余的电压辅助驱动器421～423、425～428将禁止电位Vinhibit＿W输出到导电线LBL1～LBL3、LBL5～LBL8。
即，例如如图20A所示，在对导电线LBL4施加辅助电位Vdd＿W2、并且对导电线LBL1～LBL3、LBL5～LBL8施加禁止电位Vinhibit＿W的状态下，写电流(第1写电流)Iwrite从导电线WBLj向导电线SBLj地流过。
作为结果，在第1次写动作中，对作为写对象的一位、例如存储元件MTJ4写入规定的数据(例如，0)。
另外，关于不是写对象的剩余的7位、例如存储元件MTJ1～MTJ3、MTJ5～MTJ8，通过上述遮蔽处理，保持已写入的数据。即，在第1次写动作中，存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据不变化为0，这些存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据被保护。
此外，如图16B以及图20B所示，也可以作为施加到多根导电线LBL1～LBL8的辅助电位，分别准备不同的电位Vdd＿w2～Vdd＿w9，从而在对导电线LBL4施加辅助电位Vdd＿W5的状态下，使写电流(第1写电流)Iwrite从导电线WBLj流向导电线SBLj。关于施加到导电线LBL1～LBL3、LBL5～LBL8的禁止电位Vinhibit＿W，也可以分别设为不同的电位。另外，在电压辅助的电压效应的效率充分高的情况下，禁止电位Vinhibit还能够替换成浮置电位。
第2次写动作是根据写数据而保持对作为写对象的一位写入的规定的数据(例如，0)(例如，在写数据是0的情况下)、或者使该数据从0变化为1(例如，在写数据是1的情况下)的动作。
首先，在图15的字线解码器/驱动器17中，导电线WLi、SWLi保持被激活的状态。
接下来，图7的内部控制器13－2例如将控制信号WE1/2设定为1。例如，在控制信号WE1/2为1时，选择第2次写动作。
在该情况下，在图16A的读/写电路15中，选择器36选择来自ROM35的1作为ROM数据并输出。因此，写驱动器/接收器D/S＿B例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿A例如输出接地电位Vss。
在第1次写动作中写驱动器/接收器D/S＿A电路输出的写脉冲信号的驱动器电位与在第2次写动作中写驱动器/接收器D/S＿B输出的写脉冲信号的驱动器电位也可以是不同的驱动器电位。另外，在第1次写动作中写驱动器/接收器D/S＿B电路输出的写脉冲信号的接地电位与在第2次写动作中写驱动器/接收器D/S＿B输出的写脉冲信号的接地电位也可以是不同的接地电位。
将写脉冲信号经由传输门TG施加到导电线SBL，将接地电位Vss经由传输门TG施加到导电线WBL。此时，如果假定通过图7的列选择器16选择出的列是CoLj，则例如如图21A所示，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过、即在导电线LSOT内从左向右地流过。
另外，在图16A的读/写电路15中，选择器39选择在数据寄存器38内存储的写数据(例如，×××1××××)并输出。其中，×意味着无效数据(Invalid data)。写数据在进行第2次写动作之前，预先存储在数据寄存器38内。另外，在一位存取中，图7的内部控制器13－2例如使用控制信号Wsel＿1，仅将在遮蔽寄存器40内存储的8位中的、所选择的1位设定为1。
例如，当在第1次写动作中存储元件MTJ4是写对象的情况下，在第2次写动作中，也将在遮蔽寄存器40内存储的8位中的、对应于连接到存储元件MTJ4的导电线LBL4的1位设定为1。即，在遮蔽寄存器40内存储的8位例如为00010000。
因此，在多个“与”电路411～418中的“与”电路414输出与写数据相应的输出信号(例如，1)。此时，电压辅助驱动器424例如在写数据是1的情况下输出辅助电位Vdd＿W2，在写数据是0的情况下输出禁止电位Vinhibit＿W。
另外，在多个“与”电路411～418中的“与”电路411～413、415～418例如输出0。此时，电压辅助驱动器421～423、425～428例如输出禁止电位Vinhibit＿W。
即，例如如图21A所示，在写数据是×××1××××、并且遮蔽数据是00010000的情况下，在对导电线LBL1～LBL3、LBL5～LBL8施加禁止电位Vinhibit＿W、并且对导电线LBL4施加辅助电位Vdd＿W2的状态下，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过。
作为结果，在第2次写动作中，作为写对象的一位、例如存储元件MTJ4的数据从规定的数据(例如，0)变化为1、即被写入1。另一方面，在写数据是0时，存储元件MTJ4的数据保持规定的数据(例如，0)、即被写入0。
另外，关于不是写对象的剩余7位、例如存储元件MTJ1～MTJ3、MTJ5～MTJ8，通过上述遮蔽处理，保持已写入的数据。即，在第2次写动作中，存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据也不变化为1，这些存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据被保护。
此外，如图16B以及图21B所示，也可以作为施加到多根导电线LBL1～LBL8的辅助电位，分别准备不同的电位Vdd＿w2～Vdd＿w9，从而在对导电线LBL4施加辅助电位Vdd＿W5的状态下，使写电流(第2写电流)Iwrite从导电线SBLj流向导电线WBLj。关于施加到导电线LBL1～LBL3、LBL5～LBL8的禁止电位Vinhibit＿W，也可以分别设为不同的电位。另外，在电压辅助的电压效应的效率充分高的情况下，禁止电位Vinhibit还能够替换成浮置电位。
另外，也可以代替多个电压辅助驱动器而设置单一的电压辅助驱动器，将其输出目的地依次切换成导电线LBL1～LBL8中的一方。在该情况下，能够通过后述的与一位存取方式接近的写入方式来执行多位存取。
·读动作
[多位存取]
图7的内部控制器13－2例如当接收到顺序存取的读命令CMD后，控制基于多位存取的读动作。
首先，在图15的字线解码器/驱动器17中，读使能信号RE变成1，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，“与”电路32i的输出信号变成1。因此，通过驱动器33i、34i激活导电线WLi、SWLi。
接下来，图7的内部控制器13－2例如使用控制信号Rsel＿1，将在移位寄存器43中存储的8位中的1位依次设定为1。在该情况下，多个读驱动器441～448依次输出选择电位Vdd＿r。
例如，将多根导电线LBL1～LBL8逐根地设定为选择电位Vdd＿r，并且将被设定为选择电位Vdd＿r的1根导电线LBLd(d是1～8中的1个)以外的7根导电线设定为非选择电位Vinhibit＿r。另外，图17的φrst变成有效，将导电线SBL设定为接地电位Vss。
在该情况下，例如如图22所示，当将导电线LBL1设定为选择电位Vdd＿r后，读电流Iread从导电线LBL1经由存储元件MTJ1流向导电线LSOT。由此，存储元件MTJ1的数据经由图16A或者图16B的感测电路45而存储到移位寄存器46内。
同样地，通过将导电线LBL2～LBL8依次设定为选择电位Vdd＿r，将存储元件MTJ2～MTJ8的数据依次经由图16A或者图16B的感测电路45而存储到移位寄存器46内。
作为结果，通过8次读动作，将作为顺序存取的对象的多位(8位)作为读数据(例如，01011100)而存储到移位寄存器46内。将该多位作为读数据DA1一并转送到图7的接口13－1。
对多根导电线LBL1～LBL8依次施加的选择电位还能够通过预先准备多根(例如，8种)电源线而分别设为不同的电位。在该情况下，能够抵消根据所选择的存储元件的导电线LSOT上的位置而寄生电阻值不同的影响。
在电压辅助的电压效应的效率充分高的情况下，作为非选择电位还能够使用浮置电位。在该情况下，需要安装多个读驱动器，将单一读驱动器的输出目的地依次切换成导电线LBL1～LBL8中的一方，从而能够对规定的导电线输出选择电位Vdd＿r，进行读出动作。
[一位存取]
图7的内部控制器13－2例如当接收到随机存取的读命令CMD后，控制基于一位存取的读动作。
首先，在图15的字线解码器/驱动器17中，读使能信号RE变成1，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，“与”电路32i的输出信号变成1。因此，通过驱动器33i、34i激活导电线WLi、SWLi。
接下来，图7的内部控制器13－2例如使用控制信号Rsel＿1，将移位寄存器43中存储的8位中的、作为读对象的1位设定为1。例如，在作为读对象的存储元件是MTJ4的情况下，图7的内部控制器13－2以使得在移位寄存器43内存储的8位变为00010000的方式，控制移位寄存器43。
在该情况下，多个读驱动器441～448中的读驱动器444输出选择电位Vdd＿r，剩余的7个读驱动器441～443、445～448输出非选择电位Vinhibit＿r。另外，图17的φrst变成有效，将导电线SBL设定为接地电位Vss。
因此，例如如图23所示，读电流Iread从导电线LBL4经由存储元件MTJ4流向导电线LSOT。由此，存储元件MTJ4的数据经由图16A或者图16B的感测电路45而存储到移位寄存器46内。作为结果，在移位寄存器46中，作为读数据，例如存储×××1××××。
将在移位寄存器46内存储的有效数据(读数据)作为读数据DA1而转送到图7的接口13－1。
对多根导电线LBL1～LBL8依次施加的选择电位也可以通过预先准备多根(例如，8种)电源线而分别设为不同的电位。在该情况下，能够抵消根据所选择的存储元件的导电线LSOT上的位置而寄生电阻值不同的影响。
在电压辅助的电压效应的效率充分高的情况下，作为非选择电位还能够使用浮置电位。在该情况下，需要安装多个读驱动器，将单一读驱动器的输出目的地依次切换成导电线LBL1～LBL8中的一方，从而能够对规定的导电线输出选择电位Vdd＿r，进行读出动作。
(布局)
图24是使图7至图23中说明的SOT－MRAM简化而得到的。图25至图28是图24的SOT－MRAM的变形例。在这里，说明写驱动器/接收器D/S＿A、D/S＿B的布局的例子。
在图24至图28中，例如，对与图7中公开的要素相同的要素附加相同的符号，省略其详细说明。
图24的SOT－MRAM具有例如通过多位存取而并行地进行存取的多个存储器单元MC1～MC8共享对这些多个存储器单元MC1～MC8进行选择的1根导电线(字线)WL1的、所谓的共享字线(shared wordline)架构。
另外，图24的SOT－MRAM具有用于使写电流流到多个存储器单元MC1～MC8所共享的导电线LSOT的导电线WBL1～WBLj、SBL1～SBLj在与导电线WL1延伸的第1方向交叉的第2方向上延伸的、所谓的列方向延伸(column direction extending)构造。
在该情况下，写驱动器/接收器D/S＿A、D/S＿B针对每个块(存储器芯)BK＿k(k是1～n中的1个)而配置于读/写电路15内。写驱动器/接收器D/S＿A、D/S＿B由多个列CoL1～CoLj共享。
另外，对写驱动器/接收器D/S＿A、D/S＿B供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于读/写电路15的上部，在第1方向上延伸。
图25的SOT－MRAM与图24的SOT－MRAM同样地，具有共享字线架构以及列方向延伸构造。
其中，写驱动器/接收器D/S＿A、D/S＿B在块BK＿k(k是1～n中的1个)内，针对每个列CoLp(p是1～j中的1个)而设置。在该情况下，写驱动器/接收器D/S＿A、D/S＿B布置于子阵列Asub＿1～Asub＿n和列选择器16之间。
另外，对写驱动器/接收器D/S＿A、D/S＿B供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于写驱动器/接收器D/S＿A、D/S＿B的上部，在第1方向上延伸。
图26的SOT－MRAM与图25的SOT－MRAM同样地，具有共享字线架构以及列方向延伸构造。
其中，图26的例子如果与图25的例子相比，则在写驱动器/接收器D/S＿A布置于子阵列Asub＿1～Asub＿n的一端(不存在列选择器16的一侧的端部)、写驱动器/接收器D/S＿B布置于子阵列Asub＿1～Asub＿n的另一端(存在列选择器16的一侧的端部)这一点上不同。
另外，对写驱动器/接收器D/S＿A供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于写驱动器/接收器D/S＿A的上部，在第1方向上延伸。对写驱动器/接收器D/S＿B供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于写驱动器/接收器D/S＿B的上部，在第1方向上延伸。
图27的SOT－MRAM与图26的SOT－MRAM同样地，具有共享字线架构以及列方向延伸构造。
其中，图27的例子如果与图26的例子相比，则在将写驱动器/接收器D/S＿A分割成D/S＿A驱动器和D/S＿A接收器、并且将写驱动器/接收器D/S＿B分割成D/S＿B驱动器和D/S＿B接收器这一点上不同。
另外，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(不存在列选择器16的一侧的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(存在列选择器16的一侧的端部)。
对D/S＿A接收器以及D/S＿B接收器供给例如接地电位Vss的电源线PSL配置于D/S＿A接收器以及D/S＿B接收器的上部，在第1方向上延伸。对D/S＿A驱动器以及D/S＿B驱动器供给例如驱动器电位Vdd＿W1的电源线PSL配置于D/S＿A驱动器以及D/S＿B驱动器的上部，在第1方向上延伸。
图28的SOT－MRAM与图27的SOT－MRAM同样地，具有共享字线架构。
其中，图28的例子如果与图27的例子相比，则具有用于使写电流流到多个存储器单元MC1～MC8所共享的导电线LSOT的导电线WBL1～WBLj、SBL1～SBLj在导电线WL1延伸的第1方向上延伸的、所谓的行方向延伸(row direction extending)构造。
在该情况下，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(第1方向的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(第1方向的端部)。
例如如该图所示，在第奇数个块BK＿k(k是1、3、5、…)中，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(左侧的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(右侧的端部)。
另外，在第偶数个的块BK＿k(k是2、4、6、…)中，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(右侧的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(左侧的端部)。
另外，对D/S＿A接收器以及D/S＿B接收器供给例如接地电位Vss的电源线PSL配置于D/S＿A接收器以及D/S＿B接收器的上部，在第2方向上延伸。对D/S＿A驱动器以及D/S＿B驱动器供给例如驱动器电位Vdd＿W1的电源线PSL配置于D/S＿A驱动器以及D/S＿B驱动器的上部，在第2方向上延伸。
图29至图32示出图27以及图28的D/S＿A驱动器、D/S＿B驱动器、D/S＿A接收器以及D/S＿B接收器的例子。
D/S＿A驱动器例如具备通过控制信号φIN控制的P沟道FET，D/S＿B驱动器例如具备通过控制信号bφIN控制的P沟道FET。D/S＿A接收器例如具备通过控制信号φIN控制的N沟道FET，D/S＿B接收器例如具备通过控制信号bφIN控制的N沟道FET。
控制信号φIN在图16中，对应于从选择器36输出的控制信号φIN。另外，控制信号bφIN是控制信号φIN的反转信号。
在图24至图28的例子中的图27的例子中，针对每个列CoLp，设置写驱动器/接收器(D/S＿A驱动器、D/S＿B驱动器、D/S＿A接收器以及D/S＿B接收器)。另外，供给Vss的电源线PSL与供给Vdd＿W1的电源线PSL相互分离地配置。因此，图27的例子被认为最优选。
·第2例
图33示出SOT－MRAM的第2例。
SOT－MRAM13SOT具备接口13－1、内部控制器13－2、存储器单元阵列13－3以及字线解码器/驱动器17。存储器单元阵列13－3具备n个块(存储器芯)BK＿1～BK＿n。其中，n是2以上的自然数。
将命令CMD经由接口13－1转送到内部控制器13－2。命令CMD例如包括指示顺序存取的第1命令以及指示随机存取的第2命令。
内部控制器13－2当接收到命令CMD后，执行该命令CMD，所以输出例如控制信号WE、RE、WE1/2、Wsel、Rsel、RE1～REn、SE1～SEn。关于这些控制信号的含意或者作用，在后面叙述。
将地址信号Addr经由接口13－1转送到内部控制器13－2。另外，将地址信号Addr在接口13－1中分成行地址Arow和列地址Acol＿1～Acol＿n。将行地址Arow转送到字线解码器/驱动器17。将列地址Acol＿1～Acol＿n转送到n个块BK＿1～BK＿n。
DA是在读动作或者写动作中发送接收的读数据或者写数据。如上所述，接口13－1与各块BK＿k(k＝1～n中的1个)之间的I/O宽度(位宽度)在N位存取的情况下是N位，在一位存取的情况下是1位。
各块BK＿k具备子阵列Asub＿k、读/写电路15以及列选择器16。
列选择器16选择j个列(j是2以上的自然数)CoL1～CoLj中的1个，将所选择的1个列CoLp(p是1～j中的1个)电连接到读/写电路15。例如，在所选择的列CoLp是CoL1的情况下，导电线LBL1、SBL1、WBL1分别经由列选择器16，作为导电线LBL、SBL、WBL而电连接到读/写电路15。
子阵列Asub＿k例如具备存储器单元M11(MC1～MC8)～M1j(MC1～MC8)、Mi1(MC1～MC8)～Mij(MC1～MC8)。
使用图34A的子阵列Asub＿1的等价电路来说明子阵列Asub＿k的例子。
图34A的M11(MC1～MC8)～M1j(MC1～MC8)、Mi1(MC1～MC8)～Mij(MC1～MC8)、WL11～WL18、WLi1～WLi8、SWL1～SWLi、SBL1～SBLj、WBL1～WBLj、LBL1～LBLj、QW以及QS分别对应于图33的M11(MC1～MC8)～M1j(MC1～MC8)、Mi1(MC1～MC8)～Mij(MC1～MC8)、WL11～WL18、WLi1～WLi8、SWL1～SWLi、SBL1～SBLj、WBL1～WBLj、LBL1～LBLj、QW以及QS。
导电线LSOT在第1方向上延伸。单元构件Mij对应于导电线LSOT地包括多个存储器单元MC1～MC8。多个存储器单元MC1～MC8的数量对应于N位存取中的N。在本例子中，多个存储器单元MC1～MC8是8个，但不限定于此。例如，多个存储器单元MC1～MC8是2个以上即可。
多个存储器单元MC1～MC8分别具备存储元件MTJ1～MTJ8和晶体管T1～T8。
存储元件MTJ1～MTJ8分别是磁阻效应元件。例如，存储元件MTJ1～MTJ8分别具备具有可变的磁化方向的第1磁性层(存储层)、具有不变的磁化方向的第2磁性层(参照层)以及第1磁性层和第2磁性层之间的非磁性层(隧道势垒层)，第1磁性层接触到导电线LSOT。
在该情况下，导电线LSOT期望具有能够通过自旋轨道耦合或者Rashba效应来控制存储元件MTJ1～MTJ8的第1磁性层的磁化方向的材料以及厚度。例如，导电线LSOT包括钽(Ta)、钨(W)、铂(Pt)等金属、并且具有5～20nm(例如，10nm左右)的厚度。导电线LSOT也可以做成除钽(Ta)、钨(W)、铂(Pt)等金属层之外还包括铪(Hf)、镁(Mg)、钛(Ti)等金属层的2层以上的多层构造。进一步地，导电线LSOT也可以做成包括由上述列举的金属元素中的单一的金属元素构成并且仅晶体构造不同的多个层、上述列举的金属元素中的单一的金属元素氧化或者氮化而成的层的2层以上的多层构造。
晶体管T1～T8例如分别是N沟道FET。晶体管T1～T8配置于半导体基板的上部，并且期望是沟道(电流路径)为与半导体基板的表面交叉的纵向的、所谓的纵向晶体管。
存储元件MTJd(d是1～8中的1个)具有第1端子(存储层)以及第2端子(参照层)，第1端子连接到导电线LSOT。晶体管Td具有第3端子(源极/漏极)、第4端子(源极/漏极)、第3端子和第4端子之间的沟道(电流路径)以及控制沟道的产生的控制电极(栅极)，第3端子连接到第2端子。
导电线WL11～WL18、WLi1～WLi8在与第1方向交叉的第2方向上延伸，并且连接到晶体管T1～T8的控制电极。导电线LBL1～LBLj分别在第1方向上延伸，并且连接到晶体管T1～T8的第4端子。
导电线LSOT具有第1端部和第2端部。
晶体管QS具有连接于导电线LSOT的第1端部和导电线SBL1～SBLj间的沟道(电流路径)以及控制沟道的产生的控制端子(栅极)。晶体管QW具有连接于导电线LSOT的第2端部和导电线WBL1～WBLj间的沟道(电流路径)以及控制沟道的产生的控制端子(栅极)。
导电线SWL1～SWLi在第2方向上延伸，并且连接到晶体管QS、QW的控制电极。导电线SBL1～SBLj、WBL1～WBLj分别在第1方向上延伸。
在本例子中，对导电线LSOT的第1端部连接晶体管QS，对导电线LSOT的第2端部连接晶体管QW，但也可以省略其中的一方。
另外，如图34B所示，图34A的晶体管T1～T8还能够置换成二极管D1～D8。
根据本例，能够实现用于使SOT－MRAM实用化的架构或者布局。由此，能够实现能够在各种系统中使用的非易失性RAM。
图35至图37示出SOT－MRAM的设备构造的例子。
在这些图中，Mij(MC1～MC8、MTJ1～MTJ8、T1～T8)、WLi1～WLi8、SWLi、SBLj、WBLj、LBLj、QW以及QS分别对应于图33以及图34A的Mij(MC1～MC8、MTJ1～MTJ8、T1～T8)、WLi1～WLi8、SWLi、SBLj、WBLj、LBLj、QW以及QS。
在图35的例子中，导电线LSOT配置于半导体基板21的上部，晶体管QS、QW在半导体基板21的表面区域内，作为所谓的横向晶体管(FET)而配置。
存储元件MTJ1～MTJ8配置于导电线LSOT上，晶体管T1～T8配置于存储元件MTJ1～MTJ8上。晶体管T1～T8是所谓的纵向晶体管。另外，导电线LBLj、SBLj、WBLj配置于晶体管T1～T8上。
在图36的例子中，导电线LSOT配置于半导体基板21的上部，晶体管QS、QW以及存储元件MTJ1～MTJ8配置于导电线LSOT上。晶体管T1～T8配置于存储元件MTJ1～MTJ8上。晶体管QS、QW以及晶体管T1～T8是所谓的纵向晶体管。
另外，导电线LBLj配置于晶体管T1～T8上，并且导电线SBLj、WBLj配置于晶体管QS、QW上。
在图37的例子中，导电线LBLj、SBLj、WBLj配置于半导体基板21的上部。晶体管T1～T8配置于导电线LBLj上，并且晶体管QS、QW配置于导电线SBLj、WBLj上。存储元件MTJ1～MTJ8配置于晶体管T1～T8上。
另外，导电线LSOT配置于晶体管T1～T8上以及晶体管QS、QW上。晶体管QS、QW以及晶体管T1～T8是所谓的纵向晶体管。
在图35至图37的例子中，存储元件MTJ1～MTJ8具备具有可变的磁化方向的第1磁性层(存储层)22、具有不变的磁化方向的第2磁性层(参照层)23以及第1磁性层22和第2磁性层23间的非磁性层(隧道势垒层)24，第1磁性层22接触到导电线LSOT。
另外，第1磁性层22和第2磁性层23在作为沿着半导体基板21的表面的面内方向的、并且与导电线LSOT延伸的第1方向交叉的第2方向上，具有易磁化轴。
此外，作为图35以及图36的各存储器单元的设备构造的例子，能够采用图12至图14中说明的构造。另外，关于图37的各存储器单元的设备构造，将图12至图14的构造上下颠倒即可。
图12至图14的存储器单元的特征在于，在读动作中使用的读电流Iread的电流路径与在写动作中使用的写电流Iwrite的电流路径不同。因此，如在第1例中说明的那样，即使出于存储器单元的微型化等原因，读电流Iread以及写电流Iwrite一起变小，考虑热扰动耐性Δ，也能够充分确保两者的余量。
图38示出图33的字线解码器/驱动器的例子。
字线解码器/驱动器17具有在读动作或者写动作中将导电线WL11～WL18、WLi1～WLi8以及导电线SWL1～SWLi激活或者停用的功能。
“或”电路31以及“与”电路321～32i、3211～3218、32i1～32i8、32’11～32’18、32’i1～32’i8是解码电路。
例如，在读动作的情况下，来自图33的内部控制器13－2的读使能信号RE变成有效(1)。另外，在写动作的情况下，来自图33的内部控制器13－2的写使能信号WE变成有效(1)。
行地址信号Arow例如具有R位(R是2以上的自然数)、并且具有i(行的数量)＝2R的关系。
在读动作或者写动作中，当将行地址信号Arow输入到字线解码器/驱动器17后，行地址信号Arow1～Arowi中的1个的所有位(R位)变成1。
例如，在行地址信号Arow是00…00(全0)的情况下，行地址信号Arow1的所有位都变成1，所以“与”电路321的输出信号变成1。在该情况下，驱动器电路341将导电线SWL1设为有效。另外，在行地址信号Arow是11…11(全1)的情况下，行地址信号Arowi的所有位都变成1，所以“与”电路32i的输出信号变成1。在该情况下，驱动器电路34i将导电线SWLi设为有效。
ROM37、数据寄存器38、选择器(多路转接器)39以及遮蔽寄存器40是在写动作中使用的要素。ROM37、数据寄存器38、选择器(多路转接器)39以及遮蔽寄存器40在通过行地址信号Arow选择出的行内，控制多根导电线WL11～WL18、WLi1～WLi8的有效/无效。关于这一点，在后面叙述。
移位寄存器43是在读动作中使用的要素。移位寄存器43在通过行地址信号Arow选择出的行内，控制多根导电线WL11～WL18、WLi1～WLi8的有效/无效。关于这一点，也在后面叙述。
驱动器电路3311～3318、33i1～33i8、33’11～33’18、33’i1～33’i8分别对应于“与”电路3211～3218、32i1～32i8、32’11～32’18、32’i1～32’i8。
在“与”电路321的输出信号为有效(1)的情况下，“与”电路3211～3218、32’11～32’18的输出信号可能变成有效。另外，在“与”电路32i的输出信号为有效(1)的情况下，“与”电路32i1～32i8、32’i1～32’i8的输出信号可能变成有效。
图39示出图33的读/写电路的例子。
读/写电路15在读动作或者写动作中，根据来自图33的内部控制器13－2的指示，选择多位存取和一位存取中的一方，并且执行读动作或者写动作。
读/写电路15具备读电路和写电路。
写电路包括ROM35、选择器(多路转接器)36、写驱动器/接收器D/S＿A、D/S＿B、传输门TG以及电压辅助驱动器42。
写驱动器/接收器D/S＿A、D/S＿B具有使相互反向的第1写电流以及第2写电流中的一方在例如图35至图37的导电线LSOT中产生的功能。
在这里，第1写电流是用于通过自旋轨道耦合或者Rashba效应来对例如图35至图37的存储元件MTJ1～MTJ8写入0、即将图35至图37的存储元件MTJ1～MTJ8的第1磁性层22和第2磁性层23的磁化方向的关系设为并行状态的电流。
另外，第2写电流是用于通过自旋轨道耦合或者Rashba效应来对例如图35至图37的存储元件MTJ1～MTJ8写入1、即将图35至图37的存储元件MTJ1～MTJ8的第1磁性层22和第2磁性层23的磁化方向的关系设为逆并行状态的电流。
电压辅助驱动器42具有在利用上述第1写电流和第2写电流的0/1－写动作中对存储元件MTJ1～MTJ8施加使写动作容易进行的电压的功能。
例如，当电压辅助驱动器42将辅助电位Vdd＿W2施加到例如图35至图37的LBLj时，取决于晶体管T1～T8的导通/截止，在存储元件MTJ1～MTJ8中选择性地产生使第1磁性层(存储层)22的磁化方向不稳定化的电压。
读电路包括感测电路45以及移位寄存器46。
读驱动器44具有将产生读电流的选择电位Vdd＿r施加到例如图35至图37的导电线LBLj的功能。
例如，当读驱动器44将选择电位Vdd＿r施加到例如图35至图37的LBLj时，取决于晶体管T1～T8的导通/截止，能够选择性地使读电流流到存储元件MTJ1～MTJ8。
感测电路45例如在1个读/写电路15内设置1个。即，感测电路45在1个块(存储器芯)BK＿k内仅设置1个。
例如如图17所示，感测电路45包括读出放大器SAn、钳位晶体管(例如，N沟道FET)Qclamp、均衡晶体管(例如，N沟道FET)Qequ以及复位晶体管(例如，N沟道FET)Qrst。
关于感测电路45，在SOT－MRAM的第1例中已经说明，所以在这里省略说明。
接下来，说明使用图38的字线解码器/驱动器17以及图39的读/写电路15的读动作的例子以及写动作的例子。
·写动作
[多位存取]
图33的内部控制器13－2例如当接收到顺序存取的写命令CMD后，控制基于多位存取的写动作。内部控制器13－2通过第1次写动作以及第2次写动作来执行基于多位存取的写动作。
第1次写动作是对作为写对象的多位(例如，8位)写入同一数据(例如，0)的动作。
首先，在图38的字线解码器/驱动器17中，写使能信号WE变成1，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，行地址信号Arowi的所有位都变成1，“与”电路32i的输出信号变成1。在该情况下，驱动器34i激活导电线SWLi。
另外，图33的内部控制器13－2例如将控制信号WE1/2设定为0。控制信号WE1/2是选择第1次写动作以及第2次写动作中的一方的信号，例如，在控制信号WE1/2是0时，选择第1次写动作。
即，选择器39选择ROM37，并输出全1(11111111)作为ROM数据。另外，在多位存取中，图33的内部控制器13－2例如使用控制信号Wsel，将遮蔽寄存器40的值设定为全1(11111111)。
因此，在“与”电路32i的输出信号是1的情况下，多个“与”电路32i1～32i8的全部输出1作为输出信号。在该情况下，多个驱动器33i1～33i8激活多根导电线WLi1～WLi8。
另一方面，在图39的读/写电路15中，选择器36选择来自ROM35的0作为ROM数据并输出。因此，写驱动器/接收器D/S＿A例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿B例如输出接地电位Vss。
另外，在写动作中，控制信号WEn变成有效(高电平)，所以传输门TG导通。
因此，将写脉冲信号经由传输门TG施加到导电线WBL，将接地电位Vss经由传输门TG施加到导电线SBL。此时，如果假定通过图33的列选择器16选择出的列是CoLj，则例如如图40所示，写电流(第1写电流)Iwrite从导电线WBLj向导电线SBLj地流过、即在导电线LSOT内从右向左地流过。
另外，在图39的读/写电路15中，控制信号φWE变成有效(1)，所以驱动器42对导电线LBL施加辅助电位Vdd＿W2。
在第1次写动作中，例如如图40所示，激活多根导电线WLi1～WLi8的全部，所以多个晶体管T1～T8的全部导通。这意味着在对多个存储元件MTJ1～MTJ8的全部施加辅助电位Vdd＿W2的状态下，流过写电流(第1写电流)Iwrite。
作为结果，在第1次写动作中，对作为写对象的多位(例如，8位)的全部写入同一数据。其中，在这里，设为在第1次写动作中写入0、即将多个存储元件MTJ1～MTJ8的全部设为并行状态。
第2次写动作是根据写数据而保持对作为写对象的多位(例如，8位)写入的同一数据(例如，0)(例如，在写数据是0的情况下)、或者使该数据从0变化为1(例如，在写数据是1的情况下)的动作。
首先，图33的内部控制器13－2例如将控制信号WE1/2设定为1。例如，在控制信号WE1/2是1时，选择第2次写动作。
在该情况下，在图38的字线解码器/驱动器17中，选择器39选择数据寄存器38，输出在数据寄存器38内存储的写数据(例如，01011100)。写数据在进行第2次写动作之前，预先存储在数据寄存器38内。另外，在多位存取中，图33的内部控制器13－2例如使用控制信号Wsel，将遮蔽寄存器40的值设定为全1(11111111)。
因此，多个“与”电路32i1～32i8输出与写数据相应的输出信号(例如，01011100)。此时，多个驱动器33i1～33i8例如在写数据是1的情况下分别激活对应的导电线WLi1～WLi8，在写数据是0的情况下分别将对应的导电线WLi1～WLi8停用。
另外，在图39的读/写电路15中，选择器36选择来自ROM35的1作为ROM数据并输出。因此，写驱动器/接收器D/S＿B例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿A例如输出接地电位Vss。
将写脉冲信号经由传输门TG施加到导电线SBL，将接地电位Vss经由传输门TG施加到导电线WBL。另外，控制信号φWE变成有效(1)，从而驱动器42对导电线LBL施加辅助电位Vdd＿W2。
此时，如果假定通过图33的列选择器16选择出的列是CoLj，则例如如图41所示，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过、即在导电线LSOT内从左向右地流过。
即，例如如图41所示，在写数据是01011100的情况下，晶体管T1、T3、T7、T8变成截止，并且晶体管T2、T4、T5、T6变成导通。另外，在对存储元件MTJ2、MTJ4、MTJ5、MTJ6施加辅助电位Vdd＿W2的状态下，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过。
作为结果，在第2次写动作中，作为写对象的多位(例如，8位)中的、存储元件MTJ1、MTJ3、MTJ7、MTJ8的数据保持0、即被写入0。另外，作为写对象的多位(例如，8位)中的、存储元件MTJ2、MTJ4、MTJ5、MTJ6的数据从0变化为1、即被写入1。
其中，在这里，设为在第2次写动作中对多个存储元件MTJ1～MTJ8选择性地写入1，即选择性地使多个存储元件MTJ1～MTJ8从并行状态变化为逆并行状态。
[一位存取]
图33的内部控制器13－2例如当接收到随机存取的写命令CMD后，控制基于一位存取的写动作。内部控制器13－2通过第1次写动作以及第2次写动作来执行基于一位存取的写动作。
第1次写动作是对作为写对象的一位写入规定的数据(例如，0)的动作。
首先，在图38的字线解码器/驱动器17中，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，“与”电路32i的输出信号变成1。因此，通过驱动器34i激活导电线SWLi。
接下来，图33的内部控制器13－2例如将控制信号WE1/2设定为0。例如，在控制信号WE1/2是0时，选择第1次写动作。
在该情况下，在图38的字线解码器/驱动器17中，选择器39选择ROM37，并输出全1(11111111)作为ROM数据。另外，在一位存取中，图33的内部控制器13－2例如使用控制信号Wsel，仅将在遮蔽寄存器40内存储的8位中的、所选择的1位设定为1。
例如，在将存储元件MTJ4设为写对象的情况下，将在遮蔽寄存器40内存储的8位中的、对应于存储元件MTJ4的1位设定为1。在该情况下，在遮蔽寄存器40内存储的8位例如为00010000。
因此，在多个“与”电路32i1～32i8中的“与”电路32i4输出1作为输出信号，剩余的“与”电路32i1～32i3、32i5～32i8输出0作为输出信号。此时，在多个驱动器33i1～33i8中的驱动器33i4激活导电线WLi4，剩余的驱动器33i1～33i3、33i5～33i8将导电线WLi1～WLi3、WLi5～WLi8停用。
另外，在图39的读/写电路15中，选择器36选择来自ROM35的0作为ROM数据并输出。因此，写驱动器/接收器D/S＿A例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿B例如输出接地电位Vss。
将写脉冲信号经由传输门TG施加到导电线WBL，将接地电位Vss经由传输门TG施加到导电线SBL。另外，控制信号φWE变成有效(1)，所以驱动器42对导电线LBL施加辅助电位Vdd＿W2。
此时，如果假定通过图33的列选择器16选择出的列是CoLj，则例如如图42所示，写电流(第1写电流)Iwrite从导电线WBLj向导电线SBLj地流过，即在导电线LSOT内从右向左地流过。
即，例如如图42所示，在对存储元件MTJ4施加辅助电位Vdd＿W2、并且未对存储元件MTJ1～MTJ3、MTJ5～MTJ8施加辅助电位Vdd＿W2的状态下，写电流(第1写电流)Iwrite从导电线WBLj向导电线SBLj地流过。
作为结果，在第1次写动作中，对作为写对象的一位、例如存储元件MTJ4写入规定的数据(例如，0)。
另外，关于不是写对象的剩余的7位、例如存储元件MTJ1～MTJ3、MTJ5～MTJ8，通过上述遮蔽处理，保持已写入的数据。即，在第1次写动作中，存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据不变化为0，这些存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据被保护。
第2次写动作是根据写数据而保持对作为写对象的一位写入的规定的数据(例如，0)(例如，在写数据是0的情况下)、或者使该数据从0变化为1(例如，在写数据是1的情况下)的动作。
首先，在图38的字线解码器/驱动器17中，导电线WLi4、SWLi保持被激活的状态。
接下来，图33的内部控制器13－2例如将控制信号WE1/2设定为1。例如，在控制信号WE1/2是1时，选择第2次写动作。
在该情况下，在图39的读/写电路15中，选择器36选择来自ROM35的1作为ROM数据并输出。因此，写驱动器/接收器D/S＿B例如将驱动器电位Vdd＿W1作为写脉冲信号而输出，写驱动器/接收器D/S＿A例如输出接地电位Vss。
将写脉冲信号经由传输门TG施加到导电线SBL，将接地电位Vss经由传输门TG施加到导电线WBL。另外，控制信号φWE变成有效(1)，所以驱动器42对导电线LBL施加辅助电位Vdd＿W2。
此时，如果假定通过图33的列选择器16选择出的列是CoLj，则例如如图43所示，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过，即在导电线LSOT内从左向右地流过。
另外，在图38的字线解码器/驱动器17中，选择器39输出在数据寄存器38内存储的写数据(例如，×××1××××)。其中，×意味着无效数据(Invalid data)。写数据在进行第2次写动作之前，预先存储在数据寄存器38内。另外，在一位存取中，图33的内部控制器13－2例如使用控制信号Wsel，仅将在遮蔽寄存器40内存储的8位中的、所选择的1位设定为1。
例如，在第1次写动作中，在存储元件MTJ4是写对象的情况下，在第2次写动作中，也将在遮蔽寄存器40内存储的8位中的、对应于存储元件MTJ4的1位设定为1。即，在遮蔽寄存器40内存储的8位例如为00010000。
因此，在多个“与”电路32i1～32i8中的“与”电路32i4输出与写数据相应的输出信号(例如，1)。此时，驱动器33i4例如在写数据是1的情况下激活导电线WLi4，在写数据是0的情况下将导电线WLi4停用。
另外，在多个“与”电路32i1～32i8中的“与”电路32i1～32i3、32i5～32i8例如输出0。此时，驱动器33i1～33i3、33i5～33i8例如将导电线WLi1～WLi3、WLi5～WLi8停用。
即，例如如图43所示，在写数据是×××1××××、并且遮蔽数据是00010000的情况下，在对存储元件MTJ4施加辅助电位Vdd＿W2、并且不对存储元件MTJ1～MTJ3、MTJ5～MTJ8施加辅助电位Vdd＿W2的状态下，写电流(第2写电流)Iwrite从导电线SBLj向导电线WBLj地流过。
作为结果，在第2次写动作中，作为写对象的一位、例如存储元件MTJ4的数据从规定的数据(例如，0)变化为1、即被写入1。另一方面，在写数据是0时，存储元件MTJ4的数据保持规定的数据(例如，0)、即被写入0。
另外，关于不是写对象的剩余的7位、例如存储元件MTJ1～MTJ3、MTJ5～MTJ8，通过上述遮蔽处理，保持已写入的数据。即，在第2次写动作中，存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据也不变化为1，这些存储元件MTJ1～MTJ3、MTJ5～MTJ8的数据被保护。
·读动作
[多位存取]
图7的内部控制器13－2例如当接收到顺序存取的读命令CMD后，控制基于多位存取的读动作。
首先，在图38的字线解码器/驱动器17中，读使能信号RE变成1，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，“与”电路32i的输出信号变成1。因此，通过驱动器34i激活导电线SWLi。
接下来，图7的内部控制器13－2例如使用控制信号Rsel，将在移位寄存器43中存储的8位中的1位依次设定为1。在该情况下，多个驱动器33’i1～33’i8依次激活多根导电线WLi1～WLi8。
例如，将多根导电线WLi1～WLi8逐根地激活，并且将被激活的1根导电线WLid(d是1～8中的1个)以外的7根导电线停用。另外，图17的φrst变成有效，将导电线SBL设定为接地电位Vss。
另外，在图39的读/写电路15中，控制信号φRE变成有效(1)，所以驱动器44将产生读电流的选择电位Vdd＿r施加到导电线LBL。
在该情况下，例如如图44所示，当存储器单元MC1内的晶体管T1变成导通时，读电流Iread从导电线LBLj经由存储元件MTJ1流向导电线LSOT。由此，将存储元件MTJ1的数据经由图39的感测电路45而存储到移位寄存器46内。
同样地，通过将晶体管T2～T8依次设定为导通，将存储元件MTJ2～MTJ8的数据依次经由图39的感测电路45而存储到移位寄存器46内。
作为结果，通过8次读动作，将作为顺序存取的对象的多位(8位)作为读数据(例如，01011100)而存储到移位寄存器46内。将该多位作为读数据DA一并转送到图33的接口13－1。
[一位存取]
图7的内部控制器13－2例如当接收到随机存取的读命令CMD后，控制基于一位存取的读动作。
首先，在图38的字线解码器/驱动器17中，读使能信号RE变成1，“或”电路31的输出信号变成1。例如，在行地址信号Arow的所有位都是1(11…11)的情况下，“与”电路32i的输出信号变成1。因此，通过驱动器34i激活导电线SWLi。
接下来，图7的内部控制器13－2例如使用控制信号Rsel，将在移位寄存器43中存储的8位中的、作为读对象的1位设定为1。例如，在作为读对象的存储元件是MTJ4的情况下，图7的内部控制器13－2以使在移位寄存器43内存储的8位变成00010000的方式，控制移位寄存器43。
在该情况下，多个驱动器33’i1～33’i8中的驱动器33’i4激活导电线WLi4，剩余的7个驱动器33’i1～33’i3、33’i5～33’i8将导电线WLi1～WLi3、WLi5～WLi8停用。另外，图17的φrst变成有效，将导电线SBL设定为接地电位Vss。
因此，例如如图45所示，读电流Iread从导电线LBLj经由晶体管T4以及存储元件MTJ4流向导电线LSOT。由此，将存储元件MTJ4的数据经由图39的感测电路45而存储到移位寄存器46内。作为结果，在移位寄存器46中，作为读数据，例如存储×××1××××。
将在移位寄存器46内存储的有效数据(读数据)作为读数据DA转送到图33的接口13－1。
第3例
图46至图48示出第3例的SOT－MRAM。
该变形例在第2例、即图33～图45所示的SOT－MRAM中采用所谓的分割字线构造(divided wordline structure)，在这点上具有特征。
图46示出SOT－MRAM的第3例。
SOT－MRAM13SOT具备接口13－1、内部控制器13－2、存储器单元阵列13－3、字线解码器/驱动器17以及子解码器/驱动器SD11～SD1n、SDi1～SDin。存储器单元阵列13－3具备n个块(存储器芯)BK＿1～BK＿n。其中，n是2以上的自然数。
将命令CMD经由接口13－1转送到内部控制器13－2。命令CMD例如包括指示顺序存取的第1命令以及指示随机存取的第2命令。
内部控制器13－2当接收到命令CMD后，执行该命令CMD，所以输出例如控制信号WE、RE、WE1/2、Wsel＿1～Wsel＿n、Rsel＿1～Rsel＿n、RE1～REn、SE1～SEn。
将地址信号Addr经由接口13－1转送到内部控制器13－2。另外，将地址信号Addr在接口13－1中分成行地址Arow和列地址Acol＿1～Acol＿n。将行地址Arow转送到字线解码器/驱动器17。将列地址Acol＿1～Acol＿n转送到n个块BK＿1～BK＿n。
DA1～DAn是在读动作或者写动作中发送接收的读数据或者写数据。如上所述，接口13－1和各块BK＿k(k＝1～n中的1个)之间的I/O宽度(位宽度)在N位存取的情况下是N位，在一位存取的情况下是1位。
各块BK＿k具备子阵列Asub＿k、读/写电路15以及列选择器16。
列选择器16选择j个列(j是2以上的自然数)CoL1～CoLj中的1个，将所选择的1个列CoLp(p是1～j中的1个)电连接到读/写电路15。例如，在所选择的列CoLp是CoL1的情况下，导电线LBL1、SBL1、WBL1分别经由列选择器16，作为导电线LBL、SBL、WBL而电连接到读/写电路15。
子阵列Asub＿k例如具备存储器单元M11(MC1～MC8)～M1j(MC1～MC8)、Mi1(MC1～MC8)～Mij(MC1～MC8)。子阵列Asub＿k与第2例、例如图34A或者图34B所示的子阵列Asub＿1相同，所以在这里省略说明。
图47示出图46的字线解码器/驱动器的例子。
字线解码器/驱动器17具有在读动作或者写动作中将导电线SWL1～SWLi以及全局导电线GWL1～GWLi激活或者停用的功能。
“或”电路31以及“与”电路321～32i是解码电路。
例如，在读动作的情况下，来自图46的内部控制器13－2的读使能信号RE变成有效(1)。另外，在写动作的情况下，来自图46的内部控制器13－2的写使能信号WE变成有效(1)。
行地址信号Arow例如具有R位(R是2以上的自然数)、并且具有i(行的数量)＝2R的关系。
在读动作或者写动作中，当将行地址信号Arow输入到字线解码器/驱动器17后，行地址信号Arow1～Arowi中的1个的所有位(R位)都变成1。
例如，在行地址信号Arow是00…00(全0)的情况下，行地址信号Arow1的所有位都变成1，所以“与”电路321的输出信号变成1。在该情况下，驱动器电路331将全局导电线GWL1设为有效，驱动器电路341将导电线SWL1设为有效。
另外，在行地址信号Arow是11…11(全1)的情况下，行地址信号Arowi的所有位都变成1，所以“与”电路32i的输出信号变成1。在该情况下，驱动器电路33i将全局导电线GWLi设为有效，驱动器电路34i将导电线SWLi设为有效。
图48示出图46的子解码器/驱动器的例子。
子解码器/驱动器SD11具有在读动作或者写动作中将导电线WL11～WL18、WLi1～WLi8激活或者停用的功能。
ROM37、数据寄存器38、选择器(多路转接器)39以及遮蔽寄存器40是在写动作中使用的要素。ROM37、数据寄存器38、选择器(多路转接器)39以及遮蔽寄存器40在通过行地址信号Arow选择出的行内，控制多根导电线WL11～WL18、WLi1～WLi8的有效/无效。
移位寄存器43是在读动作中使用的要素。移位寄存器43在通过行地址信号Arow选择出的行内，控制多根导电线WL11～WL18、WLi1～WLi8的有效/无效。
驱动器电路3311～3318、33i1～33i8、33’11～33’18、33’i1～33’i8分别对应于“与”电路3211～3218、32i1～32i8、32’11～32’18、32’i1～32’i8。
在图47的“与”电路321的输出信号为有效(1)而激活全局导电线GWL1的情况下，“与”电路3211～3218、32’11～32’18的输出信号可能变成有效。另外，在图47的“与”电路32i的输出信号为有效(1)而激活全局导电线GWLi的情况下，“与”电路32i1～32i8、32’i1～32’i8的输出信号可能变成有效。
图46的读/写电路15与在第2例中说明的图39的读/写电路15相同，所以在这里省略说明。
另外，使用图47的字线解码器/驱动器17、图48的子解码器/驱动器SD11以及图39的读/写电路15的读动作的例子以及写动作与在第2例中说明的读动作的例子以及写动作的例子相同，所以在这里省略详细说明。
在这里，在第2例(共享位线构造)中，无法针对多个子阵列Asub＿1～Asub＿n并行地写入写数据。与此相对地，第3例(共享位线构造+分割字线构造)能够针对多个子阵列Asub＿1～Asub＿n并行地写入写数据。
图49对第1例(图7)、第2例(图33)以及第3例(图46)进行了比较。
在图7的第1例(共享字线构造)中，写数据例如通过从列侧控制导电线LBL1～LBL8的电位，写入到存储器单元MC1～MC8。因此，图7的第1例能够将写数据并行地写入到多个子阵列Asub＿1～Asub＿n。
其中，在多个子阵列Asub＿1～Asub＿n中，将作为写对象的存储器单元MC1～MC8限定于通过字线解码器/驱动器17选择出的同一行内。
与此相对地，在图33的第2例(共享位线构造)中，写数据例如通过从行侧控制导电线WLi1～WLi8的电位，写入到存储器单元MC1～MC8。因此，图33的第2例无法将写数据并行地写入到多个子阵列Asub＿1～Asub＿n。
解决该第2例的问题点的是第3例。
在图46的第3例(共享位线+分割字线构造)中，写数据例如通过从行侧控制导电线WLi1～WLi8的电位，写入到存储器单元MC1～MC8。但是，在第3例中，与第2例不同，例如，多个子解码器/驱动器SD11～SD1n与多个子阵列Asub＿1～Asub＿n对应地设置。
因此，例如使用多个子阵列Asub＿1～Asub＿n，针对每个子阵列Asub＿1～Asub＿n分别控制导电线WLi1～WLi8的电位，从而将写数据写入到存储器单元MC1～MC8。
即，图46的第3例能够将写数据并行地写入到多个子阵列Asub＿1～Asub＿n。
其中，在多个子阵列Asub＿1～Asub＿n中，将作为写对象的存储器单元MC1～MC8限定于通过字线解码器/驱动器17选择出的同一行内。
(布局)
图50是将在图33至图49中说明的SOT－MRAM简化而得到的图。图51至图54是图50的SOT－MRAM的变形例。在这里，说明写驱动器/接收器D/S＿A、D/S＿B的布局的例子。
在图50至图54中，例如，对与在图33或者图46中公开的要素相同的要素附加相同的符号，省略其详细说明。
图50的SOT－MRAM具有例如通过多位存取而并行地进行存取的多个存储器单元MC1～MC8共享对这些多个存储器单元MC1～MC8进行选择的1根导电线(位线)LBL的、所谓的共享位线(shared bit line)架构。
另外，图50的SOT－MRAM具有用于使写电流流到多个存储器单元MC1～MC8所共享的导电线LSOT的导电线WBL1～WBLj、SBL1～SBLj在导电线LBL1延伸的第1方向上延伸的、所谓的列方向延伸构造。
在该情况下，写驱动器/接收器D/S＿A、D/S＿B针对每个块(存储器芯)BK＿k(k是1～n中的1个)，配置于读/写电路15内。写驱动器/接收器D/S＿A、D/S＿B由多个列CoL1～CoLj共享。
另外，对写驱动器/接收器D/S＿A、D/S＿B供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于读/写电路15的上部，在与第1方向交叉的第2方向上延伸。
图51的SOT－MRAM与图50的SOT－MRAM同样地，具有共享位线架构以及列方向延伸构造。
其中，写驱动器/接收器D/S＿A、D/S＿B在块BK＿k(k是1～n中的1个)内，针对每个列CoLp(p是1～j中的1个)而设置。在该情况下，写驱动器/接收器D/S＿A、D/S＿B布置于子阵列Asub＿1～Asub＿n和列选择器16间。
另外，对写驱动器/接收器D/S＿A、D/S＿B供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于写驱动器/接收器D/S＿A、D/S＿B的上部，在第2方向上延伸。
图52的SOT－MRAM与图51的SOT－MRAM同样地，具有共享位线架构以及列方向延伸构造。
其中，图52的例子如果与图51的例子相比，则在写驱动器/接收器D/S＿A布置于子阵列Asub＿1～Asub＿n的一端(不存在列选择器16的一侧的端部)、写驱动器/接收器D/S＿B布置于子阵列Asub＿1～Asub＿n的另一端(存在列选择器16的一侧的端部)这一点上不同。
另外，对写驱动器/接收器D/S＿A供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于写驱动器/接收器D/S＿A的上部，在第2方向上延伸。对写驱动器/接收器D/S＿B供给例如驱动器电位Vdd＿W1以及接地电位Vss的电源线PSL配置于写驱动器/接收器D/S＿B的上部，在第2方向上延伸。
图53的SOT－MRAM与图52的SOT－MRAM同样地，具有共享位线架构以及列方向延伸构造。
其中，图53的例子如果与图52的例子相比，则在将写驱动器/接收器D/S＿A分割成D/S＿A驱动器、D/S＿A接收器、并且将写驱动器/接收器D/S＿B分割成D/S＿B驱动器、D/S＿B接收器这一点上不同。
另外，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(不存在列选择器16的一侧的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(存在列选择器16的一侧的端部)。
对D/S＿A接收器以及D/S＿B接收器供给例如接地电位Vss的电源线PSL配置于D/S＿A接收器以及D/S＿B接收器的上部，在第2方向上延伸。对D/S＿A驱动器以及D/S＿B驱动器供给例如驱动器电位Vdd＿W1的电源线PSL配置于D/S＿A驱动器以及D/S＿B驱动器的上部，在第2方向上延伸。
图54的SOT－MRAM与图53的SOT－MRAM同样地，具有共享位线架构。
其中，图54的例子如果与图53的例子相比，则具有用于使写电流流到多个存储器单元MC1～MC8所共享的导电线LSOT的导电线WBL1～WBLj、SBL1～SBLj在与导电线LBL1～LBLj延伸的第1方向交叉的第2方向上延伸的、所谓的行方向延伸构造。
在该情况下，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(第2方向的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(第2方向的端部)。
例如如该图所示，在第奇数个块BK＿k(k是1、3、5、…)中，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(左侧的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(右侧的端部)。
另外，在第偶数个的块BK＿k(k是2、4、6、…)中，D/S＿A接收器以及D/S＿B接收器布置于子阵列Asub＿1～Asub＿n的一端(右侧的端部)，D/S＿A驱动器以及D/S＿B驱动器布置于子阵列Asub＿1～Asub＿n的另一端(左侧的端部)。
另外，对D/S＿A接收器以及D/S＿B接收器供给例如接地电位Vss的电源线PSL配置于D/S＿A接收器以及D/S＿B接收器的上部，在第1方向上延伸。对D/S＿A驱动器以及D/S＿B驱动器供给例如驱动器电位Vdd＿W1的电源线PSL配置于D/S＿A驱动器以及D/S＿B驱动器的上部，在第1方向上延伸。
图53以及图54的D/S＿A驱动器、D/S＿B驱动器、D/S＿A接收器以及D/S＿B接收器例如与第1例、即图29至图32的D/S＿A驱动器、D/S＿B驱动器、D/S＿A接收器以及D/S＿B接收器相同，所以在这里省略说明。
在图50至图54的例子中的图53的例子中，针对每个列CoLp，设置写驱动器/接收器(D/S＿A驱动器、D/S＿B驱动器、D/S＿A接收器以及D/S＿B接收器)。另外，供给Vss的电源线PSL与供给Vdd＿W1的电源线PSL相互分离地配置。因此，图53的例子被认为最优选。
(总结)
以上，根据实施方式，能够实现能够在各种系统中使用的非易失性RAM。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并非旨在限定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、主旨中，并且包含于权利要求书所记载的发明及其均等范围中。

Claims (8)

1.一种非易失性存储器，具备：
第1导电线，在第1方向上延伸，具有第1部分、第2部分、所述第1部分和所述第2部分之间的第3部分以及所述第2部分和所述第3部分之间的第4部分；
第1存储元件，具有第1端子以及第2端子，所述第1端子连接到所述第3部分；
第1晶体管，具有第3端子、第4端子以及控制所述第3端子和所述第4端子之间的第1电流路径的第1电极，所述第3端子连接到所述第2端子；
第2存储元件，具有第5端子以及第6端子，所述第5端子连接到所述第4部分；
第2晶体管，具有第7端子、第8端子以及控制所述第7端子和所述第8端子之间的第2电流路径的第2电极，所述第7端子连接到所述第6端子；
第2导电线，在所述第1方向上延伸，连接到所述第1电极和所述第2电极；
第3导电线，在与所述第1方向交叉的第2方向上延伸，连接到所述第4端子；以及
第4导电线，在所述第2方向上延伸，连接到所述第8端子。
2.根据权利要求1所述的非易失性存储器，其特征在于，还具备：
将产生所述第1电流路径和所述第2电流路径的第1电位施加到所述第2导电线的电路；
将第2电位或者与该第2电位不同的第3电位施加到所述第3导电线和所述第4导电线的电路；以及
使写入电流在所述第1部分和所述第2部分之间流过的电路。
3.一种非易失性存储器，具备：
第1导电线，在第1方向上延伸，具有第1部分、第2部分、所述第1部分和所述第2部分之间的第3部分以及所述第2部分和所述第3部分之间的第4部分；
第1存储元件，具有第1端子以及第2端子，所述第1端子连接到所述第3部分；
第1晶体管，具有第3端子、第4端子以及控制所述第3端子和所述第4端子之间的第1电流路径的第1电极，所述第3端子连接到所述第2端子；
第2存储元件，具有第5端子以及第6端子，所述第5端子连接到所述第4部分；
第2晶体管，具有第7端子、第8端子以及控制所述第7端子和所述第8端子之间的第2电流路径的第2电极，所述第7端子连接到所述第6端子；
第2导电线，在与所述第1方向交叉的第2方向上延伸，连接到所述第1电极；
第3导电线，在所述第2方向上延伸，连接到所述第2电极；以及
第4导电线，在所述第1方向上延伸，连接到所述第4端子和所述第8端子。
4.根据权利要求3所述的非易失性存储器，其特征在于，还具备：
将产生所述第1电流路径的第1电位或者不产生所述第1电流路径的第2电位施加到所述第2导电线、并且将产生所述第2电流路径的所述第1电位或者不产生所述第2电流路径的所述第2电位施加到所述第3导电线的电路；
将第3电位施加到所述第4导电线的电路；以及
使写入电流在所述第1部分和所述第2部分之间流过的电路。
5.根据权利要求1至4中的任一项所述的非易失性存储器，其特征在于，
还具备选择对所述第1存储元件和所述第2存储元件这两者进行存取的第1模式或者对所述第1存储元件和所述第2存储元件中的一方进行存取的第2模式的电路。
6.根据权利要求1至5中的任一项所述的非易失性存储器，其特征在于，
所述第1存储元件具备第1磁性层、第2磁性层、所述第1磁性层和所述第2磁性层之间的第1非磁性层，所述第1磁性层连接到所述第3部分，
所述第2存储元件具备第3磁性层、第4磁性层、所述第3磁性层和所述第4磁性层之间的第2非磁性层，所述第3磁性层连接到所述第3部分。
7.一种非易失性存储器，具备：
第1导电线，在第1方向上延伸，具有第1部分、第2部分、所述第1部分和所述第2部分之间的第3部分以及所述第2部分和所述第3部分之间的第4部分；
第1存储元件，具有第1磁性层、第2磁性层以及所述第1磁性层和所述第2磁性层之间的第1非磁性层，所述第1磁性层连接到所述第3部分；
第1晶体管，具有第1端子、第2端子以及控制所述第1端子和所述第2端子之间的第1电流路径的第1电极，所述第1端子连接到所述第2磁性层；
第2存储元件，具有第3磁性层、第4磁性层以及所述第3磁性层和所述第4磁性层之间的第2非磁性层，所述第3磁性层连接到所述第4部分；
第2晶体管，具有第3端子、第4端子以及控制所述第3端子和所述第4端子之间的第2电流路径的第2电极，所述第3端子连接到所述第4磁性层；
第2导电线，在所述第1方向上延伸，连接到所述第1电极和所述第2电极；
第3导电线，在与所述第1方向交叉的第2方向上延伸，连接到所述第2端子；以及
第4导电线，在所述第2方向上延伸，连接到所述第4端子。
8.一种非易失性存储器，具备：
第1导电线，在第1方向上延伸，具有第1部分、第2部分、所述第1部分和所述第2部分之间的第3部分以及所述第2部分和所述第3部分之间的第4部分；
第1存储元件，具有第1磁性层、第2磁性层以及所述第1磁性层和所述第2磁性层之间的第1非磁性层，所述第1磁性层连接到所述第3部分；
第1晶体管，具有第1端子、第2端子以及控制所述第1端子和所述第2端子之间的第1电流路径的第1电极，所述第1端子连接到所述第2磁性层；
第2存储元件，具有第3磁性层、第4磁性层以及所述第3磁性层和所述第4磁性层之间的第2非磁性层，所述第3磁性层连接到所述第4部分；
第2晶体管，具有第3端子、第4端子以及控制所述第3端子和所述第4端子之间的第2电流路径的第2电极，所述第3端子连接到所述第4磁性层；
第2导电线，在与所述第1方向交叉的第2方向上延伸，连接到所述第1电极；
第3导电线，在所述第2方向上延伸，连接到所述第2电极；以及
第4导电线，在所述第1方向上延伸，连接到所述第2端子和所述第4端子。
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