JP2004228577A

JP2004228577A - ４導体磁気ランダムアクセスメモリセルのためのシステム及び方法並びにデコード方式

Info

Publication number: JP2004228577A
Application number: JP2004010655A
Authority: JP
Inventors: Frederick A Perner; フレデリック・エイ・パーナー; James R Eaton Jr; ジェイムス・アール・イートン，ジュニア; K Smith Kenneth; ケネス・ケイ・スミス; Kenneth J Eldredge; ケネス・ジェイ・エルドレッジ; Lung T Tran; ルン・ティー・トラン
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2003-01-17
Filing date: 2004-01-19
Publication date: 2004-08-12
Also published as: EP1445774A3; TW200414187A; US6842389B2; CN1538452A; CN100538873C; US20040141365A1; EP1445774A2

Abstract

【課題】磁気ランダムアクセスメモリの面積効率比を増大させること。
【解決手段】４導体ＭＲＡＭ素子であって、第１の磁性層(104)、誘電体(106)、及び第２の磁性層(105)を各メモリセルが含むメモリセルアレイと、メモリセルアレイの第１の磁性層(104)に電気的に接続される複数のローカル列センス線(302)と、メモリセルアレイの第２の磁性層(105)に電気的に接続される複数のローカル行センス線(303)と、複数のローカル列センス線(302)と平行な複数のグローバル列書き込み線(301)と、複数のローカル行センス線(303)と平行な複数のグローバル行書き込み線(304)とを含み、(i) 複数のローカル列センス線(302)及び複数のローカル行センス線(303)が、メモリセルアレイからデータを読み出すよう接続され、(ii) 複数のグローバル列書き込み線(301)及び複数のグローバル行書き込み線(304)が、メモリセルアレイにデータを書き込むよう接続される。
【選択図】図３

Description

本発明は、一般的なコンピュータ用途のための記憶装置に関し、特に、一般的なコンピュータ用途で使用される磁気ランダムアクセスメモリの面積効率比を増大させることに関するものである。
［関連特許出願］
本出願は、「SYSTEM FOR AND METHOD OF ACCESSING A FOUR-CONDUCTOR MAGNETIC RANDOM ACCESS MEMORY」と題する本出願人の米国特許出願第10/346,494号に関連する。

磁気ランダムアクセスメモリ(ＭＲＡＭ)は、１つ又は２つ以上のビットとして二値表現で符号化された情報を（後に取り出して使用するために）格納するために使用することが可能である。フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）といった従来のメモリ技術は、蓄積された電荷又はフリップフロップを使用して情報を格納するが、ＭＲＡＭは磁化を利用して、格納された「１」又は格納された「０」の存在を示すことができる。主に２つのタイプのセルアーキテクチャ（すなわち抵抗クロスポイントアレイ及び３導体メモリセルアレイ）を使用してＭＲＡＭを実施することが可能である。

最も単純な形態の抵抗クロスポイントメモリアレイは、図１に示す２導体メモリセルアーキテクチャである。このアーキテクチャでは、あらゆるＭＲＡＭセルがアレイ内の他の全てのＭＲＡＭセルと並列に接続される。

図１を参照する。抵抗クロスポイントアレイは、ワード線101を形成する金属導体の行（x方向）と、ビット線102を形成する金属導体の列（y方向）とのアレイを含む。ＭＲＡＭセル（すなわちＭＲＡＭ「ビット」）103は、ワード線とビット線とが直交する各交点に配置される。ＭＲＡＭは、一般に数千若しくは数百万のＭＲＡＭセルから構成される。ＭＲＡＭはまた、複数のＭＲＡＭセルからなる複数のグループ又はブロックへと分割することが可能である。

各ＭＲＡＭセル103は、少なくとも５つの層を一般に有する。これらの層は、第１及び第２の導体層と、第１及び第２の磁性層と、該第１及び第２の磁性層の間に配置された高抵抗薄膜障壁又は誘電体とを含む。第１の導体はビット線102の一部である。第１の磁性層104は第１の導体に電気的に接続され、主にニッケル−鉄合金又はニッケル−鉄−コバルト合金から一般に形成され、結晶構造と、おそらくは他の成分、他の元素、又は化合物を含むことが可能である。第１の磁性層は、自由層、データ層、又は軟層と呼ばれる自由強磁性層をすることが可能である。第２の導体はワード線101の一部とすることが可能である。第２の磁性層105は、第２の導体に電気的に接続され、結晶構造及び他の元素（第１の磁性層とは異なることが可能）を含むニッケル−鉄主組成物を有することが可能である。第２の磁性層105は、固定層、ピン止め層、又は基準層と呼ばれる、固定された層とすることが可能である。第２の磁性層105は、第１の磁性層104とは僅かに異なる特性を有することが可能である。高抵抗薄膜障壁又は誘電体106は、第１の磁性層と第２の磁性層との間に配置される。

データ層内の磁化は、それぞれの導体内に流れる電流によって誘導される磁界によって設定することができる。誘導される磁界の大きさ及び／又は方向は、各導体内に流れる電流の大きさ又は方向を変更することにより変更することができる。結果的に生成される磁界は、第１の磁界を生成するワード線（行導体）内に流れる電流と、第２の磁界を生成するビット線（列導体）内に流れる電流との関数になる。データ層内に値を格納するには、該データ層の磁化方向を変化させるように、ワード線及びビット線内に流れる電流から生じる２つの磁界のベクトル和を該データ層の保磁力に打ち勝つほど十分に大きくする必要がある。更に、ワード線及びビット線内の電流は、生成される磁界が近くのＭＲＡＭセル内に格納されている値に影響を及ぼさないことが確実となるよう十分に小さくしなければならない。ＭＲＡＭセルが（ビット線及びワード線の両方ではなく）ビット線又はワード線の何れか一方の誘導された磁界にさらされた場合、その状態は半選択（half-select）と呼ばれる。これに対し、選択されたＭＲＡＭビットは、選択されたビット線と選択されたワード線との両方から誘導された磁界を受けることになる。

セルアーキテクチャ内のメモリセルに書き込みを行うためには比較的大きな磁界が必要とされる。ＭＲＡＭセルに情報を書き込むには、選択されたメモリセルのワード線及びビット線の両方に電流を流さなければならない。ビット線102内を流れる電流は該ビット線の周囲に磁界を生成する。同様に、ワード線107内を流れる電流は該ワード線の周囲に磁界を生成する。自由層、データ層、又は軟層内の磁界は、それぞれの導体内に電流を流し、誘導された磁界を結合することにより確立される。誘導された磁界の大きさ及び／又は方向は、各導体内に流れる電流の大きさ又は方向を変更することにより変更することができる。特に、誘電体106の各側の磁化は、ＭＲＡＭセル内の誘電体を流れるトンネル電流（漏れ電流）に影響を及ぼす。矢印108の方向のビット線102内の電流及び矢印109の方向のワード線107内の電流が加算されてＭＲＡＭセル103内の自由磁性層の磁化を生じさせる。ビット線102内の電流は、磁化容易軸と呼ばれる方向に磁界を誘導する。ワード線内の電流は、磁化困難軸と呼ばれる方向に磁界を誘導する。ビット線からワード線へ選択されたＭＲＡＭセルを横切って読み出し電圧が印加されると、該ＭＲＡＭセルの障壁を越えてトンネル電流が流れ、この電流の大きさは、自由磁性層と固定磁性層との間の磁化の相対的な方向によって決まる。

ビット線102内の方向108及びワード線107内の方向109に電流が流れると、データ層内に磁界が誘導されて、固定層内の磁界の同じ方向に磁化が生じ、該磁化は平行になり、メモリセルの抵抗が第１の値になる。この構成は、例えば「1」が格納されていることを表すために用いることができる。逆に、ビット線102内の電流の方向110及びワード線101は、固定層内の磁界の反対の方向に磁化を生じさせるようにデータ層内に磁界を誘導し、その磁化が逆平行になり、メモリセルの抵抗が前記第１の値よりも幾分大きな第２の値になる。この構成は、「0」が格納されていることを表すために用いることができる。

上述のように、メモリ状態は、選択されたＭＲＡＭメモリセルの抵抗状態によって決定され、該抵抗状態は、選択されたワード線と選択されたビット線との間に流れる電流の量によって決定される。例えば、平行な磁化の状態は、逆平行な状態よりも高い電流を生じさせるものとなる。電流のレベルが高いことは、自由磁性層内の磁化の方向が固定磁性層内の磁化と同じ方向にある（平行状態と呼ばれる）ことを示しており、それは「1」が格納されていることを表すことができる。一方、電流のレベルが低いことは、逆平行状態を示しており、自由磁性層内の磁化の方向が固定磁性層内の磁化と反対の方向にあり、「0」が格納されていることを表すことができる。抵抗クロスポイントアレイの場合、メモリセルを互いから分離させるための分離素子は含まれない。これは、メモリセルの平行な性質を補償するための調節を検知機構が含むことを必要とする。かかる検知機構の１つが、等電位分離（Equi-Potential-Isolation）である。

共通の読み出し及び書き込みビット線導体と共通の読み出し及び書き込みワード線導体とを含むＭＲＡＭセルアレイは、２導体ＭＲＡＭセルアレイと呼ばれる。２導体ＭＲＡＭセルアレイでは、各メモリセルグループすなわち「ブロック」毎に一組の書き込み回路が必要とされる。１つのメモリセルブロックは、例えば、1000〜2000行及び500〜4000列を含むことが可能である。各ブロック毎に、そのアレイの４つの側部の全てに書き込み電流ドライバが必要とされる。かかる電流ドライバは大きな面積を占有し、このためＭＲＡＭメモリ素子の容量が小さくなる。２導体アーキテクチャを用いる場合には、各アレイブロック毎に別個の一組の行書き込みドライバが必要とされる。この構成では、アレイのサイズが大きくなると、個々のＭＲＡＭセルに対するデータの読み出し及び書き込みが困難になる。

１つのタイプの３導体メモリセルアレイは、各ＭＲＡＭセルに関連するスイッチング素子すなわち「ステアリング」素子を含む。実際に、このステアリング素子は、典型的には抵抗であり、シリコン基板上であってメモリ層下に位置するシリコン層内に配置される。ステアリング素子としてダイオードが提案されているが、ダイオードを用いることの実証には成功していない。３導体メモリセルアレイは、低抵抗ビット線と、低抵抗ワード線と薄いセル間導体とを含む。この構成では、各メモリセルは、低抵抗ビット線と薄いセル間導体とに接続される。セル間導体は、シリコン基板内に配置されるスイッチトランジスタにも接続される。代替的に、金属製ワード線又は低抵抗ワード線は、それらをセルから電気的に分離させると共に、メモリセルの物理的に十分に近くを通過するよう処理して、ＭＲＡＭセルの自由磁性層に格納すべきデータを低抵抗ワード線からの誘導された磁界により制御することが可能となるようにすることができる。シリコン基板内に形成される第２のワード線は、シリコンスイッチトランジスタのゲートに接続することが可能である。データがメモリセルに書き込まれるとき、該シリコンスイッチトランジスタの選択が解除され（第２のワード線によりターンオフされ）、選択されたビット線及びワード線に書き込み電流が流れて、選択されたメモリセルの自由層の磁化が生じる。メモリセルが読み出されているとき、第１の金属製ワード線に電流は流れないが、第２のワード線がシリコンスイッチ（第２のワード線によりターンオンされる）を選択するようアサートされ、選択されたビット線に読み出し電位が加えられる。データを取り出すために、読み出し電流が、選択されたビット線、メモリセル、セル間導体、及び選択されたシリコンスイッチトランジスタに流れる。次いで、選択されたビット線に接続される読み出しセンス増幅器を使用して、結果的に得られるビット線電流からメモリセルの抵抗状態が決定される。

３導体メモリセルアレイでは、金属製ワード線は通常はメモリチップ全体にわたって延びる。メモリチップ全体にわたって金属製ワード線を延ばすことにより、チップ全体に対して２つの書き込み回路しか必要なくなり、該２つの書き込み回路の一方がチップの左側に配置され、他方が右側に配置される。これは２導体ＭＲＡＭとは対照的なものであり、２導体ＭＲＡＭでは、各メモリセルブロック毎に書き込み電流ドライバが必要となる。３導体メモリセルアレイを用いることにより、必要となるワード線書き込みドライバが一層少数となり、このため、メモリセルのためにより多くの空間を利用することが可能となり、その結果としてメモリ容量を大きくすることが可能となる。

第２のタイプの３導体ＭＲＡＭセルは、低抵抗ビット線と、低抵抗ワード線と、薄いセンス線とを含む。この構成では、低抵抗の金属製ビット線が薄いセンス線上を通過するが、該センス線から電気的に分離させることが可能である。センス線は、メモリセルの一端に接続され、メモリセルの他端は低抵抗の金属製ワード線に接続される。センス線は小さなメモリセルグループとシリコン基板内に形成されたスイッチトランジスタとに接続される。該スイッチトランジスタは、金属製ビット線により制御され、読み出し動作中にのみアクティブにされる。この構成では、書き込み動作は、選択されたビット線及びワード線を流れる電流を生成し、選択されたメモリセルに割り当てられる書き込みデータに対応するように自由磁性層の磁化方向を設定する。読み出し動作は、選択されたワード線に読み出し電位を加え、スイッチトランジスタをターンオンさせて、選択されたワード線から、選択されたメモリセル、薄いセンス線、スイッチトランジスタを介して、基板内に配置されたセンス増幅器内へと読み出し電流が流れるようにする。

第２のタイプの３導体メモリセルアレイでは、金属製ビット線導体がメモリチップの全長にわたって延びる。メモリチップの全長にわたって導体を延ばすことにより、２導体ＭＲＡＭの場合のように各メモリセルブロック毎に書き込み回路を必要とするのではなく、チップの上側に１つ下側に１つの２つの書き込み回路しか必要としなくなる。このため、３導体メモリセルアレイを使用することにより、チップ上に一層多くのメモリセルを含めることが可能となり、その結果として、チップ面積を一層効率的に使用することが可能となる。

メモリセルは如何なる特定のタイプの素子にも限定されるものではない。例えば、メモリセルは、スピン依存トンネル（SDT）素子とすることが可能である。一般的なSDT素子は「固定」磁性層と「自由」磁性層とを含む。固定層は一平面内に向けられた磁化であって、対象となる範囲に磁界が加えられた場合にも回転しないよう固定された磁化を有する。自由層は固定されない磁化の向きを有する。固定されるのではなく、その磁化は、その平面内にある軸（「磁化容易」軸）に沿った２つの方向の何れかに向けることができる。自由層及び固定層の磁化が同じ方向を指す場合には、その向きは「平行」であると言われる。自由層及び固定層の磁化が反対方向を指す場合には、その向きは「逆平行」であると言われる。自由層及び固定層は絶縁性トンネル障壁によって分離される。該絶縁性トンネル障壁は、自由層と固定層との間で量子力学的なトンネル現象が生じることを可能にする。このトンネル現象は、電子スピンに依存し、SDT素子の抵抗値を自由層及び固定層の磁化の相対的な向きの関数にするものである。

例えば、自由層及び固定層の磁化の向きが平行である場合には、メモリセルの抵抗値は第１の値Ｒになる。磁化の向きが平行から逆平行に変更される場合には、メモリセルの抵抗値は第２の値Ｒ＋ΔＲに増加する。典型的な抵抗値Ｒは約１ＭΩとすることが可能である。典型的な抵抗値の変化ΔＲは、抵抗値Ｒの約10％とすることが可能である。

図２は、３導体メモリセルアーキテクチャを示しており、この場合、２導体メモリセルアーキテクチャにセンス導体201が追加されている。この構成では、ワード線101及びビット線102を使用して、選択されたＭＲＡＭセルにデータが書き込まれる。センス導体201を使用して、ＭＲＡＭセルからデータを読み出すことができる。この構成では、センス線は、ＭＲＡＭメモリセルの一端に接続され、非常に薄い導電層として一般に形成される。ここで、ワード線101は、該センス線から電気的に分離されて該センス線と平行に延びる、一層厚い低抵抗の導体とすることが可能である。書き込みを行う場合には、該ワード線101にかなり高い電流を加えることができる。

第２のタイプの３導体セルアーキテクチャを用いる場合には、列書き込みドライバが、（多数のメモリアレイブロックにわたり）メモリチップの上側及び下側に配置された一組の列書き込みドライバのみに削減され、メモリアレイブロック間の列書き込みドライバがなくなる。このため、３導体セルアーキテクチャは、メモリチップを一層小さくすることにより面積効率比を改善し、ブロック間列書き込みドライバを排除するものとなる。更に、列デコード回路は、３導体メモリセルアレイの下方に配置され、これにより空間的な要件が更に低減される。しかし、３導体メモリセルは、行方向の電流を生成するための空間的な要件を低減させ又は緩和させるものではない。

本発明の一実施形態は、４導体ＭＲＡＭ素子を含み、該４導体ＭＲＡＭ素子は、メモリセルアレイであって、各メモリセルが第１の磁性層、誘電体、及び第２の磁性層を含む、メモリセルアレイと、複数のローカル列センス線であって、そのうちの１つのローカル列センス線が前記メモリセルアレイの第１の磁性層に電気的に接続される、複数のローカル列センス線と、複数のローカル行センス線であって、そのうちの１つのローカル行センス線が前記メモリセルアレイの第２の磁性層に電気的に接続される、複数のローカル行センス線と、前記複数のローカル列センス線と平行な複数のグローバル列書き込み線と、前記複数のローカル行センス線と平行な複数のグローバル行書き込み線とを含み、前記複数のローカル列センス線及び前記複数のローカル行センス線が、前記メモリセルアレイからデータを読み出すよう接続され、前記複数のグローバル列書き込み線及び前記複数のグローバル行書き込み線が、前記メモリセルアレイにデータを書き込むために使用される。

本発明の別の実施形態は、４導体ＭＲＡＭセルから構成されるアレイ内に読み出し電位を印加するための方法を含み、該方法は、選択されたグローバル行線に第１の論理レベルを印加し、選択されたグローバル列線に第２の論理レベルを印加し、前記選択されたグローバル列線及び前記グローバル行線を使用して第１のメモリセルグループを選択し、選択されていないグローバル列線及び選択されていないグローバル行線を使用して第２のメモリセルグループを選択解除し、行タップ及び列タップを介して制御電位を印加して前記行タップ及び列タップ内のゲートを制御し、選択されたローカル列センス線及び行センス線に印加される電位を制御し、この場合に、選択されたローカル列センス線に第１の電位を印加し、選択されたローカル行センス線に第２の電位を印加し、選択されていないローカルワード線を第３の論理レベルに接続し、選択されていないローカル列線をセンス増幅器の入力端子から切断する、という各ステップを含む。

本発明の別の実施形態は、４導体ＭＲＡＭセルから構成されるアレイ内に書き込み電流を加えるための方法を含み、該方法は、選択されたグローバル行線に第１の電流を加え、選択されたグローバル列線に第２の電流を加え、選択されたグローバル列線及びグローバル行線を使用してメモリセルを選択し、全てのローカルセンス行線に制御電圧を印加し、全てのセンス増幅器を非アクティブにするよう行ブロック制御信号を加える、という各ステップを含む。

電子装置にＭＲＡＭチップを使用することにより、該電子装置が多数の態様で強化されることが期待される。かかる強化は、データの格納及びデータへのアクセスに必要となる電力量の削減、「瞬時オン」及び「瞬時オフ」能力、及び揮発性のランダムアクセスメモリ（ＲＡＭ）からハードドライブや固定ドライブ等の記憶装置といった不揮発性の長期記憶装置へデータを移動する前に電力喪失によりデータが消失することの低減を含む。本発明は、ＭＲＡＭに関連する面積効率比（要求される空間当たりの利用可能なメモリ）の著しい増大を提供するものとなる。本発明の一実施形態は、ＭＲＡＭの面積効率比を増大させる４導体ＭＲＡＭ設計を含む。本発明の別の実施形態は、４導体ＭＲＡＭセルに対して読み出し及び書き込みを行うように構成された回路を含む。

本発明の一実施形態は、ＭＲＡＭチップに第４の導体を追加することと、ＭＲＡＭセルからデータを読み出しＭＲＡＭセルにデータを書き込むための行タップ及び列タップを有するアーキテクチャとを含む。該タップは、書き込み導体に沿って搬送される信号を、読み出されている適当な行及び列に接続するための効率的な手段として、アレイ間に小さな能動回路を含む。行タップ及び列タップを有するチップ間書き込み導体を利用することにより、ＭＲＡＭの一層効率的な利用が可能となる。

４導体セルは、（1）ローカル列センス線、（2）ローカル行センス線、（3）グローバル列書き込み線、及び（4）グローバル行書き込み線のための接続及び／又は導体を含む。本発明の一実施形態では、単一のグローバル行及び列デコーダを使用してメモリアレイにアクセスする。ローカル行タップは、電位レベル感応性もしくは「Ｖモード」センス増幅器、又は電流感応性もしくは「Ｉモード」（等電位）センス増幅器をサポートすることが可能である。本発明の一実施形態では、ローカル列タップは、複数の列のうちセンス増幅器に入力すべき１つを選択する。同様に、ローカル行タップは、複数の行のうちセンス増幅器に電気的に接続すべき１つを選択する。ローカル行タップ及びローカル列タップは主にサブアレイのフットプリントの外側に配設される。サブアレイの下方の領域はセンス増幅器のレイアウトに充てることが可能である。行グループ制御信号は、（1）選択されたグループ内の行に対してのみ第２の電位を印加し、（2）選択された行グループに関連するセンス増幅器を選択的にオン又はオフにする。読み出しモードで、行／列デコーダは、行／列デコード情報（論理信号）を第３及び第４の導体に加える。書き込みモードでは、グローバルアレイの周辺で切り替えられる図８の回路609,610,702,801が書き込み電流を加える。好適な一実施形態では、１つの行／列／平面につき１つのローカル行タップ及び１つのローカル列タップが必要となる場合がある。

第４の導体は、チップ上に必要とされるハードウエアリソースを削減しつつＭＲＡＭセルにアクセスするために使用される。第４の導体は、一層厚くて抵抗が非常に低い導線と平行に延びる薄い導体とすることが可能である。ＭＲＡＭメモリのチップ面積効率比は、チップの各側に配置された一組の行書き込みドライバを用いることにより改善することが可能であり、これによりチップ上に更なるメモリセルを配設することが可能となる。本発明の一実施形態はまた４導体ＭＲＡＭを用いる方法を含む。

図３は、本発明の一実施形態の４導体ＭＲＡＭアーキテクチャを部分的に示す斜視図である。完全なＭＲＡＭアーキテクチャは、数千本のビット線及び数千本のワード線と、各ビット線と各ワード線との交点に位置するＭＲＡＭセルとを含む。図３は、抵抗クロスポイントＭＲＡＭアーキテクチャにおける４導体ＭＲＡＭを示している。該ＭＲＡＭの４導体は、グローバル列書き込み導体301、ローカル列センス導体302、ローカル行センス導体303、及びグローバル行書き込み導体304を含む。グローバル列書き込み導体301は、図１のビット線102と同様のものとすることが可能である。ローカル列センス導体302は、比較的低い電流要件を有するものであり、高抵抗の極めて薄い導体層とすることが可能である。ローカル列センス導体302は、グローバル列書き込み導体301から電気的に絶縁される。ローカル行センス導体303は、ワード線101を「薄くした」ものであり、各ＭＲＡＭセルに接続される。グローバル行書き込み導体304は、ローカル行センス導体303の上側に追加される低抵抗の金属導体とすることが可能であり、該導体間には適当な絶縁体が介在することになる。

図３において使用される４導体ＭＲＡＭセルは、立方体構造を有するものとして説明することが可能なものである。該立方体構造の一番上には、データ層又はデータ磁石が位置する。該データ層の下には薄い絶縁セル層が位置する。該立方体構造の一番下には基準層又は固定層が位置する。データ層及び基準層は互いに逆にすることが可能であることに留意されたい。

メモリの特定の行の各４導体ＭＲＡＭセルの一番上にあるデータ層は、垂直な方向に延びるビット線に結線し又は接続することが可能である。同様に、メモリの特定の行の各４導体ＭＲＡＭセルの一番下にある基準層は、水平方向に延びるワード線に結線し又は接続することが可能である。典型的には、ＭＲＡＭは、1000〜2000行のＭＲＡＭセルと2000〜4000列のＭＲＡＭセルから構成され得るものである。各ＭＲＡＭセルに実際に接続され、及び／又は接触する、これら２導体（図３のローカル列センス導体302及びローカル行センス導体303）の各々は比較的薄い導体である。これは、書き込み導体内に生成される磁界がデータ層に最大限に結合するように、ＭＲＡＭデータ層と２つの書き込み導体とを狭い間隔に保持するために、２導体が薄く形成されなければならないためである。２導体は比較的小さなセンス電流を搬送し、それゆえ高い抵抗を有することができるので、薄くすることができる。ローカル行センス導体は、ワードセンス導体又はワード線と呼ばれる場合もある。ローカル列センス導体は、ビットセンス導体又はビット線と呼ばれる場合もある。ローカルワードセンス導体及びローカル行センス導体は、読み出しプロセスで使用される。

本発明の記述を簡単にするためにのみ、「垂直」又は「水平」といった絶対的な向きを表す用語が使用されていることに留意されたい。しかし、かかる用語は、図面の参照を助けるためにのみ使用されており、同図面では個々の構造が参照された向きに示されている。本発明の実施形態は、本書で解説し及び／又は図示した絶対的な向きと一致する、互いに対する構造の向きを含む（但しこれには限定されない）、他の向きを提供することも可能なものである。

これらのセンス導体（ローカル列センス導体及びローカル行センス導体）と平行に、比較的低抵抗の相互接続ワイヤを形成する一層厚い一組の導体が配設される。これらの平行な導体（グローバル列書き込み導体及びグローバル行書き込み導体）は、書き込みプロセス及び読み出しプロセスの両方で使用される。書き込みプロセスは、典型的には一度に１つの行に作用するが、一度に２つ以上の列に（典型的には一度に16以下の列に）影響を及ぼすことが可能である。既述のように、書き込みプロセス中に、個々の列と個々の行との双方に書き込み電流が流され、該列と該行との交点に位置するセルで磁界が生成されて、該磁界によりデータ層内のデータの向きが選択的に定められることになる。ビット線内に正又は負の電流を供給することにより、データ層内の磁界を平行状態と逆平行状態との間で変化させることが可能となる。本明細書で用いるような「正」及び「負」は、電流の相対的な方向を指しており、同様に、用語「平行」及び「逆平行」も磁束の相対する方向を指している。かかる導体は、グローバル行書き込み導体及びグローバル列書き込み導体として知られるものである。読み出しプロセスでは、平行な導体（グローバル列書き込み導体及びローカルセンス導体、又はグローバル行書き込み導体及びローカル行センス導体）は、アドレスデコード論理信号をゲート又は行タップ及び列タップへと搬送する。

４導体ＭＲＡＭ素子の一実施形態は、メモリセルのアレイを含むことが可能であり、各メモリセルは、第１の導体、第１の磁性層、誘電体、第２の磁性層、及び第２の導体を含む。メモリセルアレイの第１の導体は、複数のローカル列センス線302のうちの１つに電気的に接続することが可能である。メモリセルアレイの第２の導体は、複数のローカル行センス線303のうちの１つに電気的に接続することが可能である。複数のグローバル列書き込み線301は複数のローカル列センス線302と平行にすることが可能である。複数のグローバル行書き込み線304は複数のローカル行センス線303と平行にすることが可能である。複数のローカル列センス線302及び複数のローカル行センス線303は、メモリセル103のアレイからデータを読み出すために使用され、複数のグローバル列書き込み線301及び複数のグローバル行書き込み線304は、メモリセル103のアレイにデータを書き込むために使用される。複数のローカル列センス線302の各々、及び複数のローカル行センス線303の各々は、比較的薄いものであり、比較的高い抵抗率の材料から構成することが可能である。複数のグローバル列書き込み線301及び複数のグローバル行書き込み線304の各々は、5〜50ナノメートルの厚さを有する低抵抗で一層厚い導体とすることが可能であり、複数のローカル列センス線302及び複数のローカル行センス線303から電気的に絶縁される。メモリセル103のアレイは、メモリ密度又はメモリ構造の面積効率を高めるために、互いの上に積層する複数のメモリセルをそれぞれ含む複数の積層平面を含むことが可能である。

上述のように、本発明の本実施形態は、行デコーダと、該行デコーダに接続される第１の読み出し／書き込み行ドライバと、該第１の読み出し／書き込み行ドライバに接続される複数のグローバル行書き込み導体402,403（図４）と、該グローバル行書き込み導体の各々に接続される複数の行タップと、前記グローバル行書き込み導体に接続される第２の読み出し／書き込み行ドライバとを含む、４導体ＭＲＡＭに対して書き込み及び読み出しを行うための支援回路を含む。

この構造の１つの特徴は、導体からＭＲＡＭセルへの弱い結合によって必要とされる、導体間の比較的近接した間隔にある。導体間の垂直方向の距離は、典型的には約200オングストロームの厚さを有するセンス導体の厚さと、平行な書き込み導体をセンス導体から分離させる誘電体の厚さ（約200オングストローム）とによって維持される。

上述したような４導体ＭＲＡＭに情報を書き込み該４導体ＭＲＡＭから情報を読み出す好ましい方法は、デコードデータを搬送するための経路として書き込み導体（グローバル行書き込み線304及びグローバル列書き込み線301）を使用することが可能である。デコード回路は、アドレスを受信し、選択電圧を適当な列導体及び行導体に印加し、選択解除電圧をメモリ構成の残りの選択されない行及び列に加える。デコードデータは、読み出し又は書き込み動作の対象となるＭＲＡＭセルを画定する行及び列を選択する情報を含む。選択電圧は、書き込み導体としても知られる行及び列をなす低抵抗の導体に沿って搬送することが可能である。

図４は、単一ブロックに関し、行タップ及び列タップを用いて図３の４導体ＭＲＡＭにアクセスするために使用される回路を示す回路図である。本発明の一実施形態では、ＭＲＡＭアレイの縁部にタップが形成され、これにより、（1）グローバル列書き込み線301及びグローバル行書き込み線304がアクセストランジスタを制御して、選択されたローカル行線を適当な選択読み出し電位に接続し、及び全ての選択されていない行線を第２の選択解除読み出し電位に接続し、及び（2）選択されたセンス線302,303をセンス増幅器に接続し、全ての選択されていないセンス線を高インピーダンス又は「フロート」状態にする。この実施態様では、ＭＲＡＭアレイの下方からＭＲＡＭセルにアクセスするために以前に関連した回路が不要になる。このため、ＭＲＡＭセルのアレイの下方の領域を必要となるセンス増幅器のために使用することが可能となる。ＭＲＡＭアレイ401はメモリセルアレイが配置される領域とすることが可能である。このアレイは典型的には、512〜4,096（すなわち4K）列の「幅」×1,024（1K）〜2,048（2K）行の「高さ」を有するものであるが、これらは現在の作製方法及び現時点での装置要件に基づく典型的な範囲にすぎない。センス増幅器408の回路は、メモリセルの下のシリコン基板の一部として形成することが可能である。図４はまた、２つのグローバル行書き込み導体402,403及び２つローカル行導体すなわち行センス線404,405を含む４つの平行な水平方向の線を含む。２つのグローバル行書き込み導体402,403は、既述の３導体ＭＲＡＭセルに追加される第４の導体行線を構成する。グローバル行書き込み導体402上に存在する信号は、電圧レベルV1,V2に接続されるインバータ406に接続される。該インバータ406は、グローバル行書き込み導体402上の信号に応じて、V1又はV2の何れかをローカル行導体405に選択的に供給する。

図４は、Ｐチャネルトランジスタ及びＮチャネルトランジスタをインバータ回路として使用して信号V1,V2への接続を行うことが可能であることを示している。例えば、グローバル行書き込み導体402上の高レベル信号に応じて、インバータ406は、ローカル行導体405をV1に接続する。同時に、他の全ての行線が選択解除され、関連する選択されていない行書き込み導体上に低レベル信号（すなわち低電圧）が供給される。行書き込み導体403上に存在する低レベル信号は、個々のローカル行導体404をインバータ407を介してV2に電気的に接続する。センス増幅器408もまたV2をセンス基準レベルとして使用する。アレイの外側に配置されるこの比較的単純な素子の組み合わせを使用して、第４の導体行線（アレイの上部に延びるもの）から信号を供給し、及び選択されたＭＲＡＭセルから読み出された信号を検出のためのローカル行線へと伝達する。

図４はまた、２つのグローバル列書き込み線411,412と２つのローカルセンス導体409,410とを含む、垂直方向を有する４つの平行な信号線を含む。グローバル列書き込み線411,412及びローカルセンス導体409,410は、グローバル行書き込み導体及び行センス線に関して上述したものと同様に動作する。グローバル列書き込み導体411,412は、ＭＲＡＭセルのアレイ全体の上部に延びて各ＭＲＡＭセルに書き込み信号を伝達する低抵抗の線からなる第３の導体列線である。グローバル列書き込み導体411,412はまた、個々の列デコーダ回路から列選択データを伝達する。ここで参照される信号は列デコーダの出力であり、選択された列デコードデータは論理「HIGH」であり、選択されない列デコードデータは論理「LOW」である。列選択トランジスタ413,414はローカルセンス線409,410にそれぞれ接続される。列又はビット線は、論理高レベル信号を第３のグローバル列書き込み線に加えて列選択トランジスタをターンオンさせて、１つのローカルセンス線をセンス増幅器406の入力に接続することにより、選択することが可能である。残りの選択されないローカルセンス線は、列選択トランジスタをターンオフさせる論理低レベル信号を有する個々のグローバル列書き込み導体線に関連するものとなる。例えば、導体411上に高レベル信号が存在する場合には、列選択トランジスタ413がオンに付勢されて導通し、これによりセンス列409が信号線406とセンス増幅器408の入力とに電気的に接続される。

選択されないビット線はグローバル列書き込み線上の論理LOW信号に関連し、選択された列のみが、高レベル信号を有するグローバル列線を有する。例えば、高レベル信号が導体411上に存在する場合には、グローバル列書き込み導体412等の他の導体は論理LOW信号に電気的に接続される。この電気的な接続は、列選択トランジスタ414がオフにバイアスされてセンス列410がセンス増幅器408から分離されることを確実にする。選択されない列線に関連する全ての他の選択トランジスタが論理LOW信号に接続され、個々のトランジスタがオフにバイアスされて、関連するローカルセンス線が関連するセンス増幅器から電気的に確実に切断される。何れの１グループの列においても、一度に１つのローカルセンス線のみが１つのセンス増幅器に接続される。

好ましい実施形態では、単一のセンス増幅器が、複数の列（典型的には、64、128、又は256の列といった１グループの列に対応するもの）に関連することが可能である。かかる列グループは、互いに近接して（例えばすぐ隣接して）配置される。単一のＭＲＡＭアレイは、単一のセンス増幅器に対する256列の列グループ内に2K（すなわち2048）列のセルを含み、これにより、2K列のアレイの下方に全部で８つのセンス増幅器しか必要でなくなる。図４は、低抵抗の第３の導体402,403及び第４の導体411,412が、メモリセルを選択及び選択解除するための信号を行及び列の両方で搬送し、これによりセンス増幅器に接続するための回路要件が単純化されることを示している。これは、図８のデコーダ回路608,703及び書き込みドライバ回路609,610,702,801によって果たされる。

全アレイが更に大きな場合のサブアレイ編成は、ローカルビット線（センス線）及びローカルワード線の長さによって決定することができる。センス増幅器感度及び雑音は、読み出しモードで動作するローカル線の最大長を一般に決定する。好適には、ローカル線は、サブアレイのフットプリントの下方全体に幾つかの追加の支援回路と共にセンス増幅器／積分回路／コンパレータを全て配設するだけの十分な長さを有する。図４では、２つの読み出し電位が示されており、V1は選択されたワードセンス線405に加えられる読み出し電位であり、V2は選択されないワードセンス線404に加えられ及びセンス増幅器408に対する基準としての第２の電位である。V2はＭＲＡＭを検知するための等電位法の一部である。

図５は、行タップが図３のＭＲＡＭにアクセスするための別の実施形態の回路図である。図５では、２つのNチャネルトランジスタ506,511を使用して選択機能が提供される。一実施形態では、Nチャネルトランジスタ506は、ローカル行センス線501と第１の読み出し電位V1 509との間に接続され、第２のNチャネルトランジスタ511は、ローカル行センス線502と第１の読み出し電位V1504との間に接続される。図５は、選択機能を提供する一層効率的な手段を示している。Pチャネル及びNチャネルの両方のトランジスタを用いた回路の集積化は、Nチャネルトランジスタのみを使用して類似した機能を有する回路よりも大きな面積を必要とする。NチャネルトランジスタによるレイアウトはPチャネルトランジスタよりも面積が小さいが、これは、大部分の通常のCMOSプロセスでは、Nチャネルトランジスタが全てのNチャネルトランジスタに共通であるP型基板内に配置され、PチャネルトランジスタはP型基板内に挿入されるN型拡散部（Nウエルと呼ばれる）内に配置されなければならないためである。Nウエルは、深い拡散部であり、Nチャネルトランジスタに比べて著しく大きな領域を必要とする。このため、Nチャネルトランジスタのみを用いた設計は、Nチャネル及びPチャネルの両方のトランジスタを含む設計よりも常に遙かに小さな領域内にレイアウトされることになる。２つの長チャネルで低電流のNチャネルトランジスタ510,512は、ローカル行センス線501,502に接続され、及び第２の読み出し電位V2 507に接続される。長チャネルトランジスタ510,512に関するゲート制御は、図６において行デコーダ608から基板内に送られる行ブロック制御信号508である。

選択されたローカル行センス線501はV1に接続され、選択されないローカル行502はV2に接続される。読み出し動作中に、選択されたグローバル行503は論理高レベル信号に接続され、選択されないグローバル行505は論理低レベル信号に接続される。選択されないローカル行502の各々は、行ブロックデコード信号508により制御されるゲートを有する長チャネルのNチャネルトランジスタ512を介してV2 507に接続される。長チャネルトランジスタは、低電流駆動又は高抵抗回路要素が必要とされる場合には必ず使用される。この場合、全ての長チャネルトランジスタは信号508でターンオンし、選択されないローカルセンス行502はトランジスタ512（トランジスタ511はオフであることに留意されたい）を介してV2 507に接続され、選択されたローカル行501は、トランジスタ510を介してV2に、及びトランジスタ506を介してV1に接続されるが、トランジスタ510は弱い電流駆動を有する長チャネルのトランジスタであり、またトランジスタ506は強い電流駆動を有する短チャネルトランジスタであり、結果的に、トランジスタ506は、長チャネルトランジスタ510がターンオンしている間であっても、選択されたローカル行センス線501をV1 509にプルするのに有効なものとなる。この構成では、長チャネルトランジスタ512は、トランジスタ512を通って流れる電流を制限することにより、選択されないローカル行502をV2 507に接続しようとし、及び長チャネルトランジスタ510を通って流れる電流を制限することにより、選択されたローカル行センス線501をV2 507に接続しようとする。選択されない行選択トランジスタ511がターンオフされ、選択されないローカル行502がV2 507にプルされ、長チャネルトランジスタ512を通る電流が制限される。しかし、選択された行トランジスタ506は、選択された行501をV1 509に「プル」し、選択された行501からの電流とプルアップトランジスタ510からの電流との両方を通過させるように、一層大きな容量を有している。この構成では、長チャネルトランジスタ510,512は、相互接続及びレイアウトに関して効率的なものである。好ましい一実施形態では、第４の導体503が、選択された行トランジスタ506のゲートを論理高レベル信号に電気的に接続する。第４の導体505は、選択されない行トランジスタ511の各ゲートを論理低レベル信号に電気的に接続する。選択されたローカルセンス行501は、セルからデータを読み出すためにアクティブにすることが可能であり、トランジスタ506は該ローカルセンス行をV1に有効にプルする一方、長チャネルトランジスタ510はV2から制限された電流を流している。

ゲート線508は、長チャネルトランジスタ510,512のゲートを制御し、読み出し動作中にアサートされて、選択されない行センス線502をV2 507に接続することが可能である。この例では、両方のトランジスタ510,506がターンオンされて、選択されたローカル行センス線501に接続される。トランジスタ506を短チャネルトランジスタにし、トランジスタ510を長チャネルトランジスタにする結果として、短チャネルトランジスタ506が選択されたローカル行センス線501の制御を支配することになり、このためローカル行センス線501上に結果的に得られる電位はV1 509に保持されるようになる。選択されたローカルセンス行501はアクティブになり、全ての他のローカルセンス行はターンオフされた全てのトランジスタ511とターンオンされたトランジスタ512とを有する。選択されないグループ内の選択されないローカルワード線502はV2 507に電気的に接続される。選択されたローカルワード線501のみがV1 509に電気的に接続することができる。読み出し動作中に、トランジスタ506,510はターンオンされ、選択されたローカルセンス行501は第１の読み出し電位V1 509に設定され、トランジスタ511はターンオフされ、トランジスタ512はターンオンされ、選択されないローカルセンス行502は第２の読み出し電位V2 507に設定される。

トランジスタ510,512は、選択されないローカルセンス行502が低電流素子を介して第２の読み出し電位V2 507に確実に接続されるようにする長チャネルトランジスタである。選択されたローカル行センス素子506は、選択された低行線をV1 509にプルするために比較的高い電流容量の素子を有する。トランジスタ506の電流駆動能力は、トランジスタ510の駆動能力、及びローカルセンス行上のセンス電流によって必要とされる電流駆動よりも遙かに大きく、このため、ローカルセンス行は、短チャネルトランジスタ506によって制御され、V1 509にプルダウンされることに留意されたい。

図６は、図３のＭＲＡＭにアクセスするための行回路の一実施形態を示す回路図である。図６は、アドレス指定される行を指定するために受信される二値アドレス信号の多重化を解除するマスタ行デコーダ608を含む。マスタ読み出し／書き込み行ドライバ609、及びスレーブ読み出し／書き込み行ドライバ610は類似した役割を果たす。行書き込みドライバは単純な電流源であり、この場合には、マスタ読み出し／書き込み行ドライバ609が電流源であり、スレーブ読み出し／書き込み行ドライバ610が電流吸込み側であることに留意されたい。行書き込み電流は、マスタ読み出し／書き込み行ドライバ609からスレーブ読み出し／書き込み行ドライバ610に流れる。行デコーダ608は、n行のうちの１つをアクティブ行として選択し、残りを非アクティブ行として選択する、実際のデコーダである。nはアレイ内の行の総数である。ＭＲＡＭセルは、メモリアレイブロック612,613内に配置される。２つの隣接するメモリブロック612,613は、１つの行タップ616を共有し、メモリアレイブロック612及びメモリアレイブロック613内のローカルセンス線614に読み出し電位V1 607又はV2 606を印加する。メモリブロック612,613は、共通の行タップ回路を共有する。メモリブロック612,613及び行タップ616は、アレイのためのビルディングブロック618を含み、アレイ全体を構成するために繰り返される。図６は、メモリブロックのグループの２つの行を示すが、これに類似した配列を、任意の数のメモリブロックを含むメモリ構成をサポートするよう構成することが可能である。

１回の読み出し動作に関してメモリアレイ内の１つの行605のみを選択することが可能であり、残りの全ての行601,604は選択されない。行601,604は、選択されないものとして示されており、それゆえ、読み出し動作には影響を及ぼさない。行605は選択することが可能であり、メモリグループ内の他の全ての行は選択されない。行デコーダ608からの行ブロック制御信号602,603は、選択された行及び選択されない行を含むメモリセルのグループの行タップに送られる。行制御信号604,605及び行ブロック制御信号603の組み合わせは、第１の読み出し電位V1 607を選択されたローカルセンス行に印加し、また第２の読み出し電位V2 606を全ての選択されないローカルセンス行に印加する。図６は、２つのＭＲＡＭアレイブロック612,613と共有されるビルディングブロック618内の図５の行タップ回路を含む。メモリグループ612内の行は選択されないものとして示されており、それゆえ読み出し動作には影響を及ぼさない。メモリグループ615内で行605を選択することが可能であり、該メモリグループ615内の他の全ての行は選択されない。図６は、選択された行605に関する長チャネルトランジスタと短チャネルトランジスタとの関係を示している。ロケーション618には、共有される行タップ及び２つのメモリブロックが示されている。

図７は、図３のＭＲＡＭにアクセスするための列回路の一実施形態を示す回路図である。図７は図６に類似しているが列回路を示している。図の下側の部分で、列デコーダ701は、アドレス指定される列選択線上の選択信号をマスタ列読み出し／書き込みドライバ702に与える。図示しないが、第２の列デコーダ及びそれに関連するスレーブ列読み出し／書き込みドライバもまたメモリアレイの上部に配置される。図７に示す実施形態は、ＭＲＡＭアレイブロック703,704の２つの列を含む。各ＭＲＡＭアレイブロックは、ＭＲＡＭメモリセルの数多くの列を含む。ＭＲＡＭアレイブロックの各列において、列デコーダは、アレイブロックの列内の１つのアクティブ列706と、選択されない全ての残りの列707とを選択する。アレイブロックの各列は、共有される列タップ705により分離される一対のＭＲＡＭアレイブロック708として編成される。メモリブロック703,704は、大きなＭＲＡＭアレイを構築するために繰り返される場合があることに留意されたい。ＭＲＡＭアレイブロック（703,704）の列は列スライスと見なすことができ、図７には１つのそのような列スライス704が示されている。列スライスは、64、128、256、512、又はそれ以上の列幅を有することが可能であり、各列スライスはメモリワードの１つのビットに対応し、そのメモリは、列スライスを繰り返すことにより拡張して、所望のメモリ構成を達成することが可能である。典型的には、１つのメモリに格納される１つのワードは、８ビットのグループに構成される。典型的なワードサイズの例は、８ビット、16ビット、32ビット、64ビット、512ビット、1024ビット、2048ビット、及び4096ビットを含む。

図７の実施形態では、選択された列709はスイッチトランジスタ709のゲートに接続され、該スイッチトランジスタ709はローカル列センス導体712を入力センス増幅器1A／B 711に接続する。センス増幅器は、センス増幅器1の物理的なレイアウトが分割され、及び共有される列タップ回路705によって分離されるＭＲＡＭメモリセル708の２つのグループの下に配置することが可能であることを認識するために、２つのブロック1A,1Bとして表されている。更に、選択されない列707は論理低レベル信号に接続することが可能であり、代替的には、選択されないローカル列センス線は第２の電位に接続する必要はなく、「フロート状態」にすることが可能である。この実施形態では、列タップ705は、単一のトランジスタ、すなわち、選択列（Q_SC）トランジスタ709、又は非選択列（Q_UC）トランジスタ710を使用することが可能である。列スライス703等の各列スライスは、共有される列タップ705と１つのセンス増幅器711とを有するＭＲＡＭアレイ708のグループから構成される。選択された列706は、論理高レベル信号を選択列トランジスタ709のゲートに送信する。列タップ705等の各ローカル列タップでは、選択された列706がトランジスタQ_SC709をターンオンさせて、関連するローカルセンス線を関連するセンス増幅器711の入力に接続する。同時に、選択されない列707の第３の導体が論理低レベル信号を受信し、トランジスタQ_UC710がターンオフしたままとなる。行ブロック制御信号が、選択された行に関連するセンス増幅器のみ（例えば列706の場合にはセンス増幅器711のみ）をターンオンさせる。ＭＲＡＭアレイは、ＭＲＡＭアレイの行として配列され、該ＭＲＡＭアレイを介して、アレイが列スライスの単位でグループ化される。他の全てのセンス増幅器はターンオフされたままとなる。ローカル列タップ回路は理想的にはローカルセンス線を分割する（ローカル列センス線の抵抗の影響を最小限にする）ものとなる。一実施形態では、列タップは、物理的にローカルセンス線の中央に配置されて、列タップの点からセンス線上の最も遠くの点までにセンス線抵抗の半分が見られるようにする。この実施形態では、センス増幅器の性能は、センス線抵抗の影響を受けやすいものとなり、該センス線抵抗が小さいほど性能が良くなる。ローカル列タップ回路もまたローカルサブアレイ間に配設され、その結果として、レイアウトが効率的になると共に、必要とされるトランジスタの数が最小限になる。ローカル列タップ回路はまた、完成したセンス増幅器を２つのサブアレイブロックの下方に配設することを可能にする（SA_1A及びSA_1Bから構成されるセンス増幅器711,711）。

図８は、行タップ及び列タップ、並びにそれらとアレイ及びデコーダとの関係を示す、ＭＲＡＭチップの全体的な構成を示すブロック図である。例示を目的として、図８には特定のサイズのアレイを示すが、該アレイは、一層大きく及び／又は一層多くのサブアレイ及び支援電子回路を含むもの、又は逆に一層小さいものとすることが可能である。ＭＲＡＭチップは、列デコーダ703、マスタ列読み出し／書き込みドライバ702、スレーブ列読み出し／書き込みドライバ801、行デコーダ608、マスタ行読み出し／書き込みドライバ609、スレーブ行書き込みドライバ610、ローカル行タップ802、ローカル列タップ803、及びメモリサブアレイ804を含む。列デコーダ703及び行デコーダ608は、アドレス信号のそれぞれの部分を受信し、それに応じて、読み出されることになるセルを指定する１つの列又は列のグループ（列デコーダ703）及び１つの行（行デコーダ608）を選択する。典型的には、行のグループではなく個々の行が選択される。列もまた個別に若しくはグループで選択することが可能である。マスタ読み出し／書き込みドライバ609,702は、それぞれ行610及び列801に関するスレーブ書き込みドライバに関連する。この実施形態では、ドライバ間に配置されるのは、ＭＲＡＭセルサブアレイ804、関連するローカル列タップ803、及び関連する行タップ802である。上述のように、列タップ又は列選択回路は、列選択トランジスタを含み、２つのアレイブロック804の間に配置される。そのアレイは、セルサブアレイ804、列タップ803、セルサブアレイ804、アレイブロック804、列タップ803、及びアレイブロック804として構成されることになる。同様に、行選択回路又はローカル行タップ802もまたアレイブロック804間に配置される。ローカル行タップ802からメモリアレイブロックまでの配置は、アレイブロック804、行タップ802、アレイブロック804、アレイブロック804、行タップ802、及びアレイブロック804とすることが可能である。実際の実施態様では、タップ802は、比較的小さなチップ面積しか必要とせず、その結果として、書き込み電流を駆動するための支援回路により包囲されるサブアレイからなるアレイが非常に効率的にパッキングされることになる。

本発明のこの実施形態に含まれる、４導体ＭＲＡＭに対して書き込み及び読み出しを行うための支援回路は、行デコーダ608と、該行デコーダ608に接続される第１の読み出し／書き込み行ドライバ609と、該第１の読み出し／書き込み行ドライバ609に接続される複数のグローバル行書き込み導体（図６の601,604,605）と、該各グローバル行書き込み導体に接続される複数の行タップ802と、前記グローバル行書き込み導体に接続される第２の読み出し／書き込み行ドライバ610と、列デコーダ703と、該列デコーダ703に接続される第１の読み出し／書き込み列ドライバ702と、該第１の読み出し／書き込み列ドライバ702に接続される複数のグローバル列導体（図７の706,707）と、該各グローバル列書き込み導体に接続される複数の列タップ803と、前記グローバル列書き込み導体に接続される第２の読み出し／書き込み列ドライバ801とを含む。

グローバル行書き込み導体は、行タップ支援回路内の制御ゲートに接続することが可能であり、該制御ゲートは、選択されたローカル行センス線を読み出し第１電位に接続する。該制御ゲートは更に、選択されない全てのローカル行センス線を非選択第２電位に接続する。グローバル列書き込み導体は、列タップ支援回路のトランジスタの制御ゲートに接続され、該制御ゲートは、選択されたローカル列センス線を、センス増幅器を介して生成された第２の読み出し電位に接続する。複数のグローバル列書き込み導体線のうちの第２のグローバル列書き込み導体線が、列タップ支援回路のトランジスタの第２の制御ゲートに接続され、該制御ゲートは、第２の選択されたローカル列センス線を、第２のセンス増幅器によって生成される第２の読み出し電位に接続することが可能である。グローバル行書き込み導体は、ＭＲＡＭセルを構成する４導体メモリセルの第１の導体を構成する。グローバル列書き込み導体は、ＭＲＡＭセルを構成する４導体メモリセルの第２の導体を構成する。

図９は、４導体ＭＲＡＭから構成されるアレイにおいて読み出し電位を印加するための方法を示すフローチャートである。該方法は、ステップ900で開始し、ステップ901で、第１の論理電位が選択されたグローバル行に印加される一方、第２の論理電位が選択されないグローバル行に印加される。ステップ902で、第１の論理電位が選択されたグローバル列に印加され、第２の論理電位が選択されないグローバル列に印加される。ステップ903で、第１のグローバル行論理電位と共に、第１の読み出し電位が選択された行及びセンス線に印加される。ステップ904で、第２のグローバル行の論理電位と共に、第２の読み出し電位が選択されない行及びセンス線に印加される。ステップ905で、第１のグローバル列論理電位と共に、センス増幅器の入力が選択された列センス導体に接続される。ステップ906で、センス増幅器の入力が、第２のグローバル列論理電位を有する選択されない列センス導体から切断される。ステップ907で、行ブロックセンス制御信号でセンス増幅器をアクティブにする。ステップ908は、適当な接続及び読み出し電位を有するメモリセルを選択し、読取り動作を開始し、該方法はステップ909で終了する。

図１０は、４導体ＭＲＡＭを含むアレイにおいて書き込み電流を加えるための方法を示すフローチャートである。ステップ1000で開始し、ステップ1001で、全てのセンス増幅器が行ブロック制御信号で停止される。ステップ1002で書き込み動作が開始され、ステップ1003で書き込み電流を加えるべき１つの行が選択される。ステップ1004で、１列スライスにつき１列が選択される。該列は書き込み電流が加えられるべき列である。ステップ1005で、書き込みデータ信号が列マスタ及びスレーブ書き込みドライバに供給される。ステップ1006で、行マスタ及びスレーブ書き込みドライバを用いて、選択されたグローバル行書き込み導体に行書き込み電流が加えられる。ステップ1007で、列マスタ／スレーブ書き込みドライバを用いて、ステップ1005で供給されるデータにより決定される方向に列書き込み電流を加えて、グローバル列書き込み導体を選択する。適当なシーケンスで書き込み電流をターンオフさせて書き込み動作を終了させることにより、ステップ1008で書き込み動作が終了し、本方法がステップ1009で終了する。

上記回路は、４導体ＭＲＡＭセルとのインタフェースを構成するものとして解説してきたが、該回路は他のＭＲＡＭ構成を支援又は制御するよう変更することが可能である。

２導体抵抗クロスポイントＭＲＡＭアーキテクチャを示す斜視図である。３導体ＭＲＡＭアーキテクチャを示す斜視図である。本発明の一実施形態の４導体ＭＲＡＭアーキテクチャを示す斜視図である。単一のブロックに関して行タップ及び列タップを使用して図３の４導体ＭＲＡＭにアクセスするために使用される回路を示す回路図である。図３のＭＲＡＭにアクセスするための行タップに関する別の実施形態を示す回路図である。図３のＭＲＡＭにアクセスするための行回路の一実施形態を詳細に示す回路図である。図３のＭＲＡＭにアクセスするための列回路の一実施形態を詳細に示す回路図である。行タップ及び列タップ並びにそれらとアレイ及びデコーダとの関係を示すＭＲＡＭチップのブロック図である。４導体ＭＲＡＭセルから構成されるアレイに読み出し電位を印加するための各ステップを示すフローチャートである。４導体ＭＲＡＭセルから構成されるアレイに書き込み電流を加えるための各ステップを示すフローチャートである。

符号の説明

103 メモリセル
104 第１の磁性層
105 第２の磁性層
106 誘電体
301 グローバル列書き込み導体
302 ローカル列センス導体
303 ローカル行センス導体
304 グローバル行書き込み導体

Claims

４導体ＭＲＡＭ素子であって、
メモリセルアレイであって、その各メモリセルが、第１の磁性層(104)、誘電体(106)、及び第２の磁性層(105)を含む、メモリセルアレイと、
前記メモリセルアレイの前記第１の磁性層(104)に電気的に接続される複数のローカル列センス線(302)と、
前記メモリセルアレイの前記第２の磁性層(105)に電気的に接続される複数のローカル行センス線(303)と、
前記複数のローカル列センス線(302)と平行な複数のグローバル列書き込み線(301)と、
前記複数のローカル行センス線(303)と平行な複数のグローバル行書き込み線(304)と
を含み、
(i) 前記複数のローカル列センス線(302)及び前記複数のローカル行センス線(303)が、前記メモリセルアレイからデータを読み出すよう接続され、
(ii) 前記複数のグローバル列書き込み線(301)及び前記複数のグローバル行書き込み線(304)が、前記メモリセルアレイにデータを書き込むよう接続される、
４導体ＭＲＡＭ素子。
前記ローカル行センス線のうちの１つ又は２つ以上とローカル読み出し電圧との間に接続される１つ又は２つ以上のトランジスタを更に含む、請求項１に記載の４導体ＭＲＡＭ素子。
前記ローカル行センス線と第２の読み出し電圧とに接続される１つ又は２つ以上のトランジスタを更に含む、請求項２に記載の４導体ＭＲＡＭ素子。
前記第２の読み出し電圧に接続される前記１つ又は２つ以上のトランジスタが、行デコーダからの行ブロック信号であるゲート制御を更に含む、請求項３に記載の４導体ＭＲＡＭ素子。
前記複数のグローバル列書き込み線の各々が、低抵抗の厚い導体であって、前記複数のローカル列センス線から電気的に絶縁される、請求項１に記載の４導体ＭＲＡＭ素子。
前記複数のグローバル行書き込み線の各々が、低抵抗の導体であって、前記複数のローカル行センス線から電気的に絶縁される、請求項１に記載の４導体ＭＲＡＭ素子。
前記メモリセルアレイが、そのメモリセルの複数の積層された平面を含む、請求項１に記載の４導体ＭＲＡＭ素子。
４導体ＭＲＡＭセルを含むアレイに書き込み電流を加えるための方法であって、
選択されたグローバル行線(304)に第１の電流を加え、
選択されたグローバル列線(301)に第２の電流を加え、
前記選択されたグローバル行線(304)及び前記選択されたグローバル列線(301)を用いてメモリセルを選択し、
全てのローカルセンス行線(303)に制御電圧を印加し、
行ブロック制御信号を加えて全てのセンス増幅器を非アクティブにする、
という各ステップを含む、４導体ＭＲＡＭセルを含むアレイに書き込み電流を加えるための方法。
適当なターンオフシーケンスで前記第１の電流及び前記第２の電流を除去するステップを更に含む、請求項８に記載の方法。
トランジスタを介して電流を供給することにより選択された行センス線を特定の電圧レベルに接続するステップを更に含む、請求項８に記載の方法。