JP2018022545A - 不揮発性メモリ - Google Patents

Abstract

【課題】各種システムで使用可能な不揮発性ＲＡＭを提案する。
【解決手段】実施形態に係わる不揮発性ＲＡＭは、第１の方向に延びる導電線Ｌ_ＳＯＴと、第１の端子及び第２の端子を有し、第１の端子が導電線Ｌ_ＳＯＴに接続される記憶素子ＭＴＪ_１〜ＭＴＪ_８と、第３の端子、第４の端子、及び、第１の電極を有し、第３の端子が第２の端子に接続されるトランジスタＴ_１〜Ｔ_８と、第１の方向に延び、第１の電極に接続される導電線ＷＬ_１〜ＷＬ_ｉと、第２の方向に延び、第４の端子に接続される導電線ＬＢＬ_１〜ＬＢＬ_８と、を備える。
【選択図】図８

Description

実施形態は、不揮発性メモリに関する。

現在、各種システムで使用されるキャッシュメモリ及びメインメモリは、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic random access memory）など、の揮発性メモリが主流である。しかし、これらは、消費電力が大きいという問題を有する。そこで、各種システムで使用される揮発性メモリ、さらには、ストレージメモリを、高速、かつ、低消費電力の不揮発性ＲＡＭに置き換える試みが検討されている。

特開2014-45196号公報

Digest of 2015 Symposium on VLSI Technology H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.

実施形態は、各種システムで使用可能な不揮発性ＲＡＭを提案する。

実施形態によれば、不揮発性メモリは、第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される第１の記憶素子と、第３の端子、第４の端子、前記第３及び第４の端子間の第１の電流経路を制御する第１の電極を有し、前記第３の端子が前記第２の端子に接続される第１のトランジスタと、第５の端子及び第６の端子を有し、前記第５の端子が前記第４の部分に接続される第２の記憶素子と、第７の端子、第８の端子、前記第７及び第８の端子間の第２の電流経路を制御する第２の電極を有し、前記第７の端子が前記第６の端子に接続される第２のトランジスタと、前記第１の方向に延び、前記第１及び第２の電極に接続される第２の導電線と、前記第１の方向に交差する第２の方向に延び、前記第４の端子に接続される第３の導電線と、前記第２の方向に延び、前記第８の端子に接続される第４の導電線と、を備える。

メモリシステムの例を示す図。 メモリシステムの例を示す図。 メモリシステムの例を示す図。 シーケンシャルアクセスとランダムアクセスの概要を示す図。 シーケンシャル／ランダムアクセス時の不揮発性ＲＡＭの状態を示す図。 不揮発性ＲＡＭの内部でのＩ／Ｏ幅（ビット幅）の例を示す図。 ＳＯＴ−ＭＲＡＭの例を示す図。 サブアレイの等価回路の例を示す図。 セルユニットのデバイス構造の例を示す図。 セルユニットのデバイス構造の例を示す図。 セルユニットのデバイス構造の例を示す図。 メモリセルのデバイス構造の例を示す図。 メモリセルのデバイス構造の例を示す図。 メモリセルのデバイス構造の例を示す図。 ワード線デコーダ／ドライバの例を示す図。 リード／ライト回路の例を示す図。 リード／ライト回路の例を示す図。 センス回路の例を示す図。 マルチビットアクセスのライト動作（１回目）の例を示す図。 マルチビットアクセスのライト動作（１回目）の例を示す図。 マルチビットアクセスのライト動作（２回目）の例を示す図。 マルチビットアクセスのライト動作（２回目）の例を示す図。 シングルビットアクセスのライト動作（１回目）の例を示す図。 シングルビットアクセスのライト動作（１回目）の例を示す図。 シングルビットアクセスのライト動作（２回目）の例を示す図。 シングルビットアクセスのライト動作（２回目）の例を示す図。 マルチビットアクセスのリード動作の例を示す図。 シングルビットアクセスのリード動作の例を示す図。 図７のＳＯＴ−ＭＲＡＭを簡略化した図。 図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。 図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。 図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。 図２４のＳＯＴ−ＭＲＡＭの変形例を示す図。 図２７及び図２８のＤ／Ｓ＿Ａドライバの例を示す図。 図２７及び図２８のＤ／Ｓ＿Ｂドライバの例を示す図。 図２７及び図２８のＤ／Ｓ＿Ａシンカーの例を示す図。 図２７及び図２８のＤ／Ｓ＿Ｂシンカーの例を示す図。 ＳＯＴ−ＭＲＡＭの例を示す図。 サブアレイの等価回路の例を示す図。 サブアレイの等価回路の例を示す図。 セルユニットのデバイス構造の例を示す図。 セルユニットのデバイス構造の例を示す図。 セルユニットのデバイス構造の例を示す図。 ワード線デコーダ／ドライバの例を示す図。 リード／ライト回路の例を示す図。 マルチビットアクセスのライト動作（１回目）の例を示す図。 マルチビットアクセスのライト動作（２回目）の例を示す図。 シングルビットアクセスのライト動作（１回目）の例を示す図。 シングルビットアクセスのライト動作（２回目）の例を示す図。 マルチビットアクセスのリード動作の例を示す図。 シングルビットアクセスのリード動作の例を示す図。 ＳＯＴ−ＭＲＡＭの例を示す図。 ワード線デコーダ／ドライバの例を示す図。 サブデコーダ／ドライバの例を示す図。 図７、図３３、図４６の例を比較する図。 図３３のＳＯＴ−ＭＲＡＭを簡略化した図。 図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。 図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。 図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。 図５０のＳＯＴ−ＭＲＡＭの変形例を示す図。

以下、図面を参照しながら実施例を説明する。
（メモリシステム）
図１、図２、及び、図３は、メモリシステムの例を示している。

実施例が適用されるメモリシステムは、ＣＰＵ（ホスト）１１と、メモリコントローラ１２と、不揮発性ＲＡＭ１３と、を備える。

このメモリシステムは、例えば、パーソナルコンピュータ、携帯端末を含む電子機器、デジタルスチルカメラ及びビデオカメラを含む撮像装置、タブレットコンピュータ、スマートフォン、ゲーム機器、カーナビゲーションシステム、プリンタ機器、スキャナ機器や、サーバーシステムなど、に採用される。

図１の例では、プロセッサ１０は、ＣＰＵ１１と、メモリコントローラ１２と、不揮発性ＲＡＭ１３と、を備える。即ち、メモリコントローラ１２及び不揮発性ＲＡＭ１３は、プロセッサ（チップ）１０内に混載（embedded）される。

これに対し、図２の例では、プロセッサ１０は、ＣＰＵ１１と、メモリコントローラ１２と、を備える。即ち、不揮発性ＲＡＭ１３は、汎用チップ（general chip）として、プロセッサ（チップ）１０とは独立に設けられる。また、図３の例では、メモリコントローラ１２及び不揮発性ＲＡＭ１３は、それぞれ、汎用チップとして、プロセッサ（チップ）１０とは独立に設けられる。この場合、メモリコントローラ１２及び不揮発性ＲＡＭ１３は、例えば、メモリモジュール１４内に実装（mounted）される。

ＣＰＵ１１は、例えば、複数のＣＰＵコアを備える。複数のＣＰＵコアは、異なるデータ処理を互いに並行して行うことができる要素のことである。メモリコントローラ１２は、主に、不揮発性ＲＡＭ１３に対するリード動作及びライト動作を制御する。

不揮発性ＲＡＭ１３は、マルチビットアクセス（第１のモード）と、シングルビットアクセス（第２のモード）と、のスイッチングが可能なメモリである。

マルチビットアクセスとは、メモリセルアレイ内の複数のメモリセルにパラレルにアクセスすることを意味し、シングルビットアクセスとは、メモリセルアレイ内の１つのメモリセルにアクセスすることを意味する。

例えば、ＳＯＴ（spin orbit torque）−ＭＲＡＭ(magnetic random access memory)は、マルチビットアクセスとシングルビットアクセスのスイッチングが可能なメモリのうちの１つである。ＳＯＴ−ＭＲＡＭについては、後述する。

図４は、シーケンシャルアクセスとランダムアクセスの概要を示している。

図１乃至図３のメモリシステムでは、メモリコントローラ１２は、シーケンシャルアクセスを行う第１のコマンドと、ランダムアクセスを行う第２のコマンドと、を発行可能である。

シーケンシャルアクセスは、複数のメモリセル（マルチビット）に連続的にアクセスするモードである。例えば、ＤＲＡＭやＳＣＭ（storage class memory）などで採用されるバースト転送（burst transfer）は、シーケンシャルアクセスの１つである。

バースト転送では、メモリコントローラ１２は、第１のコマンド（バースト転送コマンド）を発行することにより、例えば、不揮発性ＲＡＭ（実施例）１３へのカラムアドレスの転送、又は、ＤＲＡＭ（比較例）１３’へのカラムアドレスの転送を省略できる。従って、ＣＰＵ及びメモリ（不揮発性ＲＡＭ又はＤＲＡＭ）間のバンド幅（一定時間内に転送可能なデータ量）が向上される。

ランダムアクセスは、１つのメモリセル（シングルビット）にアクセスするモードである。ランダムアクセスでは、メモリコントローラ１２は、第２のコマンド（ランダムアクセスコマンド）を発行すると共に、ロウアドレス及びカラムアドレスを、不揮発性ＲＡＭ（実施例）１３、又は、ＤＲＡＭ（比較例）１３’へ転送する。

ランダムアクセスでは、ＣＰＵが必要とするデータのみがアクセスされるため、シーケンシャルアクセスに比べて、レイテンシー（ＣＰＵが一定量のデータを要求してからそれを受け取るまでの時間）が短くなる。

従って、メモリコントローラ１２は、バンド幅を優先する場合、シーケンシャルアクセスを指示する第１のコマンドを発行し、レイテンシーを優先する場合、ランダムアクセスを指示する第２のコマンドを発行する。

ここで、実施例では、第１及び第２のコマンドに対応し、不揮発性ＲＡＭ１３は、マルチビットアクセスを行う第１のモードと、シングルビットアクセスを行う第２のモードと、のスイッチングが可能である。

例えば、メモリコントローラ１２が第１のコマンドを発行した場合、第１のコマンドは、インターフェース１３−１を経由して、内部コントローラ（internal controller）１３−２に転送される。内部コントローラ１３−２は、第１のコマンドを確認すると、メモリセルアレイ１３−３に対して、マルチビットアクセスを実行する。

また、メモリコントローラ１２が第２のコマンドを発行した場合、第２のコマンドは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。内部コントローラ１３−２は、第２のコマンドを確認すると、メモリセルアレイ１３−３に対して、シングルビットアクセスを実行する。

このように、シーケンシャルアクセスが指示された場合、不揮発性ＲＡＭ１３の内部では、マルチビットアクセスを実行し、ランダムアクセスが指示された場合、不揮発性ＲＡＭ１３の内部では、シングルビットアクセスを実行する。これにより、不揮発性ＲＡＭ１３の内部でのアクセス効率が向上する。

即ち、シーケンシャルアクセスにマルチビットアクセスを対応させることにより、まず、シーケンシャルアクセスの効果として、バンド幅の向上（データ転送効率の向上）が得られる。実施例では、これに加えて、不揮発性ＲＡＭ１３の内部においてマルチビットアクセスを実行することにより、リード動作又はライト動作に要する時間が短縮され、不揮発性ＲＡＭ１３の内部でのアクセス効率が向上する。

これに対し、比較例では、ＤＲＡＭ１３’は、第１及び第２のコマンドに対応したインターフェース１３’−１を有するが、内部コントローラ１３’−２は、シングルビットアクセスしか行うことができない。

従って、メモリコントローラ１２が第１のコマンドを発行した場合でも、内部コントローラ１３’−２は、メモリセルアレイ１３’−３に対して、シングルビットアクセスを実行する。即ち、内部コントローラ１３’−２は、シーケンシャルアクセス（複数のメモリセルへのアクセス）が指示された場合、複数のアクセス動作（バースト長に応じてカラムアドレスを生成し、メモリにアクセスする動作）を繰り返して行わなければならない。

このように、比較例では、シーケンシャルアクセスが指示された場合、ＤＲＡＭ１３’の内部で複数のアクセス動作が実行されるため、リード動作又はライト動作に要する時間が長く、ＤＲＡＭ１３’の内部でのアクセス効率が低下する。

図５は、シーケンシャル／ランダムアクセス時の不揮発性ＲＡＭの状態を示している。

シーケンシャルアクセスを指示する第１のコマンドが発行された場合、不揮発性ＲＡＭは、マルチビットアクセスを実行する。ここでは、マルチビットアクセスは、Ｎビット（Ｎ個のメモリセル）にパラレルにアクセスするＮビットアクセスである。但し、Ｎは、２以上の自然数である。Ｎが８のとき、Ｎビットアクセスは、バイトアクセスである。

ＮビットアクセスでのＩ／Ｏ幅は、例えば、ｎ×Ｎである。但し、ｎは、リード動作又はライト動作がパラレルに実行可能なブロック（メモリコア）の数である。ｎは、例えば、６４、１２８、２５６など、である。また、Ｉ／Ｏ幅とは、不揮発性ＲＡＭの内部において、インターフェース１３−１及びメモリセルアレイ１３−３間で一定時間内に転送可能なデータ量を意味する。

例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、Ｎビットアクセスでのリード動作において、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎ×Ｎビットをラッチ可能である。

この場合、リード動作では、ｎ×Ｎビットは、メモリルアレイ１３−３から内部バス（Ｉ／Ｏ幅＝ｎ×Ｎビット）を経由して、インターフェース１３−１に転送される。従って、Ｎビットアクセスでのリード動作において、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。

但し、各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）でのリード動作は、例えば、Ｎサイクル（Ｎ回のリード動作）により実行される。これは、１つのブロックＢＫ＿ｋは、レイアウトの都合から、１つのセンスアンプのみを有するためである。１つのブロックＢＫ＿ｋに１つのセンスアンプしかないため、１つのブロックＢＫ＿ｋからＮビットをリードするためには、Ｎサイクルが必要となる。これについては、後述する。

しかし、各ブロックＢＫ＿ｋは、例えば、レジスタを有し、ＮサイクルでリードされたＮビットは、レジスタ内に一時的に記憶される。このため、上述のように、Ｎビットアクセスでのリード動作では、ｎ×Ｎビットが、メモリセルアレイ１３−３から内部バス（Ｉ／Ｏ幅＝ｎ×Ｎビット）を経由して、インターフェース１３−１に転送される。

Ｎビットアクセスでのリード動作のレイテンシーは、ｔ_ｒｅａｄ×Ｎである。但し、ｔ_ｒｅａｄは、リード動作の１サイクルのレイテンシー（１ビットをリードするときのレイテンシー）である。

また、Ｎビットアクセスでのリード動作で発生するエネルギーは、Ｅ_ＷＬ、Ｅ_ｃｏｌ、及び、Ｅ_{ｓｅｎｓｉｎｇ}×Ｎを含む。但し、Ｅ_ＷＬは、ロウ(ワード線)をアクティベートするエネルギーでありＥ_ｃｏｌは、カラム（カラム選択線）をアクティベートするエネルギーであり、Ｅ_{ｓｅｎｓｉｎｇ}は、センスアンプによりデータをリードするときに要するエネルギーである。

また、例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、Ｎビットアクセスでのライト動作においても、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎ×Ｎビットをラッチ可能である。

この場合、ライト動作では、ｎ×Ｎビットは、インターフェース１３−１から内部バス（Ｉ／Ｏ幅＝ｎ×Ｎビット）を経由して、メモリルアレイ１３−３に転送される。また、メモリセルアレイ１３−３の各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）では、インターフェース１３−１から転送されたＮビットがレジスタ内に一時記憶される。従って、Ｎビットアクセスでのライト動作においても、リード動作と同様に、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。

但し、各ブロックＢＫ＿ｋでのライト動作は、例えば、２サイクル（２回のライト動作）により実行される。これは、不揮発性ＲＡＭ１３が、例えば、ＳＯＴ−ＭＲＡＭである場合に相当する。

例えば、ＳＯＴ−ＭＲＡＭの場合、１回目のライト動作において、各ブロックＢＫ＿ｋ内のＮビット（Ｎ個のメモリセル）に同一データ（例えば、０）をライトする。この後、２回目のライト動作において、各ブロックＢＫ＿ｋ内のＮビット（Ｎ個のメモリセル）をライトデータ（インターフェース１３−１から転送されたＮビット）に応じたデータ（０又は１）に保持又は変更する。これについては、後述する。

尚、各ブロックＢＫ＿ｋでのライト動作は、例えば、ＳＯＴ−ＭＲＡＭの場合、２サイクルであるが、１サイクル、又は、それ以外のサイクルで実行可能な不揮発性メモリがあれば、それを用いて実施例を実現することもできる。

Ｎビットアクセスでのライト動作のレイテンシー及びエネルギーの例を説明する。ここでは、不揮発性ＲＡＭ１３が、後述する図７のＳＯＴ−ＭＲＡＭであり、ライト動作が２サイクルで完了する場合を例とする。

Ｎビットアクセスでのライト動作のレイテンシーは、ｔ_{ｗｒｉｔｅ}×２である。但し、ｔ_{ｗｒｉｔｅ}は、ライト動作の１サイクルのレイテンシーである。

また、Ｎビットアクセスでのライト動作で発生するエネルギーは、Ｅ_ＷＬ、Ｅ_ｃｏｌ、Ｅ_ＢＬ×Ｎ、及び、Ｅ_ＳＯＴ×２を含む。但し、Ｅ_ＷＬは、ロウ(ワード線)をアクティベートするエネルギーでありＥ_ｃｏｌは、カラム（カラム選択線）をアクティベートするエネルギーであり、Ｅ_ＢＬは、ＳＯＴ−ＭＲＡＭでの電圧アシストに要するエネルギーであり、Ｅ_ＳＯＴは、ＳＯＴ−ＭＲＡＭでのライト電流の発生に要するエネルギーである。

ＳＯＴ−ＭＲＡＭでの電圧アシスト及びライト電流の発生については、後述する。

ここで、重要な点は、Ｎビットアクセスにおいて、リード動作でのＩ／Ｏ幅（ｎ×Ｎビット）と、ライト動作でのＩ／Ｏ幅（ｎ×Ｎビット）とが同じである、ということにある。両者が同じであるため、リード動作のアルゴリズムとライト動作のアルゴリズムを部分的に共通化できるため、不揮発性ＲＡＭ内のコントローラによるリード動作及びライト動作の制御が簡易化される。

一方、ランダムアクセスを指示する第２のコマンドが発行された場合、不揮発性ＲＡＭは、シングルビットアクセスを実行する。シングルビットアクセスでのＩ／Ｏ幅は、例えば、ｎである。

例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、シングルビットアクセスでのリード動作において、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎビットをラッチ可能である。

この場合、リード動作では、ｎビットは、メモリルアレイ１３−３から内部バス（Ｉ／Ｏ幅＝ｎビット）を経由して、インターフェース１３−１に転送される。従って、シングルビットアクセスでのリード動作において、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。

シングルビットアクセスでのリード動作のレイテンシーは、ｔ_ｒｅａｄである。また、シングルビットアクセスでのリード動作で発生するエネルギーは、Ｅ_ＷＬ、Ｅ_ｃｏｌ、及び、Ｅ_{ｓｅｎｓｉｎｇ}を含む。

また、例えば、図６に示すように、メモリセルアレイ１３−３がｎ個のブロック（メモリコア）ＢＫ＿１，…ＢＫ＿ｎを有する場合、シングルビットアクセスでのライト動作においても、不揮発性ＲＡＭ１３−１内のインターフェース（データバッファ）１３−１は、ｎビットをラッチ可能である。

この場合、ライト動作では、ｎビットは、インターフェース１３−１から内部バス（Ｉ／Ｏ幅＝ｎビット）を経由して、メモリルアレイ１３−３に転送される。また、メモリセルアレイ１３−３の各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）では、インターフェース１３−１から転送された１ビットがレジスタ内に一時記憶される。従って、シングルビットアクセスでのライト動作においても、リード動作と同様に、不揮発性ＲＡＭ１３内におけるアクセス効率が向上する。

但し、Ｎビットアクセスの場合と同様に、各ブロックＢＫ＿ｋでのライト動作は、例えば、２サイクル（２回のライト動作）により実行される。これは、不揮発性ＲＡＭ１３が、例えば、ＳＯＴ−ＭＲＡＭである場合に相当する。

例えば、ＳＯＴ−ＭＲＡＭの場合、１回目のライト動作において、各ブロックＢＫ＿ｋ内のライト対象となる１ビット（１個のメモリセル）に所定のデータ（例えば、０）をライトする。この後、２回目のライト動作において、各ブロックＢＫ＿ｋ内のライト対象となる１ビット（１個のメモリセル）をライトデータ（インターフェース１３−１から転送された１ビット）に応じたデータ（０又は１）に保持又は変更する。

ここで、ライト対象となる１ビット以外のＮ−１ビットは、１回目及び２回目のライト動作の双方において、ライト対象とならないように、マスクされる。シングルビットアクセスにおいて、例えば、ライト対象となる１ビット、及び、マスク対象となるＮ−１ビットは、レジスタに記憶されたデータに基づき判断する。これについては、後述する。

実施例において、シングルビットアクセスでのライト動作のレイテンシー及びエネルギーの例を説明する。ここでは、不揮発性ＲＡＭ１３がＳＯＴ−ＭＲＡＭであり、ライト動作が２サイクルで完了する場合を例とする。

シングルビットアクセスでのライト動作のレイテンシー及びエネルギーは、Ｎビットアクセスでのライト動作のレイテンシー及びエネルギーと同じである。即ち、シングルビットアクセスでのライト動作のレイテンシーは、ｔ_{ｗｒｉｔｅ}×２である。また、シングルビットアクセスでのライト動作で発生するエネルギーは、Ｅ_ＷＬ、Ｅ_ｃｏｌ、Ｅ_ＢＬ×Ｎ、及び、Ｅ_ＳＯＴ×２を含む。

ここで、重要な点は、シングルビットアクセスにおいても、リード動作でのＩ／Ｏ幅（ｎビット）と、ライト動作でのＩ／Ｏ幅（ｎビット）とが同じである、ということにある。両者が同じであるため、リード動作のアルゴリズムとライト動作のアルゴリズムを部分的に共通化できるため、不揮発性ＲＡＭ内のコントローラによるリード動作及びライト動作の制御が簡易化される。

（ＳＯＴ−ＭＲＡＭ）
実施例を適用可能な不揮発性ＲＡＭとして、ＳＯＴ−ＭＲＡＭを説明する。

・ 第１の例
図７は、ＳＯＴ−ＭＲＡＭの第１の例を示している。

ＳＯＴ−ＭＲＡＭ １３_ＳＯＴは、インターフェース１３−１、内部コントローラ１３−２、メモリセルアレイ１３−３、及び、ワード線デコーダ／ドライバ１７を備える。メモリセルアレイ１３−３は、ｎ個のブロック（メモリコア）ＢＫ＿１〜ＢＫ＿ｎを備える。但し、ｎは、２以上の自然数である。

コマンドＣＭＤは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。コマンドＣＭＤは、例えば、シーケンシャルアクセスを指示する第１のコマンド、及び、ランダムアクセスを指示する第２のコマンドを含む。

内部コントローラ１３−２は、コマンドＣＭＤを受けると、そのコマンドＣＭＤを実行するため、例えば、制御信号ＷＥ_１〜ＷＥ_ｎ，ＲＥ_１〜ＲＥ_ｎ，ＷＥ１／２，Ｗ_{ｓｅｌ＿１}〜Ｗ_{ｓｅｌ＿ｎ}，Ｒ_{ｓｅｌ＿１}〜Ｒ_{ｓｅｌ＿ｎ}，ＳＥ_１〜ＳＥ_ｎを出力する。これら制御信号の意味又は役割については、後述する。

アドレス信号Ａｄｄｒは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。また、アドレス信号Ａｄｄｒは、インターフェース１３−１において、ロウアドレスＡ_ｒｏｗと、カラムアドレスＡ_{ｃｏｌ＿１}〜Ａ_{ｃｏｌ＿ｎ}に分けられる。ロウアドレスＡ_ｒｏｗは、ワード線デコーダ／ドライバ１７に転送される。カラムアドレスＡ_{ｃｏｌ＿１}〜Ａ_{ｃｏｌ＿ｎ}は、ｎ個のブロックＢＫ＿１〜ＢＫ＿ｎに転送される。

ＤＡ_１〜ＤＡ_ｎは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。インターフェース１３−１及び各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）間におけるＩ／Ｏ幅（ビット幅）は、上述したように、Ｎビットアクセスの場合、Ｎビットであり、シングルビットアクセスの場合、１ビットである。

各ブロックＢＫ＿ｋは、サブアレイＡ_{ｓｕｂ＿ｋ}、リード／ライト回路１５、及び、カラムセレクタ１６を備える。

カラムセレクタ１６は、ｊ個のカラム（ｊは、２以上の自然数）ＣｏＬ_１〜ＣｏＬ_ｊのうちの１つを選択し、選択された１つのカラムＣｏＬ_ｐ（ｐは、１〜ｊのうちの１つ）をリード／ライト回路１５に電気的に接続する。例えば、選択されたカラムＣｏＬ_ｐがＣｏＬ_１である場合、導電線ＬＢＬ_１〜ＬＢＬ_８，ＳＢＬ_１，ＷＢＬ_１は、それぞれ、カラムセレクタ１６を経由して、導電線ＬＢＬ_１〜ＬＢＬ_８，ＳＢＬ，ＷＢＬとして、リード／ライト回路１５に電気的に接続される。

サブアレイＡ_{ｓｕｂ＿ｋ}は、例えば、メモリセルＭ_１１（ＭＣ_１〜ＭＣ_８）〜Ｍ_１ｊ（ＭＣ_１〜ＭＣ_８），Ｍ_ｉ１（ＭＣ_１〜ＭＣ_８）〜Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８）を備える。

サブアレイＡ_{ｓｕｂ＿ｋ}の例を、図８のサブアレイＡ_{ｓｕｂ＿１}の等価回路を用いて説明する。

図８のＭ_１１（ＭＣ_１〜ＭＣ_８）〜Ｍ_１ｊ（ＭＣ_１〜ＭＣ_８）、Ｍ_ｉ１（ＭＣ_１〜ＭＣ_８）〜Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８）、ＷＬ_１〜ＷＬ_ｉ、ＳＷＬ_１〜ＳＷＬ_ｉ、ＳＢＬ_１〜ＳＢＬ_ｊ、ＷＢＬ_１〜ＷＢＬ_ｊ、ＬＢＬ_１〜ＬＢＬ_８、Ｑ_Ｗ、及び、Ｑ_Ｓは、それぞれ、図７のＭ_１１（ＭＣ_１〜ＭＣ_８）〜Ｍ_１ｊ（ＭＣ_１〜ＭＣ_８）、Ｍ_ｉ１（ＭＣ_１〜ＭＣ_８）〜Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８）、ＷＬ_１〜ＷＬ_ｉ、ＳＷＬ_１〜ＳＷＬ_ｉ、ＳＢＬ_１〜ＳＢＬ_ｊ、ＷＢＬ_１〜ＷＢＬ_ｊ、ＬＢＬ_１〜ＬＢＬ_８、Ｑ_Ｗ、及び、Ｑ_Ｓに対応する。

導電線Ｌ_ＳＯＴは、第１の方向に延びる。セルユニットＭ_ｉｊは、導電線Ｌ_ＳＯＴに対応し、複数のメモリセルＭＣ_１〜ＭＣ_８を含む。複数のメモリセルＭＣ_１〜ＭＣ_８の数は、ＮビットアクセスにおけるＮに対応する。本例では、複数のメモリセルＭＣ_１〜ＭＣ_８は、８個であるが、これに限定されることはない。例えば、複数のメモリセルＭＣ_１〜ＭＣ_８は、２個以上であればよい。

複数のメモリセルＭＣ_１〜ＭＣ_８は、それぞれ、記憶素子ＭＴＪ_１〜ＭＴＪ_８と、トランジスタＴ_１〜Ｔ_８と、を備える。

記憶素子ＭＴＪ_１〜ＭＴＪ_８は、それぞれ、磁気抵抗効果素子である。例えば、記憶素子ＭＴＪ_１〜ＭＴＪ_８の各々は、可変の磁化方向を有する第１の磁性層（記憶層）と、不変の磁化方向を有する第２の磁性層（参照層）と、第１及び第２の磁性層間の非磁性層（トンネルバリア層）と、を備え、第１の磁性層は、導電線Ｌ_ＳＯＴに接触する。

この場合、導電線Ｌ_ＳＯＴは、スピン軌道カップリング（Spin orbit coupling）又はラシュバ効果（Rashba effect）により、記憶素子ＭＴＪ_１〜ＭＴＪ_８の第１の磁性層の磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線Ｌ_ＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属を含み、かつ、５〜２０ｎｍ（例えば、１０ｎｍ程度）の厚さを有する。導電線Ｌ_ＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属の層に加えて、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）などの金属の層を含む２層以上の多層構造にしてもよい。さらに導電線Ｌ_ＳＯＴは、上記に挙げたうちの単一の金属元素で結晶構造だけが異なる複数の層、上記に挙げたうちの単一の金属元素が酸化もしくは窒化した層を含む２層以上の多層構造にしてもよい。

トランジスタＴ_１〜Ｔ_８は、例えば、それぞれ、ＮチャネルＦＥＴ（Field effect transistor）である。トランジスタＴ_１〜Ｔ_８は、半導体基板の上部に配置され、かつ、チャネル（電流経路）が半導体基板の表面に交差する縦方向である、いわゆる縦型トランジスタであるのが望ましい。

記憶素子ＭＴＪ_ｄ（ｄは、１〜８のうちの１つ）は、第１の端子（記憶層）及び第２の端子（参照層）を有し、第１の端子が導電線Ｌ_ＳＯＴに接続される。トランジスタＴ_ｄは、第３の端子（ソース／ドレイン）、第４の端子（ソース／ドレイン）、第３及び第４の端子間のチャネル（電流経路）、及び、チャネルの発生を制御する制御電極（ゲート）を有し、第３の端子が第２の端子に接続される。

導電線ＷＬ_１〜ＷＬ_ｉは、第１の方向に延び、かつ、トランジスタＴ_１〜Ｔ_８の制御電極に接続される。導電線ＬＢＬ_１〜ＬＢＬ_８は、それぞれ、第１の方向に交差する第２の方向に延び、かつ、トランジスタＴ_１〜Ｔ_８の第４の端子に接続される。

導電線Ｌ_ＳＯＴは、第１及び第２の端部を有する。

トランジスタＱ_Ｓは、導電線Ｌ_ＳＯＴの第１の端部及び導電線ＳＢＬ_１〜ＳＢＬ_ｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。トランジスタＱ_Ｗは、導電線Ｌ_ＳＯＴの第２の端部及び導電線ＷＢＬ_１〜ＷＢＬ_ｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。

導電線ＳＷＬ_１〜ＳＷＬ_ｉは、第１の方向に延び、かつ、トランジスタＱ_Ｓ，Ｑ_Ｗの制御電極に接続される。導電線ＳＢＬ_１〜ＳＢＬ_ｊ，ＷＢＬ_１〜ＷＢＬ_ｊは、それぞれ、第２の方向に延びる。

本例では、導電線Ｌ_ＳＯＴの第１の端部にトランジスタＱ_Ｓが接続され、導電線Ｌ_ＳＯＴの第２の端部にトランジスタＱ_Ｗが接続されるが、それらのうちの１を省略してもよい。

本例によれば、ＳＯＴ−ＭＲＡＭを実用化するためのアーキテクチャー又はレイアウトが実現される。これにより、各種システムで使用可能な不揮発性ＲＡＭを実現できる。

図９乃至図１４は、ＳＯＴ−ＭＲＡＭのデバイス構造の例を示している。

これらの図において、Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８，ＭＴＪ_１〜ＭＴＪ_８，Ｔ_１〜Ｔ_８）、ＷＬ_ｉ、ＳＷＬ_ｉ、ＳＢＬ_ｊ、ＷＢＬ_ｊ、ＬＢＬ_１〜ＬＢＬ_８、Ｑ_Ｗ、及び、Ｑ_Ｓは、それぞれ、図７及び図８のＭ_ｉｊ（ＭＣ_１〜ＭＣ_８，ＭＴＪ_１〜ＭＴＪ_８，Ｔ_１〜Ｔ_８）、ＷＬ_ｉ、ＳＷＬ_ｉ、ＳＢＬ_ｊ、ＷＢＬ_ｊ、ＬＢＬ_１〜ＬＢＬ_８、Ｑ_Ｗ、及び、Ｑ_Ｓに対応する。

図９の例では、導電線Ｌ_ＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱ_Ｓ，Ｑ_Ｗは、半導体基板２１の表面領域内にいわゆる横型トランジスタ(ＦＥＴ)として配置される。ここで、横型トランジスタとは、チャネル（電流経路）が半導体基板２１の表面に沿う方向であるトランジスタをいうものとする。

記憶素子ＭＴＪ_１〜ＭＴＪ_８は、導電線Ｌ_ＳＯＴ上に配置され、トランジスタＴ_１〜Ｔ_８は、記憶素子ＭＴＪ_１〜ＭＴＪ_８上に配置される。トランジスタＴ_１〜Ｔ_８は、いわゆる縦型トランジスタである。また、導電線ＬＢＬ_１〜ＬＢＬ_８，ＳＢＬ_ｊ，ＷＢＬ_ｊは、トランジスタＴ_１〜Ｔ_８上に配置される。

図１０の例では、導電線Ｌ_ＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱ_Ｓ，Ｑ_Ｗ及び記憶素子ＭＴＪ_１〜ＭＴＪ_８は、導電線Ｌ_ＳＯＴ上に配置される。トランジスタＴ_１〜Ｔ_８は、記憶素子ＭＴＪ_１〜ＭＴＪ_８上に配置される。トランジスタＱ_Ｓ，Ｑ_Ｗ及びトランジスタＴ_１〜Ｔ_８は、いわゆる縦型トランジスタである。

また、導電線ＬＢＬ_１〜ＬＢＬ_８は、トランジスタＴ_１〜Ｔ_８上に配置され、かつ、導電線ＳＢＬ_ｊ，ＷＢＬ_ｊは、トランジスタＱ_Ｓ，Ｑ_Ｗ上に配置される。

図１１の例では、導電線ＬＢＬ_１〜ＬＢＬ_８，ＳＢＬ_ｊ，ＷＢＬ_ｊは、半導体基板２１の上部に配置される。トランジスタＴ_１〜Ｔ_８は、導電線ＬＢＬ_１〜ＬＢＬ_８上に配置され、かつ、トランジスタＱ_Ｓ，Ｑ_Ｗは、導電線ＳＢＬ_ｊ，ＷＢＬ_ｊ上に配置される。記憶素子ＭＴＪ_１〜ＭＴＪ_８は、トランジスタＴ_１〜Ｔ_８上に配置される。

また、導電線Ｌ_ＳＯＴは、トランジスタＴ_１〜Ｔ_８上、及び、トランジスタＱ_Ｓ，Ｑ_Ｗ上に配置される。トランジスタＱ_Ｓ，Ｑ_Ｗ及びトランジスタＴ_１〜Ｔ_８は、いわゆる縦型トランジスタである。

図９乃至図１１の例において、記憶素子ＭＴＪ_１〜ＭＴＪ_８は、可変の磁化方向を有する第１の磁性層（記憶層）２２と、不変の磁化方向を有する第２の磁性層（参照層）２３と、第１及び第２の磁性層２２，２３間の非磁性層（トンネルバリア層）２４と、を備え、第１の磁性層２２は、導電線Ｌ_ＳＯＴに接触する。

また、第１及び第２の磁性層２２，２３は、半導体基板２１の表面に沿う面内方向で、かつ、導電線Ｌ_ＳＯＴが延びる第１の方向に交差する第２の方向に、磁化容易軸（easy-axis of magnetization）を有する。

例えば、図１２は、図９及び図１０のメモリセルＭＣ_１のデバイス構造の例を示している。この例では、トランジスタＴ_１は、第１及び第２の方向に交差する第３の方向、即ち、半導体基板２１の表面に交差する方向に延びる半導体ピラー（例えば、シリコンピラー）２５と、半導体ピラー２５の側面を覆うゲート絶縁層（例えば、酸化シリコン）２６と、半導体ピラー２５及びゲート絶縁層２６を覆う導電線ＷＬ_ｉと、を備える。

図１２の例では、第１及び第２の磁性層２２，２３の磁化容易軸は、第２の方向であるが、図１３の例に示すように、第１の方向であってもよいし、又は、図１４の例に示すように、第３の方向であってもよい。図１２及び図１３の記憶素子ＭＴＪ_１は、面内磁化型の磁気抵抗効果素子と呼ばれ、図１４の記憶素子ＭＴＪ_１は、垂直磁化型の磁気抵抗効果素子と呼ばれる。

尚、図１１のメモリセルＭＣ_１は、図１２乃至図１４のデバイス構造を上下逆にすればよい。

図１２乃至図１４のメモリセルＭＣ_１の特徴は、リード動作において使用するリード電流Ｉ_ｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉ_{ｗｒｉｔｅ}の電流パスと、が異なることにある。

例えば、リード動作において、リード電流Ｉ_ｒｅａｄは、導電線ＬＢＬ_１から導電線Ｌ_ＳＯＴに向かって、又は、導電線Ｌ_ＳＯＴから導電線ＬＢＬ_１に向かって流れる。これに対し、ライト動作において、ライト電流Ｉ_{ｗｒｉｔｅ}は、導電線Ｌ_ＳＯＴ内を右から左に向かって、又は、左から右に向かって流れる。

ＳＴＴ（Spin transfer torque）−ＭＲＡＭでは、リード動作において使用するリード電流Ｉ_ｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉ_{ｗｒｉｔｅ}の電流パスと、は同じである。この場合、リード動作においてライト現象を発生させないために、熱擾乱耐性（thermal stability）Δなどを考慮して、リード電流Ｉ_ｒｅａｄとライト電流Ｉ_{ｗｒｉｔｅ}のマージンを十分に確保しなければならない。

しかし、メモリセルの微細化などが原因し、リード電流Ｉ_ｒｅａｄ及びライト電流Ｉ_{ｗｒｉｔｅ}は共に小さくなっており、両者のマージンを十分に確保するのが難しくなっている。

本例のＳＯＴ−ＭＲＡＭによれば、リード電流Ｉ_ｒｅａｄの電流パスとライト電流Ｉ_{ｗｒｉｔｅ}の電流パスとが異なるため、メモリセルの微細化などが原因し、リード電流Ｉ_ｒｅａｄ及びライト電流Ｉ_{ｗｒｉｔｅ}が共に小さくなっても、熱擾乱耐性Δなどを考慮して、両者のマージンを十分に確保することができる。

図１５は、図７のワード線デコーダ／ドライバの例を示している。

ワード線デコーダ／ドライバ１７は、リード動作又はライト動作において、導電線ＷＬ_１〜ＷＬ_ｉ及び導電線ＳＷＬ_１〜ＳＷＬ_ｉをアクティベート（activate）又はデアクティベート（deactivate）する機能を有する。

導電線ＷＬ_１〜ＷＬ_ｉをアクティベートするとは、トランジスタＴ_１〜Ｔ_８をオンにする（電流経路を発生させる）オン電位を導電線ＷＬ_１〜ＷＬ_ｉに印加することを意味する。導電線ＳＷＬ_１〜ＳＷＬ_ｉをアクティベートするとは、トランジスタＱ_Ｓ，Ｑ_Ｗをオンにする（電流経路を発生させる）オン電位を導電線ＳＷＬ_１〜ＳＷＬ_ｉに印加することを意味する。

また、導電線ＷＬ_１〜ＷＬ_ｉをデアクティベートするとは、トランジスタＴ_１〜Ｔ_８をオフにする（電流経路を発生させない）オフ電位を導電線ＷＬ_１〜ＷＬ_ｉに印加することを意味する。導電線ＳＷＬ_１〜ＳＷＬ_ｉをデアクティベートするとは、トランジスタＱ_Ｓ，Ｑ_Ｗをオフにする（電流経路を発生させない）オフ電位を導電線ＳＷＬ_１〜ＳＷＬ_ｉに印加することを意味する。

オア回路３１及びアンド回路３２_１〜３２_ｉは、デコード回路である。

例えば、リード動作の場合、図７の内部コントローラ１３−２からのリードイネーブル信号ＲＥがアクティブ（１）になる。また、ライト動作の場合、図７の内部コントローラ１３−２からのライトイネーブル信号ＷＥがアクティブ（１）になる。

ロウアドレス信号Ａ_ｒｏｗは、例えば、Ｒビット（Ｒは２以上の自然数）を有し、かつ、ｉ（ロウの数）＝２^Ｒの関係を有する。

リード動作又はライト動作において、ロウアドレス信号Ａ_ｒｏｗがワード線デコーダ／ドライバ１７に入力されると、アンド回路３２_１〜３２_ｉのうちの１つの出力信号がアクティブ（１）になる。例えば、ロウアドレス信号Ａ_ｒｏｗが００…００（全て０）の場合、アンド回路３２_１の出力信号がアクティブとなる。また、ロウアドレス信号Ａ_ｒｏｗが１１…１１（全て１）の場合、アンド回路３２_ｉの出力信号がアクティブとなる。

ドライブ回路３３_１〜３３_ｉ及びドライブ回路３４_１〜３４_ｉは、それぞれ、アンド回路３２_１〜３２_ｉに対応する。

アンド回路３２_１の出力信号がアクティブ（１）の場合、ドライブ回路３３_１は、導電線ＷＬ_１にオン電位を出力し、ドライブ回路３４_１は、導電線ＳＷＬ_１にオン電位を出力する。アンド回路３２_１の出力信号がノンアクティブ（０）の場合、ドライブ回路３３_１は、導電線ＷＬ_１にオフ電位を出力し、ドライブ回路３４_１は、導電線ＳＷＬ_１にオフ電位を出力する。

同様に、アンド回路３２_ｉの出力信号がアクティブ（１）の場合、ドライブ回路３３_ｉは、導電線ＷＬ_ｉにオン電位を出力し、ドライブ回路３４_ｉは、導電線ＳＷＬ_ｉにオン電位を出力する。アンド回路３２_ｉの出力信号がノンアクティブ（０）の場合、ドライブ回路３３_ｉは、導電線ＷＬ_ｉにオフ電位を出力し、ドライブ回路３４_ｉは、導電線ＳＷＬ_ｉにオフ電位を出力する。

図１６Ａは、図７のリード／ライト回路の例を示している。

リード／ライト回路１５は、リード動作又はライト動作において、図７の内部コントローラ１３−２からの指示に基づき、マルチビットアクセス及びシングルビットアクセスの１つを選択し、かつ、リード動作又はライト動作を実行する。

リード／ライト回路１５は、リード回路と、ライト回路と、を備える。

ライト回路は、ＲＯＭ３５，３７、セレクタ（マルチプレクサ）３６，３９、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂ、トランスファーゲートＴＧ、データレジスタ３８、マスクレジスタ４０、アンド回路４１_１〜４１_８、及び、電圧アシストドライバ４２_１〜４２_８を含む。

ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、互いに逆向きの第１のライト電流及び第２のライト電流のうちの１つを、例えば、図９乃至図１１の導電線Ｌ_ＳＯＴに発生させる機能を有する。

ここで、第１のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図９乃至図１１の記憶素子ＭＴＪ_１〜ＭＴＪ_８に０をライトする、即ち、図９乃至図１１の記憶素子ＭＴＪ_１〜ＭＴＪ_８の第１及び第２の磁性層２２，２３の磁化方向の関係をパラレル状態にするための電流である。

また、第２のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図９乃至図１１の記憶素子ＭＴＪ_１〜ＭＴＪ_８に１をライトする、即ち、図９乃至図１１の記憶素子ＭＴＪ_１〜ＭＴＪ_８の第１及び第２の磁性層２２，２３の磁化方向の関係をアンチパラレル状態にするための電流である。

電圧アシストドライバ４２_１〜４２_８は、上述の第１及び第２のライト電流を用いた０／１−ライト動作を許可／禁止する機能を有する。

例えば、０／１−ライト動作を許可する場合、電圧アシストドライバ４２_１〜４２_８は、０／１−ライト動作を行い易くするアシスト電位Ｖ_{ｄｄ＿Ｗ２}を、例えば、図９乃至図１１の導電線ＬＢＬ_１〜ＬＢＬ_８に選択的に印加する。この場合、図９乃至図１１の第１の磁性層（記憶層）２２の磁化方向を不安定化させる電圧が記憶素子ＭＴＪ_１〜ＭＴＪ_８に発生するため、第１の磁性層２２の磁化方向が反転し易くなる。

尚、図１６Ｂに示すように、０／１−ライト動作を許可する場合、電圧アシストドライバ４２_１〜４２_８は、それぞれ、０／１−ライト動作を行い易くするアシスト電位Ｖ_{ｄｄ＿Ｗ２}〜Ｖ_{ｄｄ＿Ｗ9}を、例えば、図９乃至図１１の導電線ＬＢＬ_１〜ＬＢＬ_８に選択的に印加してもよいも。即ち、図９乃至図１１の導電線ＬＢＬ_１〜ＬＢＬ_８に印加されるアシスト電位は、それぞれ異なっていてもよい。

また、０／１−ライト動作を禁止する場合、電圧アシストドライバ４２_１〜４２_８は、０／１−ライト動作を行い難くする禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}を、例えば、図９乃至図１１の導電線ＬＢＬ_１〜ＬＢＬ_８に選択的に印加する。この場合、図９乃至図１１の第１の磁性層（記憶層）２２の磁化方向を不安定化させる電圧が記憶素子ＭＴＪ_１〜ＭＴＪ_８に発生しないか、又は、第１の磁性層２２の磁化方向を安定化させる電圧が記憶素子ＭＴＪ_１〜ＭＴＪ_８に発生するため、第１の磁性層２２の磁化方向が反転し難くなる。

尚、０／１−ライト動作を禁止する場合、電圧アシストドライバ４２_１〜４２_８は、禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}を導電線ＬＢＬ_１〜ＬＢＬ_８に印加することに代えて、導電線ＬＢＬ_１〜ＬＢＬ_８を電気的にフローティング状態にしてもよい。

リード回路は、シフトレジスタ４３，４６、リードドライバ４４_１〜４４_８、及び、センス回路４５を含む。

リードドライバ４４_１〜４４_８は、例えば、リード電流を発生させる選択電位Ｖ_ｄｄ＿ｒを、図９乃至図１１の導電線ＬＢＬ_１〜ＬＢＬ_８に選択的に印加する機能を有する。この場合、選択電位Ｖ_ｄｄ＿ｒが印加された１本の導電線ＬＢＬ_ｄ（ｄは、１〜８のうちの１つ）から図９乃至図１１の導電線Ｌ_ＳＯＴにリード電流が流れるため、リード対象としての記憶素子ＭＴＪ_ｄからデータがリードされる。

ここで、リードドライバ４４_１〜４４_８は、導電線ＬＢＬ_１〜ＬＢＬ_８のうち、導電線ＬＢＬ_ｄ以外の残りの７本の導電線に、リード電流を発生させない非選択電位Ｖ_{ｉｎｈｉｂｉｔ＿ｒ}を印加してもよいし、これに代えて、これら７本の導電線を電気的にフローティング状態にしてもよい。

センス回路４５は、例えば、１つのリード／ライト回路１５内に１つ設けられる。即ち、センス回路４５は、１つのブロック（メモリコア）ＢＫ＿ｋ内に１つだけ設けられる。

センス回路４５は、例えば、図１７に示すように、センスアンプＳＡ_ｎ、クランプトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑ_{ｃｌａｍｐ}、イコライズトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑ_ｅｑｕ、及び、リセットトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑ_ｒｓｔを含む。

図７の内部コントローラ１３−２からの制御信号ＲＥ_ｎがアクティブ（ハイレベル）のとき、クランプトランジスタＱ_{ｃｌａｍｐ}は、オンになる。また、図７の内部コントローラ１３−２からの制御信号ＳＥ_ｎがアクティブ（ハイレベル）、即ち、制御信号ｂＳＥｎがアクティブ（ロウレベル）のとき、センスアンプＳＡ_ｎは、動作状態になる。

本例では、センスアンプＳＡ_ｎは、リード対象のメモリセルから導電線ＳＢＬに流れるセル電流（リード電流）Ｉ_ｍｃと、リファレンスセルに流れるリファレンス電流Ｉ_ｒｃと、を比較する電流センス方式を有するが、これに限定されることはない。センスアンプＳＡ_ｎは、例えば、電圧センス方式や自己参照方式のセンスアンプ回路を採用してもよい。

また、制御信号φ_ｅｑｕがアクティブ（ハイレベル）のとき、イコライズトランジスタＱ_ｅｑｕがオンとなり、例えば、センスアンプＳＡ_ｎの２つの入出力ノードＮ_ｍｃ，Ｎ_ｒｃの電位がイコライズされる。また、制御信号φ_ｒｓｔがアクティブ（ハイレベル）のとき、リセットトランジスタＱ_ｒｓｔがオンとなる。

次に、図１５のワード線デコーダ／ドライバ１７、及び、図１６のリード／ライト回路１５を用いたリード動作の例及びライト動作の例を説明する。

・ライト動作
［マルチビットアクセス］
図７の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのライトコマンドＣＭＤを受けると、マルチビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、マルチビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。

１回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）に同一データ（例えば、０）をライトする動作である。

まず、図１５のワード線デコーダ／ドライバ１７において、ライトイネーブル信号ＷＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２_ｉの出力信号が１となる。従って、導電線ＷＬ_ｉ，ＳＷＬ_ｉは、ドライバ３３_ｉ，３４_ｉによりアクティベートされる。

次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。制御信号ＷＥ１／２は、１回目のライト動作及び２回目のライト動作のうちの１つを選択する信号であり、例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。

この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖ_ｓｓを出力する。

また、ライト動作では、制御信号ＷＥ_ｎがアクティブ（ハイレベル）になるため、トランスファーゲートＴＧは、オンである。

従って、ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図１８Ａに示すように、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において右から左に向かって流れる。

また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、ＲＯＭデータとして、ＲＯＭ３７からのオール１（１１１１１１１１）を選択し、かつ、出力する。また、マルチビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗ_{ｓｅｌ＿１}を用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。

従って、複数のアンド回路４１_１〜４１_８の全ては、出力信号として１を出力する。この時、複数の電圧アシストドライバ４２_１〜４２_８の全ては、例えば、アシスト電位Ｖ_{ｄｄ＿Ｗ２}を複数の導電線ＬＢＬ_１〜ＬＢＬ_８に出力する。

即ち、例えば、図１８Ａに示すように、複数の導電線ＬＢＬ_１〜ＬＢＬ_８の全てにアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加された状態において、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}が導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって流れる。

結果として、１回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）の全てに同一データがライトされる。但し、ここでは、１回目のライト動作において、０をライトする、即ち、複数の記憶素子ＭＴＪ_１〜ＭＴＪ_８の全てをパラレル状態にするものとする。

また、図１６Ｂ及び図１８Ｂに示すように、複数の導電線ＬＢＬ_１〜ＬＢＬ_８のそれぞれに印加されるアシスト電位は、予め複数の（例えば８種類の）電源線を用意することで、それぞれ異なる電位Ｖ_{ｄｄ＿ｗ２}〜Ｖ_{ｄｄ＿ｗ９}としてもよい。

２回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）にライトされた同一データ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。

まず、図１５のワード線デコーダ／ドライバ１７において、導電線ＷＬ_ｉ，ＳＷＬ_ｉは、アクティベートされた状態が保持される。

次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。

この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖ_ｓｓを出力する。

１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ａ回路が出力するライトパルス信号のドライブ電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号のドライブ電位とは、異なるドライブ電位であってもよい。また、１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂ回路が出力するライトパルス信号の接地電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号の接地電位とは、異なる接地電位であってもよい。

ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図１９Ａに示すように、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において左から右に向かって流れる。

また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、データレジスタ３８内に記憶されたライトデータ（例えば、０１０１１１００）を選択し、かつ、出力する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、マルチビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗ_{ｓｅｌ＿１}を用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。

従って、複数のアンド回路４１_１〜４１_８は、ライトデータに応じた出力信号（例えば、０１０１１１００）を出力する。この時、複数の電圧アシストドライバ４２_１〜４２_８の各々は、例えば、ライトデータが１の場合、アシスト電位Ｖ_{ｄｄ＿Ｗ２}を出力し、ライトデータが０の場合、禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}を出力する。

即ち、例えば、図１９Ａに示すように、ライトデータが０１０１１１００の場合、導電線ＬＢＬ_１，ＬＢＬ_３，ＬＢＬ_７，ＬＢＬ_８に禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}が印加され、かつ、導電線ＬＢＬ_２，ＬＢＬ_４，ＬＢＬ_５，ＬＢＬ_６にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加された状態において、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}が導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって流れる。

結果として、２回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ_１，ＭＴＪ_３，ＭＴＪ_７，ＭＴＪ_８のデータは、０が保持される、即ち、０がライトされる。また、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ_２，ＭＴＪ_４，ＭＴＪ_５，ＭＴＪ_６のデータは、０から１に変化される、即ち、１がライトされる。

また、図１６Ｂ及び図１９Ｂに示すように、導電線ＬＢＬ_２，ＬＢＬ_４，ＬＢＬ_５，ＬＢＬ_６に印加されるアシスト電位は、それぞれ、Ｖ_{ｄｄ＿Ｗ３}，Ｖ_{ｄｄ＿Ｗ5}，Ｖ_{ｄｄ＿Ｗ6}，Ｖ_{ｄｄ＿Ｗ7}としてもよい。導電線ＬＢＬ_１，ＬＢＬ_３，ＬＢＬ_７，ＬＢＬ_８に印加される禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}についても、それぞれ、異なる電位としてもよい。また、電圧アシストの電圧効果の効率が十分に高い場合には、禁止電位Ｖ_{ｉｎｈｉｂｉｔ}は、フローティング電位に代えることもできる。

但し、ここでは、２回目のライト動作において、複数の記憶素子ＭＴＪ_１〜ＭＴＪ_８に選択的に１をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８を選択的にパラレル状態からアンチパラレル状態に変化させるものとする。

［シングルビットアクセス］
図７の内部コントローラ１３−２は、例えば、ランダムアクセスのライトコマンドＣＭＤを受けると、シングルビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、シングルビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。

１回目のライト動作は、ライト対象としてのシングルビットに所定のデータ（例えば、０）をライトする動作である。

まず、図１５のワード線デコーダ／ドライバ１７において、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２_ｉの出力信号が１となる。従って、導電線ＷＬ_ｉ，ＳＷＬ_ｉは、ドライバ３３_ｉ，３４_ｉによりアクティベートされる。

次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。

この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖ_ｓｓを出力する。

ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図２０Ａに示すように、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において右から左に向かって流れる。

また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、ＲＯＭデータとして、ＲＯＭ３７からのオール１（１１１１１１１１）を選択し、かつ、出力する。また、シングルビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗ_{ｓｅｌ＿１}を用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。

例えば、記憶素子ＭＴＪ_４をライト対象とする場合、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ_４に接続される導電線ＬＢＬ_４に対応する１ビットが１に設定される。この場合、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。

従って、複数のアンド回路４１_１〜４１_８のうち、アンド回路４１_４は、出力信号として１を出力し、残りのアンド回路４１_１〜４１_３，４１_５〜４１_８は、出力信号として０を出力する。この時、複数の電圧アシストドライバ４２_１〜４２_８のうち、電圧アシストドライバ４２_４は、アシスト電位Ｖ_{ｄｄ＿Ｗ２}を導電線ＬＢＬ_４に出力し、残りの電圧アシストドライバ４２_１〜４２_３，４２_５〜４２_８は、禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}を導電線ＬＢＬ_１〜ＬＢＬ_３，ＬＢＬ_５〜ＬＢＬ_８に出力する。

即ち、例えば、図２０Ａに示すように、導電線ＬＢＬ_４にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加され、かつ、導電線ＬＢＬ_１〜ＬＢＬ_３，ＬＢＬ_５〜ＬＢＬ_８に禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}が印加された状態において、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}が導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって流れる。

結果として、１回目のライト動作では、ライト対象としてのシングルビット、例えば、記憶素子ＭＴＪ_４に所定のデータ（例えば、０）がライトされる。

また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、１回目のライト動作において、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータが０に変化することはなく、これら記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータは保護される。

尚、図１６Ｂ及び図２０Ｂに示すように、複数の導電線ＬＢＬ_１〜ＬＢＬ_８に印加するアシスト電位として、それぞれ異なる電位Ｖ_{ｄｄ＿ｗ２}〜Ｖ_{ｄｄ＿ｗ９}を用意しておくことで、導電線ＬＢＬ_４にアシスト電位Ｖ_{ｄｄ＿Ｗ５}が印加された状態において、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}を導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって流してもよい。導電線ＬＢＬ_１〜ＬＢＬ_３，ＬＢＬ_５〜ＬＢＬ_８に印加される禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}についても、それぞれ、異なる電位としてもよい。また、電圧アシストの電圧効果の効率が十分に高い場合には、禁止電位Ｖ_{ｉｎｈｉｂｉｔ}は、フローティング電位に代えることもできる。

２回目のライト動作は、ライト対象としてのシングルビットにライトされた所定のデータ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。

まず、図１５のワード線デコーダ／ドライバ１７において、導電線ＷＬ_ｉ，ＳＷＬ_ｉは、アクティベートされた状態が保持される。

次に、図７の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。

この場合、図１６Ａのリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖ_ｓｓを出力する。

１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ａ回路が出力するライトパルス信号のドライブ電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号のドライブ電位とは、異なるドライブ電位であってもよい。また、１回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂ回路が出力するライトパルス信号の接地電位と、２回目のライト動作でライトドライバ／シンカーＤ／Ｓ＿Ｂが出力するライトパルス信号の接地電位とは、異なる接地電位であってもよい。

ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。この時、図７のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図２１Ａに示すように、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において左から右に向かって流れる。

また、図１６Ａのリード／ライト回路１５において、セレクタ３９は、データレジスタ３８内に記憶されたライトデータ（例えば、×××１××××）を選択し、かつ、出力する。但し、×は、無効データ（Invalid data）を意味する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、シングルビットアクセスでは、図７の内部コントローラ１３−２は、例えば、制御信号Ｗ_{ｓｅｌ＿１}を用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。

例えば、１回目のライト動作において記憶素子ＭＴＪ_４がライト対象である場合、２回目のライト動作においても、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ_４に接続される導電線ＬＢＬ_４に対応する１ビットが１に設定される。即ち、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。

従って、複数のアンド回路４１_１〜４１_８のうち、アンド回路４１_４は、ライトデータに応じた出力信号（例えば、１）を出力する。この時、電圧アシストドライバ４２_４は、例えば、ライトデータが１の場合、アシスト電位Ｖ_{ｄｄ＿Ｗ２}を出力し、ライトデータが０の場合、禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}を出力する。

また、複数のアンド回路４１_１〜４１_８のうち、アンド回路４１_１〜４１_３，４１_５〜４１_８は、例えば、０を出力する。この時、電圧アシストドライバ４２_１〜４２_３，４２_５〜４２_８は、例えば、禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}を出力する。

即ち、例えば、図２１Ａに示すように、ライトデータが×××１××××であり、かつ、マスクデータが０００１００００である場合、導電線ＬＢＬ_１〜ＬＢＬ_３，ＬＢＬ_５〜ＬＢＬ_８に禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}が印加され、かつ、導電線ＬＢＬ_４にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加された状態において、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}が導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって流れる。

結果として、２回目のライト動作では、ライト対象としてのシングルビット、例えば、憶素子ＭＴＪ_４のデータは、所定のデータ（例えば、０）から１に変化される、即ち、１がライトされる。一方、ライトデータが０のときは、記憶素子ＭＴＪ_４のデータは、所定のデータ（例えば、０）が保持される、即ち、０がライトされる。

また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、２回目のライト動作においても、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータが１に変化することはなく、これら記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータは保護される。

尚、図１６Ｂ及び図２１Ｂに示すように、複数の導電線ＬＢＬ_１〜ＬＢＬ_８に印加するアシスト電位として、それぞれ異なる電位Ｖ_{ｄｄ＿ｗ２}〜Ｖ_{ｄｄ＿ｗ９}を用意しておくことで、導電線ＬＢＬ_４にアシスト電位Ｖ_{ｄｄ＿Ｗ５}が印加された状態において、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}を導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって流してもよい。導電線ＬＢＬ_１〜ＬＢＬ_３，ＬＢＬ_５〜ＬＢＬ_８に印加される禁止電位Ｖ_{ｉｎｈｉｂｉｔ＿Ｗ}についても、それぞれ、異なる電位としてもよい。また、電圧アシストの電圧効果の効率が十分に高い場合には、禁止電位Ｖ_{ｉｎｈｉｂｉｔ}は、フローティング電位に代えることもできる。

また、複数の電圧アシストドライバに代えて単一の電圧アシストドライバを設け、その出力先を、順次、導電線ＬＢＬ_１〜ＬＢＬ_８のうちの１つに切り替えてもよい。この場合、後述するシングルビットアクセス方式に近い書き込み方式で、マルチビットアクセスを実行することが可能である。

・リード動作
［マルチビットアクセス］
図７の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのリードコマンドＣＭＤを受けると、マルチビットアクセスによるリード動作を制御する。

まず、図１５のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２_ｉの出力信号が１となる。従って、導電線ＷＬ_ｉ，ＳＷＬ_ｉは、ドライバ３３_ｉ，３４_ｉによりアクティベートされる。

次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒ_{ｓｅｌ＿１}を用いて、シフトレジスタ４３に記憶される８ビットのうちの１ビットが、順次、１となるように設定する。この場合、複数のリードドライバ４４_１〜４４_８は、順次、選択電位Ｖ_ｄｄ＿ｒを出力する。

例えば、複数の導電線ＬＢＬ_１〜ＬＢＬ_８は、１本ずつ、選択電位Ｖ_ｄｄ＿ｒに設定され、かつ、選択電位Ｖ_ｄｄ＿ｒに設定された１本の導電線ＬＢＬ_ｄ（ｄは、１〜８のうちの１つ）以外の７本の導電線は、非選択電位Ｖ_{ｉｎｈｉｂｉｔ＿ｒ}に設定される。また、図１７のφ_ｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖ_ｓｓに設定される。

この場合、例えば、図２２に示すように、導電線ＬＢＬ_１が選択電位Ｖ_ｄｄ＿ｒに設定されると、リード電流Ｉ_ｒｅａｄは、導電線ＬＢＬ_１から、記憶素子ＭＴＪ_１を経由して、導電線Ｌ_ＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ_１のデータは、図１６Ａ又は図１６Ｂのセンス回路４５を経由して、シフトレジスタ４６内に記憶される。

同様に、導電線ＬＢＬ_２〜ＬＢＬ_８が、順次、選択電位Ｖ_ｄｄ＿ｒに設定されることにより、記憶素子ＭＴＪ_２〜ＭＴＪ_８のデータは、順次、図１６Ａ又は図１６Ｂのセンス回路４５を経由して、シフトレジスタ４６内に記憶される。

結果として、８回のリード動作により、シーケンシャルアクセスの対象となるマルチビット（８ビット）が、リードデータ（例えば、０１０１１１００）として、シフトレジスタ４６内に記憶される。これらマルチビットは、リードデータＤＡ_１として、図７のインターフェース１３−１にまとめて転送される。

複数の導電線ＬＢＬ_１〜ＬＢＬ_８に順次印加される選択電位は、予め複数の（例えば８種類の）電源線を用意することで、それぞれ異なる電位とすることも可能である。この場合、選択された記憶素子の導電線Ｌ_ＳＯＴ上の位置に応じて寄生抵抗値が異なる影響を打ち消すことが可能となる。

電圧アシストの電圧効果の効率が十分に高い場合には、非選択電位にフローティング電位を用いることも可能である。この場合、複数のリードドライバを実装する必要がなく、単一リードドライバの出力先を、順次、導電線ＬＢＬ_１〜ＬＢＬ_８のうちの１つ切り替えることにより、所定の導電線に選択電位Ｖ_ｄｄ＿ｒを出力し、読み出し動作を行うことができる。

［シングルビットアクセス］
図７の内部コントローラ１３−２は、例えば、ランダムアクセスのリードコマンドＣＭＤを受けると、シングルビットアクセスによるリード動作を制御する。

まず、図１５のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２_ｉの出力信号が１となる。従って、導電線ＷＬ_ｉ，ＳＷＬ_ｉは、ドライバ３３_ｉ，３４_ｉによりアクティベートされる。

次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒ_{ｓｅｌ＿１}を用いて、シフトレジスタ４３に記憶される８ビットのうち、リード対象となる１ビットが１となるように設定する。例えば、リード対象としての記憶素子がＭＴＪ_４である場合、図７の内部コントローラ１３−２は、シフトレジスタ４３内に記憶される８ビットが、０００１００００となるように、シフトレジスタ４３を制御する。

この場合、複数のリードドライバ４４_１〜４４_８のうち、リードドライバ４４_４は、選択電位Ｖ_ｄｄ＿ｒを出力し、残りの７個のリードドライバ４４_１〜４４_３，４４_５〜４４_８は、非選択電位Ｖ_{ｉｎｈｉｂｉｔ＿ｒ}を出力する。また、図１７のφ_ｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖ_ｓｓに設定される。

従って、例えば、図２３に示すように、リード電流Ｉ_ｒｅａｄは、導電線ＬＢＬ_４から、記憶素子ＭＴＪ_４を経由して、導電線Ｌ_ＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ_４のデータは、図１６Ａ又は図１６Ｂのセンス回路４５を経由して、シフトレジスタ４６内に記憶される。結果として、シフトレジスタ４６は、リードデータとして、例えば、×××１××××を記憶する。

シフトレジスタ４６内に記憶された有効データ（リードデータ）は、リードデータＤＡ_１として、図７のインターフェース１３−１に転送される。

複数の導電線ＬＢＬ_１〜ＬＢＬ_８に順次印加される選択電位は、予め複数の（例えば８種類の）電源線を用意することで、それぞれ異なる電位としてもよい。この場合、選択された記憶素子の導電線Ｌ_ＳＯＴ上の位置に応じて寄生抵抗値が異なる影響を打ち消すことが可能となる。

電圧アシストの電圧効果の効率が十分に高い場合には、非選択電位にフローティング電位を用いることも可能である。この場合、複数のリードドライバを実装する必要がなく、単一リードドライバの出力先を、順次、導電線ＬＢＬ_１〜ＬＢＬ_８のうちの１つ切り替えることにより、所定の導電線に選択電位Ｖ_ｄｄ＿ｒを出力し、読み出し動作を行うことができる。

（レイアウト）
図２４は、図７乃至図２３で説明したＳＯＴ−ＭＲＡＭを簡略化したものである。図２５乃至図２８は、図２４のＳＯＴ−ＭＲＡＭの変形例である。ここでは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂのレイアウトの例を説明する。

図２４乃至図２８において、例えば、図７に開示される要素と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。

図２４のＳＯＴ−ＭＲＡＭは、例えば、マルチビットアクセスでパラレルにアクセスされる複数のメモリセルＭＣ_１〜ＭＣ_８が、それら複数のメモリセルＭＣ_１〜ＭＣ_８を選択する１本の導電線（ワード線）ＷＬ_１を共有する、いわゆる共有ワード線（shared word line）アーキテクチャーを有する。

また、図２４のＳＯＴ−ＭＲＡＭは、複数のメモリセルＭＣ_１〜ＭＣ_８に共有される導電線Ｌ_ＳＯＴにライト電流を流すための導電線ＷＢＬ_１〜ＷＢＬ_ｊ、ＳＢＬ_１〜ＳＢＬ_ｊが、導電線ＷＬ_１が延びる第１の方向に交差する第２の方向に延びる、いわゆるカラム方向延伸（column direction extending）構造を有する。

この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロック（メモリコア）ＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）ごとに、リード／ライト回路１５内に配置される。ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、複数のカラムＣｏＬ_１〜ＣｏＬ_ｊに共有される。

また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、リード／ライト回路１５の上部に配置され、第１の方向に延びる。

図２５のＳＯＴ−ＭＲＡＭは、図２４のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャー及びカラム方向延伸構造を有する。

但し、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロックＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）内において、カラムＣｏＬ_ｐ（ｐは、１〜ｊのうちの１つ）ごとに設けられる。この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}及びカラムセレクタ１６間にレイアウトされる。

また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂの上部に配置され、第１の方向に延びる。

図２６のＳＯＴ−ＭＲＡＭは、図２５のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャー及びカラム方向延伸構造を有する。

但し、図２６の例は、図２５の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿ＡがサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、ライトドライバ／シンカーＤ／Ｓ＿ＢがサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる点が異なる。

また、ライトドライバ／シンカーＤ／Ｓ＿Ａに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａの上部に配置され、第１の方向に延びる。ライトドライバ／シンカーＤ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ｂの上部に配置され、第１の方向に延びる。

図２７のＳＯＴ−ＭＲＡＭは、図２６のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャー及びカラム方向延伸構造を有する。

但し、図２７の例は、図２６の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿Ａが、Ｄ／Ｓ＿Ａドライバと、Ｄ／Ｓ＿Ａシンカーと、に分割され、かつ、ライトドライバ／シンカーＤ／Ｓ＿Ｂが、Ｄ／Ｓ＿Ｂドライバと、Ｄ／Ｓ＿Ｂシンカーと、に分割される点が異なる。

また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる。

Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第１の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第１の方向に延びる。

図２８のＳＯＴ−ＭＲＡＭは、図２７のＳＯＴ−ＭＲＡＭと同様に、共有ワード線アーキテクチャーを有する。

但し、図２８の例は、図２７の例と比べると、複数のメモリセルＭＣ_１〜ＭＣ_８に共有される導電線Ｌ_ＳＯＴにライト電流を流すための導電線ＷＢＬ_１〜ＷＢＬ_ｊ、ＳＢＬ_１〜ＳＢＬ_ｊが、導電線ＷＬ_１が延びる第１の方向に延びる、いわゆるロウ方向延伸（row direction extending）構造を有する。

この場合、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（第１の方向の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（第１の方向の端部）にレイアウトされる。

例えば、同図に示すように、奇数番目のブロックＢＫ＿ｋ（ｋは、１，３，５，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（左側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（右側の端部）にレイアウトされる。

また、偶数番目のブロックＢＫ＿ｋ（ｋは、２，４，６，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（右側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（左側の端部）にレイアウトされる。

また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第２の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第２の方向に延びる。

図２９乃至図３２は、図２７及び図２８のＤ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカーの例を示している。

Ｄ／Ｓ＿Ａドライバは、例えば、制御信号φ_ＩＮにより制御されるＰチャネルＦＥＴを備え、Ｄ／Ｓ＿Ｂドライバは、例えば、制御信号ｂφ_ＩＮにより制御されるＰチャネルＦＥＴを備える。Ｄ／Ｓ＿Ａシンカーは、例えば、制御信号φ_ＩＮにより制御されるＮチャネルＦＥＴを備え、Ｄ／Ｓ＿Ｂシンカーは、例えば、制御信号ｂφ_ＩＮにより制御されるＮチャネルＦＥＴを備える。

制御信号φ_ＩＮは、図１６において、セレクタ３６から出力される制御信号φ_ＩＮに対応する。また、制御信号ｂφ_ＩＮは、制御信号φ_ＩＮの反転信号である。

図２４乃至図２８の例のうち、図２７の例は、カラムＣｏＬｐごとに、ライトドライバ／シンカー（Ｄ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカー）が設けられる。また、Ｖ_ｓｓを供給する電源線ＰＳＬと、Ｖ_{ｄｄ＿Ｗ１}を供給する電源線ＰＳＬとが、互いに離れて配置される。従って、図２７の例は、最も望ましいと考えられる。

・ 第２の例
図３３は、ＳＯＴ−ＭＲＡＭの第２の例を示している。

ＳＯＴ−ＭＲＡＭ １３_ＳＯＴは、インターフェース１３−１、内部コントローラ１３−２、メモリセルアレイ１３−３、及び、ワード線デコーダ／ドライバ１７を備える。メモリセルアレイ１３−３は、ｎ個のブロック（メモリコア）ＢＫ＿１〜ＢＫ＿ｎを備える。但し、ｎは、２以上の自然数である。

コマンドＣＭＤは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。コマンドＣＭＤは、例えば、シーケンシャルアクセスを指示する第１のコマンド、及び、ランダムアクセスを指示する第２のコマンドを含む。

内部コントローラ１３−２は、コマンドＣＭＤを受けると、そのコマンドＣＭＤを実行するため、例えば、制御信号ＷＥ，ＲＥ，ＷＥ１／２，Ｗ_ｓｅｌ，Ｒ_ｓｅｌ，ＲＥ_１〜ＲＥ_ｎ，ＳＥ_１〜ＳＥ_ｎを出力する。これら制御信号の意味又は役割については、後述する。

アドレス信号Ａｄｄｒは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。また、アドレス信号Ａｄｄｒは、インターフェース１３−１において、ロウアドレスＡ_ｒｏｗと、カラムアドレスＡ_{ｃｏｌ＿１}〜Ａ_{ｃｏｌ＿ｎ}に分けられる。ロウアドレスＡ_ｒｏｗは、ワード線デコーダ／ドライバ１７に転送される。カラムアドレスＡ_{ｃｏｌ＿１}〜Ａ_{ｃｏｌ＿ｎ}は、ｎ個のブロックＢＫ＿１〜ＢＫ＿ｎに転送される。

ＤＡは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。インターフェース１３−１及び各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）間におけるＩ／Ｏ幅（ビット幅）は、上述したように、Ｎビットアクセスの場合、Ｎビットであり、シングルビットアクセスの場合、１ビットである。

各ブロックＢＫ＿ｋは、サブアレイＡ_{ｓｕｂ＿ｋ}、リード／ライト回路１５、及び、カラムセレクタ１６を備える。

カラムセレクタ１６は、ｊ個のカラム（ｊは、２以上の自然数）ＣｏＬ_１〜ＣｏＬ_ｊのうちの１つを選択し、選択された１つのカラムＣｏＬ_ｐ（ｐは、１〜ｊのうちの１つ）をリード／ライト回路１５に電気的に接続する。例えば、選択されたカラムＣｏＬ_ｐがＣｏＬ_１である場合、導電線ＬＢＬ_１，ＳＢＬ_１，ＷＢＬ_１は、それぞれ、カラムセレクタ１６を経由して、導電線ＬＢＬ，ＳＢＬ，ＷＢＬとして、リード／ライト回路１５に電気的に接続される。

サブアレイＡ_{ｓｕｂ＿ｋ}は、例えば、メモリセルＭ_１１（ＭＣ_１〜ＭＣ_８）〜Ｍ_１ｊ（ＭＣ_１〜ＭＣ_８），Ｍ_ｉ１（ＭＣ_１〜ＭＣ_８）〜Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８）を備える。

サブアレイＡ_{ｓｕｂ＿ｋ}の例を、図３４ＡのサブアレイＡ_{ｓｕｂ＿１}の等価回路を用いて説明する。

図３４ＡのＭ_１１（ＭＣ_１〜ＭＣ_８）〜Ｍ_１ｊ（ＭＣ_１〜ＭＣ_８）、Ｍ_ｉ１（ＭＣ_１〜ＭＣ_８）〜Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８）、ＷＬ_１１〜ＷＬ_１８、ＷＬ_ｉ１〜ＷＬ_ｉ８、ＳＷＬ_１〜ＳＷＬ_ｉ、ＳＢＬ_１〜ＳＢＬ_ｊ、ＷＢＬ_１〜ＷＢＬ_ｊ、ＬＢＬ_１〜ＬＢＬ_ｊ、Ｑ_Ｗ、及び、Ｑ_Ｓは、それぞれ、図３３のＭ_１１（ＭＣ_１〜ＭＣ_８）〜Ｍ_１ｊ（ＭＣ_１〜ＭＣ_８）、Ｍ_ｉ１（ＭＣ_１〜ＭＣ_８）〜Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８）、ＷＬ_１１〜ＷＬ_１８、ＷＬ_ｉ１〜ＷＬ_ｉ８、ＳＷＬ_１〜ＳＷＬ_ｉ、ＳＢＬ_１〜ＳＢＬ_ｊ、ＷＢＬ_１〜ＷＢＬ_ｊ、ＬＢＬ_１〜ＬＢＬ_ｊ、Ｑ_Ｗ、及び、Ｑ_Ｓに対応する。

導電線Ｌ_ＳＯＴは、第１の方向に延びる。セルユニットＭ_ｉｊは、導電線Ｌ_ＳＯＴに対応し、複数のメモリセルＭＣ_１〜ＭＣ_８を含む。複数のメモリセルＭＣ_１〜ＭＣ_８の数は、ＮビットアクセスにおけるＮに対応する。本例では、複数のメモリセルＭＣ_１〜ＭＣ_８は、８個であるが、これに限定されることはない。例えば、複数のメモリセルＭＣ_１〜ＭＣ_８は、２個以上であればよい。

複数のメモリセルＭＣ_１〜ＭＣ_８は、それぞれ、記憶素子ＭＴＪ_１〜ＭＴＪ_８と、トランジスタＴ_１〜Ｔ_８と、を備える。

記憶素子ＭＴＪ_１〜ＭＴＪ_８は、それぞれ、磁気抵抗効果素子である。例えば、記憶素子ＭＴＪ_１〜ＭＴＪ_８の各々は、可変の磁化方向を有する第１の磁性層（記憶層）と、不変の磁化方向を有する第２の磁性層（参照層）と、第１及び第２の磁性層間の非磁性層（トンネルバリア層）と、を備え、第１の磁性層は、導電線Ｌ_ＳＯＴに接触する。

この場合、導電線Ｌ_ＳＯＴは、スピン軌道カップリング又はラシュバ効果により、記憶素子ＭＴＪ_１〜ＭＴＪ_８の第１の磁性層の磁化方向を制御可能な材料及び厚さを有するのが望ましい。例えば、導電線Ｌ_ＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属を含み、かつ、５〜２０ｎｍ（例えば、１０ｎｍ程度）の厚さを有する。導電線Ｌ_ＳＯＴは、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）などの金属の層に加えて、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）などの金属の層を含む２層以上の多層構造にしてもよい。さらに導電線Ｌ_ＳＯＴは、上記に挙げたうちの単一の金属元素で結晶構造だけが異なる複数の層、上記に挙げたうちの単一の金属元素が酸化もしくは窒化した層を含む２層以上の多層構造にしてもよい。

トランジスタＴ_１〜Ｔ_８は、例えば、それぞれ、ＮチャネルＦＥＴである。トランジスタＴ_１〜Ｔ_８は、半導体基板の上部に配置され、かつ、チャネル（電流経路）が半導体基板の表面に交差する縦方向である、いわゆる縦型トランジスタであるのが望ましい。

記憶素子ＭＴＪ_ｄ（ｄは、１〜８のうちの１つ）は、第１の端子（記憶層）及び第２の端子（参照層）を有し、第１の端子が導電線Ｌ_ＳＯＴに接続される。トランジスタＴ_ｄは、第３の端子（ソース／ドレイン）、第４の端子（ソース／ドレイン）、第３及び第４の端子間のチャネル（電流経路）、及び、チャネルの発生を制御する制御電極（ゲート）を有し、第３の端子が第２の端子に接続される。

導電線ＷＬ_１１〜ＷＬ_１８，ＷＬ_ｉ１〜ＷＬ_ｉ８は、第１の方向に交差する第２の方向に延び、かつ、トランジスタＴ_１〜Ｔ_８の制御電極に接続される。導電線ＬＢＬ_１〜ＬＢＬ_ｊは、それぞれ、第１の方向に延び、かつ、トランジスタＴ_１〜Ｔ_８の第４の端子に接続される。

導電線Ｌ_ＳＯＴは、第１及び第２の端部を有する。

トランジスタＱ_Ｓは、導電線Ｌ_ＳＯＴの第１の端部及び導電線ＳＢＬ_１〜ＳＢＬ_ｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。トランジスタＱ_Ｗは、導電線Ｌ_ＳＯＴの第２の端部及び導電線ＷＢＬ_１〜ＷＢＬ_ｊ間に接続されるチャネル（電流経路）と、チャネルの発生を制御する制御端子（ゲート）と、を有する。

導電線ＳＷＬ_１〜ＳＷＬ_ｉは、第２の方向に延び、かつ、トランジスタＱ_Ｓ，Ｑ_Ｗの制御電極に接続される。導電線ＳＢＬ_１〜ＳＢＬ_ｊ，ＷＢＬ_１〜ＷＢＬ_ｊは、それぞれ、第１の方向に延びる。

本例では、導電線Ｌ_ＳＯＴの第１の端部にトランジスタＱ_Ｓが接続され、導電線Ｌ_ＳＯＴの第２の端部にトランジスタＱ_Ｗが接続されるが、それらのうちの１を省略してもよい。

また、図３４Ｂに示すように、図３４ＡのトランジスタＴ１〜Ｔ８は、ダイオードＤ１〜Ｄ８に置き換えることも可能である。

本例によれば、ＳＯＴ−ＭＲＡＭを実用化するためのアーキテクチャー又はレイアウトが実現される。これにより、各種システムで使用可能な不揮発性ＲＡＭを実現できる。

図３５乃至図３７は、ＳＯＴ−ＭＲＡＭのデバイス構造の例を示している。

これらの図において、Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８，ＭＴＪ_１〜ＭＴＪ_８，Ｔ_１〜Ｔ_８）、ＷＬ_ｉ１〜ＷＬ_ｉ８、ＳＷＬ_ｉ、ＳＢＬ_ｊ、ＷＢＬ_ｊ、ＬＢＬ_ｊ、Ｑ_Ｗ、及び、Ｑ_Ｓは、それぞれ、図３３及び図３４ＡのＭ_ｉｊ（ＭＣ_１〜ＭＣ_８，ＭＴＪ_１〜ＭＴＪ_８，Ｔ_１〜Ｔ_８）、ＷＬ_ｉ１〜ＷＬ_ｉ８、ＳＷＬ_ｉ、ＳＢＬ_ｊ、ＷＢＬ_ｊ、ＬＢＬ_ｊ、Ｑ_Ｗ、及び、Ｑ_Ｓに対応する。

図３５の例では、導電線Ｌ_ＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱ_Ｓ，Ｑ_Ｗは、半導体基板２１の表面領域内にいわゆる横型トランジスタ(ＦＥＴ)として配置される。

記憶素子ＭＴＪ_１〜ＭＴＪ_８は、導電線Ｌ_ＳＯＴ上に配置され、トランジスタＴ_１〜Ｔ_８は、記憶素子ＭＴＪ_１〜ＭＴＪ_８上に配置される。トランジスタＴ_１〜Ｔ_８は、いわゆる縦型トランジスタである。また、導電線ＬＢＬ_ｊ，ＳＢＬ_ｊ，ＷＢＬ_ｊは、トランジスタＴ_１〜Ｔ_８上に配置される。

図３６の例では、導電線Ｌ_ＳＯＴは、半導体基板２１の上部に配置され、トランジスタＱ_Ｓ，Ｑ_Ｗ及び記憶素子ＭＴＪ_１〜ＭＴＪ_８は、導電線Ｌ_ＳＯＴ上に配置される。トランジスタＴ_１〜Ｔ_８は、記憶素子ＭＴＪ_１〜ＭＴＪ_８上に配置される。トランジスタＱ_Ｓ，Ｑ_Ｗ及びトランジスタＴ_１〜Ｔ_８は、いわゆる縦型トランジスタである。

また、導電線ＬＢＬ_ｊは、トランジスタＴ_１〜Ｔ_８上に配置され、かつ、導電線ＳＢＬ_ｊ，ＷＢＬ_ｊは、トランジスタＱ_Ｓ，Ｑ_Ｗ上に配置される。

図３７の例では、導電線ＬＢＬ_ｊ，ＳＢＬ_ｊ，ＷＢＬ_ｊは、半導体基板２１の上部に配置される。トランジスタＴ_１〜Ｔ_８は、導電線ＬＢＬ_ｊ上に配置され、かつ、トランジスタＱ_Ｓ，Ｑ_Ｗは、導電線ＳＢＬ_ｊ，ＷＢＬ_ｊ上に配置される。記憶素子ＭＴＪ_１〜ＭＴＪ_８は、トランジスタＴ_１〜Ｔ_８上に配置される。

また、導電線Ｌ_ＳＯＴは、トランジスタＴ_１〜Ｔ_８上、及び、トランジスタＱ_Ｓ，Ｑ_Ｗ上に配置される。トランジスタＱ_Ｓ，Ｑ_Ｗ及びトランジスタＴ_１〜Ｔ_８は、いわゆる縦型トランジスタである。

図３５乃至図３７の例において、記憶素子ＭＴＪ_１〜ＭＴＪ_８は、可変の磁化方向を有する第１の磁性層（記憶層）２２と、不変の磁化方向を有する第２の磁性層（参照層）２３と、第１及び第２の磁性層２２，２３間の非磁性層（トンネルバリア層）２４と、を備え、第１の磁性層２２は、導電線Ｌ_ＳＯＴに接触する。

また、第１及び第２の磁性層２２，２３は、半導体基板２１の表面に沿う面内方向で、かつ、導電線Ｌ_ＳＯＴが延びる第１の方向に交差する第２の方向に、磁化容易軸を有する。

尚、図３５及び図３６の各メモリセルのデバイス構造の例としては、図１２乃至図１４で説明した構造を採用することができる。また、図３７の各メモリセルのデバイス構造は、図１２乃至図１４の構造を上下逆にすればよい。

図１２乃至図１４のメモリセルの特徴は、リード動作において使用するリード電流Ｉ_ｒｅａｄの電流パスと、ライト動作において使用するライト電流Ｉ_{ｗｒｉｔｅ}の電流パスと、が異なることにある。従って、第１の例で説明したように、メモリセルの微細化などが原因し、リード電流Ｉ_ｒｅａｄ及びライト電流Ｉ_{ｗｒｉｔｅ}が共に小さくなっても、熱擾乱耐性Δを考慮して、両者のマージンを十分に確保することができる。

図３８は、図３３のワード線デコーダ／ドライバの例を示している。

ワード線デコーダ／ドライバ１７は、リード動作又はライト動作において、導電線ＷＬ_１１〜ＷＬ_１８，ＷＬ_ｉ１〜ＷＬ_ｉ８、及び、導電線ＳＷＬ_１〜ＳＷＬ_ｉを、アクティベート又はデアクティベートする機能を有する。

オア回路３１及びアンド回路３２_１〜３２_ｉ，３２_１１〜３２_１８，３２_ｉ１〜３２_ｉ８，３２’_１１〜３２’_１８，３２’_ｉ１〜３２’_ｉ８は、デコード回路である。

例えば、リード動作の場合、図３３の内部コントローラ１３−２からのリードイネーブル信号ＲＥがアクティブ（１）になる。また、ライト動作の場合、図３３の内部コントローラ１３−２からのライトイネーブル信号ＷＥがアクティブ（１）になる。

ロウアドレス信号Ａ_ｒｏｗは、例えば、Ｒビット（Ｒは２以上の自然数）を有し、かつ、ｉ（ロウの数）＝２^Ｒの関係を有する。

リード動作又はライト動作において、ロウアドレス信号Ａ_ｒｏｗがワード線デコーダ／ドライバ１７に入力されると、ロウアドレス信号Ａ_ｒｏｗ１〜Ａ_ｒｏｗｉのうちの１つの全ビット（Ｒビット）が、１になる。

例えば、ロウアドレス信号Ａ_ｒｏｗが００…００（全て０）の場合、ロウアドレス信号Ａ_ｒｏｗ１の全ビットが１となるため、アンド回路３２_１の出力信号が１となる。この場合、ドライブ回路３４_１は、導電線ＳＷＬ_１をアクティブにする。また、ロウアドレス信号Ａ_ｒｏｗが１１…１１（全て１）の場合、ロウアドレス信号Ａ_ｒｏｗｉの全ビットが１となるため、アンド回路３２_ｉの出力信号が１となる。この場合、ドライブ回路３４_ｉは、導電線ＳＷＬ_ｉをアクティブにする。

ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ライト動作において使用する要素である。ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ロウアドレス信号Ａ_ｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ_１１〜ＷＬ_１８，ＷＬ_ｉ１〜ＷＬ_ｉ８のアクティブ／ノンアクティブを制御する。これについては、後述する。

シフトレジスタ４３は、リード動作において使用する要素である。シフトレジスタ４３は、ロウアドレス信号Ａ_ｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ_１１〜ＷＬ_１８，ＷＬ_ｉ１〜ＷＬ_ｉ８のアクティブ／ノンアクティブを制御する。これについても、後述する。

ドライブ回路３３_１１〜３３_１８，３３_ｉ１〜３３_ｉ８，３３’_１１〜３３’_１８，３３’_ｉ１〜３３’_ｉ８は、それぞれ、アンド回路３２_１１〜３２_１８，３２_ｉ１〜３２_ｉ８，３２’_１１〜３２’_１８，３２’_ｉ１〜３２’_ｉ８に対応する。

アンド回路３２_１の出力信号がアクティブ（１）の場合、アンド回路３２_１１〜３２_１８，３２’_１１〜３２’_１８の出力信号は、アクティブになり得る。また、アンド回路３２_ｉの出力信号がアクティブ（１）の場合、アンド回路３２_ｉ１〜３２_ｉ８，３２’_ｉ１〜３２’_ｉ８の出力信号は、アクティブになり得る。

図３９は、図３３のリード／ライト回路の例を示している。

リード／ライト回路１５は、リード動作又はライト動作において、図３３の内部コントローラ１３−２からの指示に基づき、マルチビットアクセス及びシングルビットアクセスの１つを選択し、かつ、リード動作又はライト動作を実行する。

リード／ライト回路１５は、リード回路と、ライト回路と、を備える。

ライト回路は、ＲＯＭ３５、セレクタ（マルチプレクサ）３６、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂ、トランスファーゲートＴＧ、及び、電圧アシストドライバ４２を含む。

ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、互いに逆向きの第１のライト電流及び第２のライト電流のうちの１つを、例えば、図３５乃至図３７の導電線Ｌ_ＳＯＴに発生させる機能を有する。

ここで、第１のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図３５乃至図３７の記憶素子ＭＴＪ_１〜ＭＴＪ_８に０をライトする、即ち、図３５乃至図３７の記憶素子ＭＴＪ_１〜ＭＴＪ_８の第１及び第２の磁性層２２，２３の磁化方向の関係をパラレル状態にするための電流である。

また、第２のライト電流は、スピン軌道カップリング又はラシュバ効果により、例えば、図３５乃至図３７の記憶素子ＭＴＪ_１〜ＭＴＪ_８に１をライトする、即ち、図３５乃至図３７の記憶素子ＭＴＪ_１〜ＭＴＪ_８の第１及び第２の磁性層２２，２３の磁化方向の関係をアンチパラレル状態にするための電流である。

電圧アシストドライバ４２は、上述の第１及び第２のライト電流を用いた０／１−ライト動作において、記憶素子ＭＴＪ_１〜ＭＴＪ_８にライト動作を行い易くする電圧を印加する機能を有する。

例えば、電圧アシストドライバ４２が、アシスト電位Ｖ_{ｄｄ＿Ｗ２}を、例えば、図３５乃至図３７のＬＢＬ_ｊに印加すると、トランジスタＴ_１〜Ｔ_８のオン／オフに依存して、第１の磁性層（記憶層）２２の磁化方向を不安定化させる電圧が記憶素子ＭＴＪ_１〜ＭＴＪ_８に選択的に発生する。

リード回路は、センス回路４５及びシフトレジスタ４６を含む。

リードドライバ４４は、リード電流を発生させる選択電位Ｖ_ｄｄ＿ｒを、例えば、図３５乃至図３７の導電線ＬＢＬ_ｊに印加する機能を有する。

例えば、リードドライバ４４が、選択電位Ｖ_ｄｄ＿ｒを、例えば、図３５乃至図３７のＬＢＬ_ｊに印加すると、トランジスタＴ_１〜Ｔ_８のオン／オフに依存して、記憶素子ＭＴＪ_１〜ＭＴＪ_８に選択的にリード電流を流すことができる。

センス回路４５は、例えば、１つのリード／ライト回路１５内に１つ設けられる。即ち、センス回路４５は、１つのブロック（メモリコア）ＢＫ＿ｋ内に１つだけ設けられる。

センス回路４５は、例えば、図１７に示すように、センスアンプＳＡ_ｎ、クランプトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑ_{ｃｌａｍｐ}、イコライズトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑ_ｅｑｕ、及び、リセットトランジスタ（例えば、ＮチャネルＦＥＴ）Ｑ_ｒｓｔを含む。

センス回路４５については、ＳＯＴ−ＭＲＡＭの第１の例で既に説明したので、ここでの説明を省略する。

次に、図３８のワード線デコーダ／ドライバ１７、及び、図３９のリード／ライト回路１５を用いたリード動作の例及びライト動作の例を説明する。

・ライト動作
［マルチビットアクセス］
図３３の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのライトコマンドＣＭＤを受けると、マルチビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、マルチビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。

１回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）に同一データ（例えば、０）をライトする動作である。

まず、図３８のワード線デコーダ／ドライバ１７において、ライトイネーブル信号ＷＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、ロウアドレス信号Ａ_ｒｏｗｉの全ビットが１となり、アンド回路３２_ｉの出力信号が１となる。この場合、ドライバ３４_ｉは、導電線ＳＷＬ_ｉをアクティベートする。

また、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。制御信号ＷＥ１／２は、１回目のライト動作及び２回目のライト動作のうちの１つを選択する信号であり、例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。

即ち、セレクタ３９は、ＲＯＭ３７を選択し、ＲＯＭデータとしてオール１（１１１１１１１１）を出力する。また、マルチビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗ_ｓｅｌを用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。

従って、アンド回路３２_ｉの出力信号が１である場合、複数のアンド回路３２_ｉ１〜３２_ｉ８の全ては、出力信号として１を出力する。この場合、複数のドライバ３３_ｉ１〜３３_ｉ８は、複数の導電線ＷＬ_ｉ１〜ＷＬ_ｉ８をアクティベートする。

一方、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖ_ｓｓを出力する。

また、ライト動作では、制御信号ＷＥ_ｎがアクティブ（ハイレベル）になるため、トランスファーゲートＴＧは、オンである。

従って、ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図４０に示すように、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において右から左に向かって流れる。

また、図３９のリード／ライト回路１５において、制御信号φ_ＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖ_{ｄｄ＿Ｗ２}を印加する。

１回目のライト動作では、例えば、図４０に示すように、複数の導電線ＷＬ_ｉ１〜ＷＬ_ｉ８の全てがアクティベートされているため、複数のトランジスタＴ_１〜Ｔ_８の全てがオンである。これは、複数の記憶素子ＭＴＪ_１〜ＭＴＪ_８の全てにアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加された状態において、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}が流れることを意味する。

結果として、１回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）の全てに同一データがライトされる。但し、ここでは、１回目のライト動作において、０をライトする、即ち、複数の記憶素子ＭＴＪ_１〜ＭＴＪ_８の全てをパラレル状態にするものとする。

２回目のライト動作は、ライト対象としてのマルチビット（例えば、８ビット）にライトされた同一データ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。

まず、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。

この場合、図３８のワード線デコーダ／ドライバ１７において、セレクタ３９は、データレジスタ３８を選択し、データレジスタ３８内に記憶されたライトデータ（例えば、０１０１１１００）を出力する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、マルチビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗ_ｓｅｌを用いて、マスクレジスタ４０の値をオール１（１１１１１１１１）に設定する。

従って、複数のアンド回路３２_ｉ１〜３２_ｉ８は、ライトデータに応じた出力信号（例えば、０１０１１１００）を出力する。この時、複数のドライバ３３_ｉ１〜３３_ｉ８の各々は、例えば、ライトデータが１の場合、対応する導電線ＷＬ_ｉ１〜ＷＬ_ｉ８をアクティベートし、ライトデータが０の場合、対応する導電線ＷＬ_ｉ１〜ＷＬ_ｉ８をデアクティベートする。

また、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖ_ｓｓを出力する。

ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。また、制御信号φ_ＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖ_{ｄｄ＿Ｗ２}を印加する。

この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図４１に示すように、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において左から右に向かって流れる。

即ち、例えば、図４１に示すように、ライトデータが０１０１１１００の場合、トランジスタＴ_１，Ｔ_３，Ｔ_７，Ｔ_８がオフになり、かつ、トランジスタＴ_２，Ｔ_４，Ｔ_５，Ｔ_６がオンになる。また、記憶素子ＭＴＪ_２，ＭＴＪ_４，ＭＴＪ_５，ＭＴＪ_６にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加された状態において、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}が導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって流れる。

結果として、２回目のライト動作では、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ_１，ＭＴＪ_３，ＭＴＪ_７，ＭＴＪ_８のデータは、０が保持される、即ち、０がライトされる。また、ライト対象としてのマルチビット（例えば、８ビット）のうち、記憶素子ＭＴＪ_２，ＭＴＪ_４，ＭＴＪ_５，ＭＴＪ_６のデータは、０から１に変化される、即ち、１がライトされる。

但し、ここでは、２回目のライト動作において、複数の記憶素子ＭＴＪ_１〜ＭＴＪ_８に選択的に１をライトする、即ち、複数の記憶素子ＭＴＪ１〜ＭＴＪ８を選択的にパラレル状態からアンチパラレル状態に変化させるものとする。

［シングルビットアクセス］
図３３の内部コントローラ１３−２は、例えば、ランダムアクセスのライトコマンドＣＭＤを受けると、シングルビットアクセスによるライト動作を制御する。内部コントローラ１３−２は、シングルビットアクセスによるライト動作を１回目のライト動作及び２回目のライト動作により実行する。

１回目のライト動作は、ライト対象としてのシングルビットに所定のデータ（例えば、０）をライトする動作である。

まず、図３８のワード線デコーダ／ドライバ１７において、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２_ｉの出力信号が１となる。従って、導電線ＳＷＬ_ｉは、ドライバ３４_ｉによりアクティベートされる。

次に、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を０に設定する。例えば、制御信号ＷＥ１／２が０のとき、１回目のライト動作が選択される。

この場合、図３８のワード線デコーダ／ドライバ１７において、セレクタ３９は、ＲＯＭ３７を選択し、ＲＯＭデータとしてオール１（１１１１１１１１）を出力する。また、シングルビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗ_ｓｅｌを用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。

例えば、記憶素子ＭＴＪ_４をライト対象とする場合、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ_４に対応する１ビットが１に設定される。この場合、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。

従って、複数のアンド回路３２_ｉ１〜３２_ｉ８のうち、アンド回路３２_ｉ４は、出力信号として１を出力し、残りのアンド回路３２_ｉ１〜３２_ｉ３，３２_ｉ５〜３２_ｉ８は、出力信号として０を出力する。この時、複数のドライバ３３_ｉ１〜３３_ｉ８のうち、ドライバ３３_ｉ４は、導電線ＷＬ_ｉ４をアクティベートし、残りのドライバ３３_ｉ１〜３３_ｉ３，３３_ｉ５〜３３_ｉ８は、導電線ＷＬ_ｉ１〜ＷＬ_ｉ３，ＷＬ_ｉ５〜ＷＬ_ｉ８をデアクティベートする。

また、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの０を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、接地電位Ｖ_ｓｓを出力する。

ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加される。また、制御信号φ_ＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖ_{ｄｄ＿Ｗ２}を印加する。

この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図４２に示すように、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において右から左に向かって流れる。

即ち、例えば、図４２に示すように、記憶素子ＭＴＪ_４にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加され、かつ、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加されていない状態において、ライト電流（第１のライト電流）Ｉ_{ｗｒｉｔｅ}が導電線ＷＢＬ_ｊから導電線ＳＢＬ_ｊに向かって流れる。

結果として、１回目のライト動作では、ライト対象としてのシングルビット、例えば、記憶素子ＭＴＪ_４に所定のデータ（例えば、０）がライトされる。

また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、１回目のライト動作において、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータが０に変化することはなく、これら記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータは保護される。

２回目のライト動作は、ライト対象としてのシングルビットにライトされた所定のデータ（例えば、０）を、ライトデータに応じて、保持（例えば、ライトデータが０の場合）、又は、０から１に変化（例えば、ライトデータが１の場合）させる動作である。

まず、図３８のワード線デコーダ／ドライバ１７において、導電線ＷＬ_ｉ４，ＳＷＬ_ｉは、アクティベートされた状態が保持される。

次に、図３３の内部コントローラ１３−２は、例えば、制御信号ＷＥ１／２を１に設定する。例えば、制御信号ＷＥ１／２が１のとき、２回目のライト動作が選択される。

この場合、図３９のリード／ライト回路１５において、セレクタ３６は、ＲＯＭデータとして、ＲＯＭ３５からの１を選択し、かつ、出力する。従って、ライトドライバ／シンカーＤ／Ｓ＿Ｂは、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}をライトパルス信号として出力し、ライトドライバ／シンカーＤ／Ｓ＿Ａは、例えば、接地電位Ｖ_ｓｓを出力する。

ライトパルス信号は、トランスファーゲートＴＧを経由して、導電線ＳＢＬに印加され、接地電位Ｖ_ｓｓは、トランスファーゲートＴＧを経由して、導電線ＷＢＬに印加される。また、制御信号φ_ＷＥは、アクティブ（１）になるため、ドライバ４２は、導電線ＬＢＬにアシスト電位Ｖ_{ｄｄ＿Ｗ２}を印加する。

この時、図３３のカラムセレクタ１６により選択されたカラムがＣｏＬ_ｊであると仮定すると、例えば、図４３に示すように、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}は、導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって、即ち、導電線Ｌ_ＳＯＴ内において左から右に向かって流れる。

また、図３８のワード線デコーダ／ドライバ１７において、セレクタ３９は、データレジスタ３８内に記憶されたライトデータ（例えば、×××１××××）を出力する。但し、×は、無効データ（Invalid data）を意味する。ライトデータは、２回目のライト動作が行われる前に、予め、データレジスタ３８内に記憶される。また、シングルビットアクセスでは、図３３の内部コントローラ１３−２は、例えば、制御信号Ｗ_ｓｅｌを用いて、マスクレジスタ４０内に記憶される８ビットのうち、選択された１ビットのみを１に設定する。

例えば、１回目のライト動作において記憶素子ＭＴＪ_４がライト対象である場合、２回目のライト動作においても、マスクレジスタ４０内に記憶される８ビットのうち、記憶素子ＭＴＪ_４に対応する１ビットが１に設定される。即ち、マスクレジスタ４０内に記憶される８ビットは、例えば、０００１００００となる。

従って、複数のアンド回路３２_ｉ１〜３２_ｉ８のうち、アンド回路３２_ｉ４は、ライトデータに応じた出力信号（例えば、１）を出力する。この時、ドライバ３３_ｉ４は、例えば、ライトデータが１の場合、導電線ＷＬｉ_４をアクティベートし、ライトデータが０の場合、導電線ＷＬｉ_４をデアクティベートする。

また、複数のアンド回路３２_ｉ１〜３２_ｉ８のうち、アンド回路３２_ｉ１〜３２_ｉ３，３２_ｉ５〜３２_ｉ８は、例えば、０を出力する。この時、ドライバ３３_ｉ１〜３３_ｉ３，３３_ｉ５〜３３_ｉ８は、例えば、導電線ＷＬ_ｉ１〜ＷＬ_ｉ３，ＷＬ_ｉ５〜ＷＬ_ｉ８をデアクティベートする。

即ち、例えば、図４３に示すように、ライトデータが×××１××××であり、かつ、マスクデータが０００１００００である場合、記憶素子ＭＴＪ_４にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加され、かつ、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８にアシスト電位Ｖ_{ｄｄ＿Ｗ２}が印加されない状態において、ライト電流（第２のライト電流）Ｉ_{ｗｒｉｔｅ}が導電線ＳＢＬ_ｊから導電線ＷＢＬ_ｊに向かって流れる。

結果として、２回目のライト動作では、ライト対象としてのシングルビット、例えば、憶素子ＭＴＪ_４のデータは、所定のデータ（例えば、０）から１に変化される、即ち、１がライトされる。一方、ライトデータが０のときは、記憶素子ＭＴＪ_４のデータは、所定のデータ（例えば、０）が保持される、即ち、０がライトされる。

また、ライト対象でない残りの７ビット、例えば、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８については、上述のマスク処理により、既にライトされているデータが保持される。即ち、２回目のライト動作においても、記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータが１に変化することはなく、これら記憶素子ＭＴＪ_１〜ＭＴＪ_３，ＭＴＪ_５〜ＭＴＪ_８のデータは保護される。

・リード動作
［マルチビットアクセス］
図７の内部コントローラ１３−２は、例えば、シーケンシャルアクセスのリードコマンドＣＭＤを受けると、マルチビットアクセスによるリード動作を制御する。

まず、図３８のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２_ｉの出力信号が１となる。従って、導電線ＳＷＬ_ｉは、ドライバ３４_ｉによりアクティベートされる。

次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒ_ｓｅｌを用いて、シフトレジスタ４３に記憶される８ビットのうちの１ビットが、順次、１となるように設定する。この場合、複数のドライバ３３’_ｉ１〜３３’_ｉ８は、順次、複数の導電線ＷＬ_ｉ１〜ＷＬ_ｉ８をアクティベートする。

例えば、複数の導電線ＷＬ_ｉ１〜ＷＬ_ｉ８は、１本ずつ、アクティベートされ、かつ、アクティベートされた１本の導電線ＷＬ_ｉｄ（ｄは、１〜８のうちの１つ）以外の７本の導電線は、デアクティベートされる。また、図１７のφ_ｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖ_ｓｓに設定される。

また、図３９のリード／ライト回路１５において、制御信号φ_ＲＥは、アクティブ（１）になるため、ドライバ４４は、リード電流を発生させる選択電位Ｖ_ｄｄ＿ｒを導電線ＬＢＬに印加する。

この場合、例えば、図４４に示すように、メモリセルＭＣ_１内のトランジスタＴ_１がオンになると、リード電流Ｉ_ｒｅａｄは、導電線ＬＢＬ_ｊから、記憶素子ＭＴＪ_１を経由して、導電線Ｌ_ＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ_１のデータは、図３９のセンス回路４５を経由して、シフトレジスタ４６内に記憶される。

同様に、トランジスタＴ_２〜Ｔ_８が、順次、オンに設定されることにより、記憶素子ＭＴＪ_２〜ＭＴＪ_８のデータは、順次、図３９のセンス回路４５を経由して、シフトレジスタ４６内に記憶される。

結果として、８回のリード動作により、シーケンシャルアクセスの対象となるマルチビット（８ビット）が、リードデータ（例えば、０１０１１１００）として、シフトレジスタ４６内に記憶される。これらマルチビットは、リードデータＤＡとして、図３３のインターフェース１３−１にまとめて転送される。

［シングルビットアクセス］
図７の内部コントローラ１３−２は、例えば、ランダムアクセスのリードコマンドＣＭＤを受けると、シングルビットアクセスによるリード動作を制御する。

まず、図３８のワード線デコーダ／ドライバ１７において、リードイネーブル信号ＲＥが１となり、オア回路３１の出力信号が１となる。例えば、ロウアドレス信号Ａ_ｒｏｗの全ビットが１（１１…１１）である場合、アンド回路３２_ｉの出力信号が１となる。従って、導電線ＳＷＬ_ｉは、ドライバ３４_ｉによりアクティベートされる。

次に、図７の内部コントローラ１３−２は、例えば、制御信号Ｒ_ｓｅｌを用いて、シフトレジスタ４３に記憶される８ビットのうち、リード対象となる１ビットが１となるように設定する。例えば、リード対象としての記憶素子がＭＴＪ_４である場合、図７の内部コントローラ１３−２は、シフトレジスタ４３内に記憶される８ビットが、０００１００００となるように、シフトレジスタ４３を制御する。

この場合、複数のドライバ３３’_ｉ１〜３３’_ｉ８のうち、ドライバ３３’_ｉ４は、導電線ＷＬ_ｉ４をアクティベートし、残りの７個のドライバ３３’_ｉ１〜３３’_ｉ３，３３’_ｉ５〜３３’_ｉ８は、導電線ＷＬ_ｉ１〜ＷＬ_ｉ３，ＷＬ_ｉ５〜ＷＬ_ｉ８をデアクティベートする。また、図１７のφ_ｒｓｔがアクティブになり、導電線ＳＢＬは、接地電位Ｖ_ｓｓに設定される。

従って、例えば、図４５に示すように、リード電流Ｉ_ｒｅａｄは、導電線ＬＢＬ_ｊから、トランジスタＴ_４及び記憶素子ＭＴＪ_４を経由して、導電線Ｌ_ＳＯＴに向かって流れる。これにより、記憶素子ＭＴＪ_４のデータは、図３９のセンス回路４５を経由して、シフトレジスタ４６内に記憶される。結果として、シフトレジスタ４６は、リードデータとして、例えば、×××１××××を記憶する。

シフトレジスタ４６内に記憶された有効データ（リードデータ）は、リードデータＤＡとして、図３３のインターフェース１３−１に転送される。

・ 第３の例
図４６乃至図４８は、第３の例に係わるＳＯＴ−ＭＲＡＭを示している。

この変形例は、第２の例、即ち、図３３〜図４５に示すＳＯＴ−ＭＲＡＭにおいて、いわゆる分割ワード線構造（divided word line structure）を採用した点に特徴を有する。

図４６は、ＳＯＴ−ＭＲＡＭの第３の例を示している。

ＳＯＴ−ＭＲＡＭ １３_ＳＯＴは、インターフェース１３−１、内部コントローラ１３−２、メモリセルアレイ１３−３、ワード線デコーダ／ドライバ１７、及び、サブデコーダ／ドライバＳＤ_１１〜ＳＤ_１ｎ，ＳＤ_ｉ１〜ＳＤ_ｉｎを備える。メモリセルアレイ１３−３は、ｎ個のブロック（メモリコア）ＢＫ＿１〜ＢＫ＿ｎを備える。但し、ｎは、２以上の自然数である。

コマンドＣＭＤは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。コマンドＣＭＤは、例えば、シーケンシャルアクセスを指示する第１のコマンド、及び、ランダムアクセスを指示する第２のコマンドを含む。

内部コントローラ１３−２は、コマンドＣＭＤを受けると、そのコマンドＣＭＤを実行するため、例えば、制御信号ＷＥ，ＲＥ，ＷＥ１／２，Ｗ_{ｓｅｌ＿１}〜Ｗ_{ｓｅｌ＿ｎ}，Ｒ_{ｓｅｌ＿１}〜Ｒ_{ｓｅｌ＿ｎ}，ＲＥ_１〜ＲＥ_ｎ，ＳＥ_１〜ＳＥ_ｎを出力する。

アドレス信号Ａｄｄｒは、インターフェース１３−１を経由して、内部コントローラ１３−２に転送される。また、アドレス信号Ａｄｄｒは、インターフェース１３−１において、ロウアドレスＡ_ｒｏｗと、カラムアドレスＡ_{ｃｏｌ＿１}〜Ａ_{ｃｏｌ＿ｎ}に分けられる。ロウアドレスＡ_ｒｏｗは、ワード線デコーダ／ドライバ１７に転送される。カラムアドレスＡ_{ｃｏｌ＿１}〜Ａ_{ｃｏｌ＿ｎ}は、ｎ個のブロックＢＫ＿１〜ＢＫ＿ｎに転送される。

ＤＡ_１〜ＤＡ_ｎは、リード動作又はライト動作において送受信されるリードデータ又はライトデータである。インターフェース１３−１及び各ブロックＢＫ＿ｋ（ｋ＝１〜ｎのうちの１つ）間におけるＩ／Ｏ幅（ビット幅）は、上述したように、Ｎビットアクセスの場合、Ｎビットであり、シングルビットアクセスの場合、１ビットである。

各ブロックＢＫ＿ｋは、サブアレイＡ_{ｓｕｂ＿ｋ}、リード／ライト回路１５、及び、カラムセレクタ１６を備える。

カラムセレクタ１６は、ｊ個のカラム（ｊは、２以上の自然数）ＣｏＬ_１〜ＣｏＬ_ｊのうちの１つを選択し、選択された１つのカラムＣｏＬ_ｐ（ｐは、１〜ｊのうちの１つ）をリード／ライト回路１５に電気的に接続する。例えば、選択されたカラムＣｏＬ_ｐがＣｏＬ_１である場合、導電線ＬＢＬ_１，ＳＢＬ_１，ＷＢＬ_１は、それぞれ、カラムセレクタ１６を経由して、導電線ＬＢＬ，ＳＢＬ，ＷＢＬとして、リード／ライト回路１５に電気的に接続される。

サブアレイＡ_{ｓｕｂ＿ｋ}は、例えば、メモリセルＭ_１１（ＭＣ_１〜ＭＣ_８）〜Ｍ_１ｊ（ＭＣ_１〜ＭＣ_８），Ｍ_ｉ１（ＭＣ_１〜ＭＣ_８）〜Ｍ_ｉｊ（ＭＣ_１〜ＭＣ_８）を備える。サブアレイＡ_{ｓｕｂ＿ｋ}は、第２の例、例えば、図３４Ａ又は図３４Ｂに示すサブアレイＡ_{ｓｕｂ＿１}と同じであるため、ここでの説明を省略する。

図４７は、図４６のワード線デコーダ／ドライバの例を示している。

ワード線デコーダ／ドライバ１７は、リード動作又はライト動作において、導電線ＳＷＬ_１〜ＳＷＬ_ｉ、及び、グローバル導電線ＧＷＬ_１〜ＧＷＬ_ｉを、アクティベート又はデアクティベートする機能を有する。

オア回路３１及びアンド回路３２_１〜３２_ｉは、デコード回路である。

例えば、リード動作の場合、図４６の内部コントローラ１３−２からのリードイネーブル信号ＲＥがアクティブ（１）になる。また、ライト動作の場合、図４６の内部コントローラ１３−２からのライトイネーブル信号ＷＥがアクティブ（１）になる。

ロウアドレス信号Ａ_ｒｏｗは、例えば、Ｒビット（Ｒは２以上の自然数）を有し、かつ、ｉ（ロウの数）＝２^Ｒの関係を有する。

リード動作又はライト動作において、ロウアドレス信号Ａ_ｒｏｗがワード線デコーダ／ドライバ１７に入力されると、ロウアドレス信号Ａ_ｒｏｗ１〜Ａ_ｒｏｗｉのうちの１つの全ビット（Ｒビット）が、１になる。

例えば、ロウアドレス信号Ａ_ｒｏｗが００…００（全て０）の場合、ロウアドレス信号Ａ_ｒｏｗ１の全ビットが１となるため、アンド回路３２_１の出力信号が１となる。この場合、ドライブ回路３３_１は、グローバル導電線ＧＷＬ_１をアクティブにし、ドライブ回路３４_１は、導電線ＳＷＬ_１をアクティブにする。

また、ロウアドレス信号Ａ_ｒｏｗが１１…１１（全て１）の場合、ロウアドレス信号Ａ_ｒｏｗｉの全ビットが１となるため、アンド回路３２_ｉの出力信号が１となる。この場合、ドライブ回路３３_ｉは、グローバル導電線ＧＷＬ_ｉをアクティブにし、ドライブ回路３４_ｉは、導電線ＳＷＬ_ｉをアクティブにする。

図４８は、図４６のサブデコーダ／ドライバの例を示している。

サブデコーダ／ドライバＳＤ_１１は、リード動作又はライト動作において、導電線ＷＬ_１１〜ＷＬ_１８，ＷＬ_ｉ１〜ＷＬ_ｉ８をアクティベート又はデアクティベートする機能を有する。

ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ライト動作において使用する要素である。ＲＯＭ３７、データレジスタ３８、セレクタ（マルチプレクサ）３９、及び、マスクレジスタ４０は、ロウアドレス信号Ａ_ｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ_１１〜ＷＬ_１８，ＷＬ_ｉ１〜ＷＬ_ｉ８のアクティブ／ノンアクティブを制御する。

シフトレジスタ４３は、リード動作において使用する要素である。シフトレジスタ４３は、ロウアドレス信号Ａ_ｒｏｗにより選択されたロウ内において、複数の導電線ＷＬ_１１〜ＷＬ_１８，ＷＬ_ｉ１〜ＷＬ_ｉ８のアクティブ／ノンアクティブを制御する。

ドライブ回路３３_１１〜３３_１８，３３_ｉ１〜３３_ｉ８，３３’_１１〜３３’_１８，３３’_ｉ１〜３３’_ｉ８は、それぞれ、アンド回路３２_１１〜３２_１８，３２_ｉ１〜３２_ｉ８，３２’_１１〜３２’_１８，３２’_ｉ１〜３２’_ｉ８に対応する。

図４７のアンド回路３２_１の出力信号がアクティブ（１）であり、グローバル導電線ＧＷＬ_１がアクティベートされている場合、アンド回路３２_１１〜３２_１８，３２’_１１〜３２’_１８の出力信号は、アクティブになり得る。また、図４７のアンド回路３２_ｉの出力信号がアクティブ（１）であり、グローバル導電線ＧＷＬ_ｉがアクティベートされている場合、アンド回路３２_ｉ１〜３２_ｉ８，３２’_ｉ１〜３２’_ｉ８の出力信号は、アクティブになり得る。

図４６のリード／ライト回路１５は、第２の例で説明した図３９のリード／ライト回路１５と同じであるため、ここでの説明を省略する。

また、図４７のワード線デコーダ／ドライバ１７、図４８のサブデコーダ／ドライバＳＤ_１１、及び、図３９のリード／ライト回路１５を用いたリード動作の例及びライト動作は、第２の例で説明したリード動作の例及びライト動作の例と同じであるため、ここでの詳細な説明を省略する。

ここで、第２の例（共有ビット線構造）では、複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}に対してライトデータを並行にライトできない。これに対し、第３の例（共有ビット線構造＋分割ワード線構造）は、複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}に対してライトデータを並行にライトできる。

図４９は、第１の例（図７）、第２の例（図３３）、及び、第３の例（図４６）を比較したものである。

図７の第１の例（共有ワード線構造）では、ライトデータは、例えば、カラム側から導電線ＬＢＬ_１〜ＬＢＬ_８の電位を制御することにより、メモリセルＭＣ_１〜ＭＣ_８にライトされる。従って、図７の第１の例は、ライトデータを、複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}に並行にライトできる。

但し、複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}において、ライト対象となるメモリセルＭＣ_１〜ＭＣ_８は、ワード線デコーダ／ドライバ１７により選択された同一ロウ内に限定される。

これに対し、図３３の第２の例（共有ビット線構造）では、ライトデータは、例えば、ロウ側から導電線ＷＬ_ｉ１〜ＷＬ_ｉ８の電位を制御することにより、メモリセルＭＣ_１〜ＭＣ_８にライトされる。従って、図３３の第２の例は、ライトデータを、複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}に並行にライトできない。

この第２の例の問題点を解決するのが第３の例である。

図４６の第３の例（共有ビット線＋分割ワード線構造）では、ライトデータは、例えば、ロウ側から導電線ＷＬ_ｉ１〜ＷＬ_ｉ８の電位を制御することにより、メモリセルＭＣ_１〜ＭＣ_８にライトされる。しかし、第３の例では、第２の例とは異なり、例えば、複数のサブデコーダ／ドライバＳＤ_１１〜ＳＤ_１ｎが複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}に対応して設けられる。

従って、ライトデータは、例えば、複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}を用いて、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}ごとに、導電線ＷＬ_ｉ１〜ＷＬ_ｉ８の電位を制御することにより、メモリセルＭＣ_１〜ＭＣ_８にライトされる。

即ち、図４６の第３の例は、ライトデータを複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}に並行にライトできる。

但し、複数のサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}において、ライト対象となるメモリセルＭＣ_１〜ＭＣ_８は、ワード線デコーダ／ドライバ１７により選択された同一ロウ内に限定される。

（レイアウト）
図５０は、図３３乃至図４９で説明したＳＯＴ−ＭＲＡＭを簡略化したものである。図５１乃至図５４は、図５０のＳＯＴ−ＭＲＡＭの変形例である。ここでは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂのレイアウトの例を説明する。

図５０乃至図５４において、例えば、図３３又は図４６に開示される要素と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。

図５０のＳＯＴ−ＭＲＡＭは、例えば、マルチビットアクセスでパラレルにアクセスされる複数のメモリセルＭＣ_１〜ＭＣ_８が、それら複数のメモリセルＭＣ_１〜ＭＣ_８を選択する１本の導電線（ビット線）ＬＢＬを共有する、いわゆる共有ビット線（shared bit line）アーキテクチャーを有する。

また、図５０のＳＯＴ−ＭＲＡＭは、複数のメモリセルＭＣ_１〜ＭＣ_８に共有される導電線Ｌ_ＳＯＴにライト電流を流すための導電線ＷＢＬ_１〜ＷＢＬ_ｊ、ＳＢＬ_１〜ＳＢＬ_ｊが、導電線ＬＢＬ_１が延びる第１の方向に延びる、いわゆるカラム方向延伸構造を有する。

この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロック（メモリコア）ＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）ごとに、リード／ライト回路１５内に配置される。ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、複数のカラムＣｏＬ_１〜ＣｏＬ_ｊに共有される。

また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、リード／ライト回路１５の上部に配置され、第１の方向に交差する第２の方向に延びる。

図５１のＳＯＴ−ＭＲＡＭは、図５０のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャー及びカラム方向延伸構造を有する。

但し、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、ブロックＢＫ＿ｋ（ｋは、１〜ｎのうちの１つ）内において、カラムＣｏＬ_ｐ（ｐは、１〜ｊのうちの１つ）ごとに設けられる。この場合、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}及びカラムセレクタ１６間にレイアウトされる。

また、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａ，Ｄ／Ｓ＿Ｂの上部に配置され、第２の方向に延びる。

図５２のＳＯＴ−ＭＲＡＭは、図５１のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャー及びカラム方向延伸構造を有する。

但し、図５２の例は、図５１の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿ＡがサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、ライトドライバ／シンカーＤ／Ｓ＿ＢがサブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる点が異なる。

また、ライトドライバ／シンカーＤ／Ｓ＿Ａに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ａの上部に配置され、第２の方向に延びる。ライトドライバ／シンカーＤ／Ｓ＿Ｂに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}及び接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、ライトドライバ／シンカーＤ／Ｓ＿Ｂの上部に配置され、第２の方向に延びる。

図５３のＳＯＴ−ＭＲＡＭは、図５２のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャー及びカラム方向延伸構造を有する。

但し、図５３の例は、図５２の例と比べると、ライトドライバ／シンカーＤ／Ｓ＿Ａが、Ｄ／Ｓ＿Ａドライバと、Ｄ／Ｓ＿Ａシンカーと、に分割され、かつ、ライトドライバ／シンカーＤ／Ｓ＿Ｂが、Ｄ／Ｓ＿Ｂドライバと、Ｄ／Ｓ＿Ｂシンカーと、に分割される点が異なる。

また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（カラムセレクタ１６が存在しない側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（カラムセレクタ１６が存在する側の端部）にレイアウトされる。

Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第２の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第２の方向に延びる。

図５４のＳＯＴ−ＭＲＡＭは、図５３のＳＯＴ−ＭＲＡＭと同様に、共有ビット線アーキテクチャーを有する。

但し、図５４の例は、図５３の例と比べると、複数のメモリセルＭＣ_１〜ＭＣ_８に共有される導電線Ｌ_ＳＯＴにライト電流を流すための導電線ＷＢＬ_１〜ＷＢＬ_ｊ、ＳＢＬ_１〜ＳＢＬ_ｊが、導電線ＬＢＬ_１〜ＬＢＬ_ｊが延びる第１の方向に交差する第２の方向延びる、いわゆるロウ方向延伸構造を有する。

この場合、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（第２の方向の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（第２の方向の端部）にレイアウトされる。

例えば、同図に示すように、奇数番目のブロックＢＫ＿ｋ（ｋは、１，３，５，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（左側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（右側の端部）にレイアウトされる。

また、偶数番目のブロックＢＫ＿ｋ（ｋは、２，４，６，…）においては、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の一端（右側の端部）にレイアウトされ、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバは、サブアレイＡ_{ｓｕｂ＿１}〜Ａ_{ｓｕｂ＿ｎ}の他端（左側の端部）にレイアウトされる。

また、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーに、例えば、接地電位Ｖ_ｓｓを供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａシンカー及びＤ／Ｓ＿Ｂシンカーの上部に配置され、第１の方向に延びる。Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバに、例えば、ドライブ電位Ｖ_{ｄｄ＿Ｗ１}を供給する電源線ＰＳＬは、Ｄ／Ｓ＿Ａドライバ及びＤ／Ｓ＿Ｂドライバの上部に配置され、第１の方向に延びる。

図５３及び図５４のＤ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカーは、例えば、第１の例、即ち、図２９乃至図３２のＤ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカーと同じであるため、ここでの説明を省略する。

図５０乃至図５４の例のうち、図５３の例は、カラムＣｏＬｐごとに、ライトドライバ／シンカー（Ｄ／Ｓ＿Ａドライバ、Ｄ／Ｓ＿Ｂドライバ、Ｄ／Ｓ＿Ａシンカー、及び、Ｄ／Ｓ＿Ｂシンカー）が設けられる。また、Ｖ_ｓｓを供給する電源線ＰＳＬと、Ｖ_{ｄｄ＿Ｗ１}を供給する電源線ＰＳＬとが、互いに離れて配置される。従って、図５３の例は、最も望ましいと考えられる。

（むすび）
以上、実施形態によれば、各種システムで使用可能な不揮発性ＲＡＭを実現できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０： プロセッサ、 １１： ＣＰＵ、 １２： メモリコントローラ、 １３： 不揮発性ＲＡＭ、 １４： メモリモジュール、 １５： リード／ライト回路、 １６： カラムセレクタ、 １７： ワード線デコーダ／ドライバ。

Claims (8)

1. 第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
   第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される第１の記憶素子と、
   第３の端子、第４の端子、前記第３及び第４の端子間の第１の電流経路を制御する第１の電極を有し、前記第３の端子が前記第２の端子に接続される第１のトランジスタと、
   第５の端子及び第６の端子を有し、前記第５の端子が前記第４の部分に接続される第２の記憶素子と、
   第７の端子、第８の端子、前記第７及び第８の端子間の第２の電流経路を制御する第２の電極を有し、前記第７の端子が前記第６の端子に接続される第２のトランジスタと、
   前記第１の方向に延び、前記第１及び第２の電極に接続される第２の導電線と、
   前記第１の方向に交差する第２の方向に延び、前記第４の端子に接続される第３の導電線と、
   前記第２の方向に延び、前記第８の端子に接続される第４の導電線と、
   を具備する不揮発性メモリ。
2. 前記第１及び第２の電流経路を発生させる第１の電位を前記第２の導電線に印加する回路と、
   第２の電位又はこれと異なる第３の電位を前記第３及び第４の導電線に印加する回路と、
   前記第１及び第２の部分間に書き込み電流を流す回路と、
   をさらに具備する、請求項１に記載の不揮発性メモリ。
3. 第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
   第１の端子及び第２の端子を有し、前記第１の端子が前記第３の部分に接続される第１の記憶素子と、
   第３の端子、第４の端子、前記第３及び第４の端子間の第１の電流経路を制御する第１の電極を有し、前記第３の端子が前記第２の端子に接続される第１のトランジスタと、
   第５の端子及び第６の端子を有し、前記第５の端子が前記第４の部分に接続される第２の記憶素子と、
   第７の端子、第８の端子、前記第７及び第８の端子間の第２の電流経路を制御する第２の電極を有し、前記第７の端子が前記第６の端子に接続される第２のトランジスタと、
   前記第１の方向に交差する第２の方向に延び、前記第１の電極に接続される第２の導電線と、
   前記第２の方向に延び、前記第２の電極に接続される第３の導電線と、
   前記第１の方向に延び、前記第４及び第８の端子に接続される第４の導電線と、
   を具備する不揮発性メモリ。
4. 前記第１の電流経路を発生させる第１の電位又は前記第１の電流経路を発生させない第２の電位を前記第２の導電線に印加し、かつ、前記第２の電流経路を発生させる前記第１の電位又は前記第２の電流経路を発生させない前記第２の電位を前記第３の導電線に印加する回路と、
   第３の電位を前記第４の導電線に印加する回路と、
   前記第１及び第２の部分間に書き込み電流を流す回路と、
   をさらに具備する、請求項３に記載の不揮発性メモリ。
5. 前記第１及び第２の記憶素子の双方にアクセスする第１モード、又は、前記第１及び第２の記憶素子の１つにアクセスする第２のモードを選択する回路をさらに具備する、請求項１乃至４のいずれか１項に記載の不揮発性メモリ。
6. 前記第１の記憶素子は、第１の磁性層と、第２の磁性層と、前記第１及び第２の磁性層間の第１の非磁性層と、を備え、前記第１の磁性層は、前記第３の部分に接続され、
   前記第２の記憶素子は、第３の磁性層と、第４の磁性層と、前記第３及び第４の磁性層間の第２の非磁性層と、を備え、前記第３の磁性層は、前記第３の部分に接続される、
   請求項１乃至５のいずれか１項に記載の不揮発性メモリ。
7. 第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
   第１の磁性層、第２の磁性層、及び、前記第１及び第２の磁性層間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
   第１の端子、第２の端子、前記第１及び第２の端子間の第１の電流経路を制御する第１の電極を有し、前記第１の端子が前記第２の磁性層に接続される第１のトランジスタと、
   第３の磁性層、第４の磁性層、及び、前記第３及び第４の磁性層間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
   第３の端子、第４の端子、前記第３及び第４の端子間の第２の電流経路を制御する第２の電極を有し、前記第３の端子が前記第４の磁性層に接続される第２のトランジスタと、
   前記第１の方向に延び、前記第１及び第２の電極に接続される第２の導電線と、
   前記第１の方向に交差する第２の方向に延び、前記第２の端子に接続される第３の導電線と、
   前記第２の方向に延び、前記第４の端子に接続される第４の導電線と、
   を具備する不揮発性メモリ。
8. 第１の方向に延び、第１の部分、第２の部分、これらの間の第３の部分、並びに前記第２及び第３の部分間の第４の部分を有する第１の導電線と、
   第１の磁性層、第２の磁性層、及び、前記第１及び第２の磁性層間の第１の非磁性層を有し、前記第１の磁性層が前記第３の部分に接続される第１の記憶素子と、
   第１の端子、第２の端子、前記第１及び第２の端子間の第１の電流経路を制御する第１の電極を有し、前記第１の端子が前記第２の磁性層に接続される第１のトランジスタと、
   第３の磁性層、第４の磁性層、及び、前記第３及び第４の磁性層間の第２の非磁性層を有し、前記第３の磁性層が前記第４の部分に接続される第２の記憶素子と、
   第３の端子、第４の端子、前記第３及び第４の端子間の第２の電流経路を制御する第２の電極を有し、前記第３の端子が前記第４の磁性層に接続される第２のトランジスタと、
   前記第１の方向に交差する第２の方向に延び、前記第１の電極に接続される第２の導電線と、
   前記第２の方向に延び、前記第２の電極に接続される第３の導電線と、
   前記第１の方向に延び、前記第２及び第４の端子に接続される第４の導電線と、
   を具備する不揮発性メモリ。

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