KR20040012545A - 메모리 셀 장치를 구비한 반도체 메모리 - Google Patents

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Abstract

본 발명은 새로운 구조의 메모리 셀 필드를 가진 반도체 메모리에 관한 것이다. 서로 바로 인접한 저장 커패시터(3)간의 간격이 줄어들지 않으면서, 인접한 라인(2), 특히 워드 라인(2) 사이에 부가의 라인이 구조화될 수 있다. 바람직한 실시예에서 메모리 셀(5)의 수가 동일할 때 필요한 워드 라인(2)의 수가 감소됨으로써, 워드 라인 드라이버가 절감되고 기판 표면이 얻어진다.

Description

메모리 셀 장치를 구비한 반도체 메모리{Semiconductor memory having an arrangement of memory cells}
본 발명은 서로 평행한 제 1 라인에, 그리고 서로 평행하며 상기 제 1 라인에 대해 수직인 제 2 라인에 접속되며 각각 저장 커패시터 및 버티컬 선택 트랜지스터를 갖는 메모리 셀 장치를 구비하고, 상기 메모리 셀 장치의 내부에서 제 1 라인과 제 2 라인의 교차점에는 메모리 셀이 접속되는 반도체 메모리에 관한 것이다. 특히, DRAMS(dynamic random access memories) 또는 여타의 휘발성 반도체 메모리는 상기 방식으로 구성된다. 이것들은 메모리 셀 필드를 가지며, 상기 메모리 셀 필드의 메모리 셀들은 각각 전하를 저장하기 위한 저장 커패시터와 선택 트랜지스터를 포함한다. 각각의 메모리 셀은 제 1 라인(예컨대, 비트 라인)과 제 2 라인(예컨대, 워드 라인)에 의해 제어(address)된다. 상기 제 2 라인은 상기 제 1 라인에 대해 수직으로 반도체 기판 위로 연장된다. 제 1 및/또는 제 2 라인에서의 전위 변동에 의해, 선택 트랜지스터가 스위칭되므로, 일정 전하량이 저장 커패시터 내로 또는 저장 커패시터 밖으로 흐를 수 있다.
선택 트랜지스터들은 대개 MOSFET(metal oxide semiconductor field-effect transistor)로 형성되고, 그것의 제 1 소스/드레인 전극은 비트 라인에, 그리고 그것의 게이트 전극은 워드 라인에 접속된다. 제 2 소스/드레인 전극은 저장 커패시터에 접속된다. 미래의 반도체 메모리의 집적 밀도 증가라는 면에서 선택 트랜지스터들은 바람직하게는 버티컬 트랜지스터로 형성되며, 그것의 2개의 소스/드레인 전극은 기판 표면에 대해 수직으로 상하로 배치된다. 이로 인해, 선택 트랜지스터는 단지 최소의 기판 기본면만을 필요로 한다. 버티컬 선택 트랜지스터에서 게이트 전극은 횡방향으로 약간만 오프셋되고 트랜지스터의 2개의 소스/드레인 전극 사이의 중앙 높이에 배치된다. 이에 반해, 기판 표면상에 횡방향으로 나란히 배치된 전극들을 갖는 플레이너 선택 트랜지스터들은 훨씬 더 큰 기판 기본면을 필요로 한다.
버티컬 선택 트랜지스터의 사용에도 불구하고, 반도체 메모리의 집적 밀도는 임의로 증가될 수 없는데, 그 이유는 리소그래픽 패터닝 시에 굴절 현상으로 인해 비트 라인 및 워드 라인의 최소 폭이 필요하기 때문이고, 또한 저장 커패시터, 예컨대 트렌치 커패시터가 충분한 양의 전하를 저장하기 위해 일정한 기판 기본면을 필요로 하기 때문이다. 대개 딥 트렌치의 형태로 형성되는 저장 커패시터는 매우 높은 종횡비를 가지며 기판 내로 매우 깊게 도달하지만, 휘발성 반도체 메모리에서 누설 전류는 저장된 전하가 신속하게 빠져나가게 하므로, 커패시턴스의 증가를 위해 횡방향으로도 매립된 저장 커패시터를 위한 가급적 가장 큰 기본면이 선택된다. 따라서, 트렌치 커패시터의 기본면은 반도체 메모리의 집적 밀도를 결정한다.
반도체 메모리의 셀 필드에서 저장 커패시터는 반도체 기판의 기본면에 대해, 관련 메모리 셀을 제어하는 비트 라인과 워드 라인간의 교차점 바로 근처에 배치된다. 서로 평행한 비트 라인과, 기판 기본면 위에 또는 내에 상기 비트 라인에대해 수직으로 연장된 서로 평행한 워드라인의 그물형 배치에 따라, 메모리 셀 및 그에 따른 저장 커패시터는 예컨대 바둑판 모양으로 기판 상에 배치된다. 셀 필드의 적어도 하나의 에지에는 비트 라인과 교차하는 워드 라인용 단자가 제공된다. 이와는 달리, 실제 셀 필드 아키텍처에서는 비트 라인이 모든 워드 라인과 교차하지 않고, 그들 중 소수와만 교차함으로써, 비트 라인 커패시턴스가 적게 유지되고 메모리 셀로부터 정보 아이템의 판독이 용이해진다. 따라서, 각종 그룹의 워드 라인들이 상이한 그룹의 비트 라인과 교차하므로, 단일 셀 필드 대신에 다수의 셀 블록이 생긴다. 워드 라인 및 비트 라인을 위해, 복잡한 드라이버 회로, 즉 워드 라인 드라이버 또는 비트 라인용 평가 회로가 필요하다. 종래에 상기 회로의 크기와 수는 워드 라인 및 비트 라인의 수가 동시에 변할 때만 변할 수 있다.
종래의 반도체 메모리에서, 비트 라인 및 워드 라인의 폭과 그들 간의 간격은 리소그래픽 노광에 사용되는 파장에 따라 가급적 작게 선택된다. 트렌치 커패시터는 많은 전하량을 저장할 수 있도록 가급적 넓게 형성된다. 이용 가능한 기판 기본면을 최상으로 이용하기 위해, 비트 라인과 워드 라인간의 교차점 바로 근처에 메모리 셀, 즉 저장 커패시터가 제공된다. 저장된 정보의 판독을 위해, 평가 회로가 예컨대 더미 셀을 갖기 때문에, 판독된 메모리 정보 아이템이 디지털 값 0 또는 1에 할당될 수 있다.
전술한 종래의 반도체 메모리에서 비트 라인과 워드 라인간의 교차점에 메모리 셀을 배치하면, 셀 필드에서 서로 인접한 비트 라인 또는 서로 인접한 워드 라인 사이에 추가 구조물을 수용할 수 없는데, 그 이유는 그들 상호 간격 및 그들 폭이 각각의 광학 분해도에 따라 이미 최적화되었기 때문이다.
본 발명의 과제는 인접한 저장 커패시터간의 횡방향 간격의 변동 없이 부가의 구조물, 예컨대 제어 라인(control line)이 인접한 제 1 또는 제 2 라인 사이에 형성될 수 있는 반도체 메모리를 제공하는 것이다. 본 발명의 또 다른 과제는 워드 라인 당 또는 비트 라인 당 접속되어 제어되는 메모리 셀의 수를 변경시킴으로써 반도체 기판 상의 표면 절감 가능성을 제공하는 것이다.
도 1은 반도체 메모리의 개략적인 평면도.
도 2는 반도체 메모리의 메모리 셀의 단면도.
도 3은 종래의 반도체 메모리.
도 4는 본 발명에 따른 반도체 메모리의 제 1 실시예.
도 5는 본 발명에 따른 반도체 메모리의 제 2 실시예.
*도면의 주요 부분에 대한 부호의 설명*
1: 제 1 라인
2: 제 2 라인
3: 저장 커패시터
4: 선택 트랜지스터
5: 메모리 셀
7: 평가 회로 영역
11: 상부 소스/드레인 전극
12: 하부 소스/드레인 전극
13: 게이트 전극
15: 메모리 셀 필드
16: 반도체 기판
상기 과제는 전술한 방식의 반도체 메모리에 있어서, 제 2 라인이 각각 메모리 셀을 서로 연결시키고, 그것의 저장 커패시터가 각각의 제 2 라인의 두 측면에서 교대로 상기 각각의 제 2 라인에 대해 횡방향으로 오프셋되어 배치됨으로써 해결된다.
본 발명에 따르면, 저장 커패시터는 그리드(grid)의 형태로 배치된다. 상기 그리드에서 서로 바로 인접한 커패시터들은 종래와 같이 비트 라인 또는 워드 라인 방향으로 서로 오프셋되지 않고 상기 방향의 진행선에 대해 경사지게, 바람직하게는 대각선으로 오프셋된다. 서로 바로 인접한 저장 커패시터들간의 간격은 변함 없이 유지되어야 하는데, 그 이유는 상기 간격이 셀 간격에 대해 결정적인 영향을 미치기 때문이다. 서로 바로 인접한 트렌치 커패시터의 대각선 배치는 메모리 셀 배치의 새로운 구조를 가능하게 한다. 본 발명에 따르면, 각각의 제 2 라인은 메모리 셀을 서로 연결시키며, 그 저장 커패시터는 각각의 제 2 라인의 양 측면에서교대로 상기 각각의 제 2 라인에 대해 횡방향으로 오프셋되게 배치된다. 종래에는 1열의 메모리 셀이 중앙에서 제 2 라인의 하부에 배치되는 반면, 본 발명에서는 각각의 제 2 라인이 메모리 셀에 접속되고, 그 저장 커패시터들은 상기 라인의 좌우에 교대로 횡방향으로 오프셋되게 배치된다. 이로 인해, 단일 제 2 라인에 의해 2열의 메모리 셀이 제어될 수 있고, 그 저장 커패시터들이 종래의 반도체 메모리에서와 동일한 서로 간의 간격을 갖는다. 따라서, 필요한 제 2 라인의 수가 감소될 수 있다. 서로 바로 인접한 저장 커패시터간의 변함 없는 간격으로 인해 셀 밀도가 변하지 않기 때문에, 본 발명에 따른 반도체 메모리에서 제 2 라인들간의 간격이 종래보다 더 크다. 이것은 한편으로는 제 2 라인의 동작을 위해 적은 드라이버가 필요하다는 장점을 가지며, 다른 한편으로는 제 1 및 제 2 라인에 대한 리소그래픽 분해도 한계가 허용한다면, 서로 바로 인접하는 제 2 라인들 사이에 부가의 라인, 예컨대 제어 라인 또는 보조라인이 배치될 수 있다는 장점을 갖는다. 예컨대, 워드 라인에 그 전도성을 높이기 위해 부가의 병렬 라인을 제공하는 것도 가능하다. 이로 인해, 제 2 라인에 필요한 드라이버의 수가 증가되지 않는다.
본 발명에 따른 반도체 메모리에서, 워드 라인 또는 비트 라인에 접속되는 메모리 셀의 수는 종래의 반도체 메모리에서와는 달리 변동된다. 본 발명에 따른 장치에 의해 얻어지는, 메모리 셀 필드의 두 크기의 변동된 길이 비는 반도체 기판 상의 표면 절감을 위한 부가의 가능성을 제공한다. 워드 라인 또는 비트 라인 당 접속된 메모리 셀 수의 본 발명에 따른 변동은 또한 워드 라인 및 비트 라인의 길이 및 커패시턴스를 최적화할 수 있는 가능성을 제공한다. 예컨대, 피처 크기가감소되면, 회로가 극도로 약한 신호의 평가를 위해 설계될 수 있다. 본 발명에 따른 장치는 커패시터 간격 자체의 감소와 함께 더 복잡한 최적화 가능성을 제공한다.
바람직하게는 서로 인접한 저장 커패시터를 가진 임의의 2개의 메모리 셀은 항상 서로 인접한 2개의 제 1 라인에 접속된다. 서로 바로 인접한 저장 커패시터가 동일한 제 2 라인에 접속되고 반대 방향으로 상기 제 2 라인의 진행선에 대해 수직으로 상기 제 2 라인에 대해 횡방향으로 오프셋되기는 하지만, 상기 저장 커패시터의 메모리 셀은 상이한 제 1 라인에 접속되므로, 개별 메모리 셀의 제어가 가능하다.
바람직하게는 동일한 제 1 라인에 접속되며 상기 제 1 라인을 따라 서로 인접한 저장 커패시터를 가진 임의의 2개의 메모리 셀이 항상 2개의 서로 인접한, 바람직하게는 바로 인접한 제 2 라인들에 접속된다. 각각의 제 2라인이 2열의 메모리 셀, 즉 제 1 열은 예컨대 상기 라인의 좌측에 그리고 제 2 열은 상기 라인의 우측에 배치된 2열의 메모리 셀을 제어함에도 불구하고, 상기 열 중 하나의 열의 메모리 셀은 각각 다른 제 1 라인에 접속된다. 대각선으로 배치된, 서로 바로 인접한 저장 커패시터의 바둑판형 패턴으로 인해, 2개의 인접한 제 2 라인 사이에 항상 2열의 메모리 셀이 놓임에도 불구하고, 동일한 제 1 라인에 접속되며 상기 제 1 라인을 따라 인접한 메모리 셀들이 서로 직접 인접한 제 2 라인에 접속된다.
바람직하게는 서로 인접한 제 2 라인들이 서로 바로 인접한 제 1 라인들의 2배의 간격만큼 서로 오프셋되어 배치된다. 상기 실시예에서는 본 발명에 따라 2열의 메모리 셀을 서로 접속시키는 제 2 라인들이 종래의 반도체 메모리에서 보다 적은 수로 필요하다는 사실이 이용된다. 이로 인해, 그들간의 간격이 커질 수 있다. 바람직하게는 서로 큰 간격으로 배치된 제 2 라인들 사이에 부가의 라인, 예컨대 제어 라인 또는 보조 라인이 배치될 수 있다. 바로 인접한 저장 커패시터간의 간격이 종래의 반도체 메모리와는 달리 변동되지 않으면, 제 1 라인간의 간격이 상응하게 감소된다. 제 1 라인과 그 상호 간격에 있어서, 서로 인접한 제 2 라인 사이에 부가의 라인을 패터닝하기 위해 분해도 한계의 부가적인 감소가 필요하다. 그러나, 바로 인접한 저장 커패시터의 간격은 변동되지 않는다. 사각형 메모리 셀 기본면과 대각선으로, 즉 약 45°만큼 회전된 셀 그리드를 가진 메모리 셀의 바둑판형 배치의 경우에, 바로 인접한 제 2 라인들간의 간격은 바로 인접한 제 1 라인들간 간격의 정확히 2배이다; 따라서, 제 2 라인들 사이에는 각각 부가의 라인이 패터닝될 수 있다.
바람직하게는 제 1 라인이 비트 라인이고, 제 2 라인이 워드 라인이다. 이 경우, 단일 워드 라인은 라인당 2배의 메모리 셀을 제어할 수 있다. 이것은 비트 라인을 워드 라인보다 현저히 짧게 형성할 수 있게 한다. 이로 인해, 워드 라인 보다 훨씬 더 많은 비트 라인을 가진 셀 블록들이 직각 기본면 상에 배치될 수 있다. 상기 기본면의 에지 비(긴 에지 길이 대 짧은 에지 길이의 비)는 종래의 반도체 메모리에서 보다 훨씬 작다.
바람직하게는 단일 워드 라인에 접속된 메모리 셀의 저장 커패시터는 교대로 상기 워드 라인의 한 측면에 그리고 상기 워드 라인의 다른 측면에 배치된다. 따라서, 단일 워드 라인에 접속된 메모리 셀은 교대로 워드 라인의 좌우에서 오프셋된다. 따라서, 워드 라인은 상기 단일 워드 라인에 의해 제어되는 2열의 메모리 셀 사이의 중심에 연장된다.
대안으로서, 제 1 라인이 워드 라인이고, 제 2 라인은 비트 라인이다. 상기 실시예에서는 비트 라인에 대해 평행한 부가의 라인들이 서로 인접한 비트 라인 사이에서 패터닝될 수 있다.
바람직하게는 서로 바로 인접한 메모리커패시터가 제 1 라인의 진행선 및 제 2 라인의 진행선에 대해 대각선의 그리드를 형성한다. 워드 라인들간의 간격과 비트 라인들간의 간격은 워드 라인과 비트 라인에 대해 상이하게 선택되므로, 저장 커패시터는 그들의 위치가 워드 라인 및 비트 라인의 진행선에 대해 대각선의 사각형 그리드를 형성하도록 이동된다.
바람직하게는 저장 커패시터가 반도체 기판 내에 매립된 트렌치 커패시터이다. 딥 트렌치 내에 배치된 커패시터는 딥 트렌치 내로 먼저 커패시터 유전체가 트렌치 벽에 디포짓된 다음, 내부 커패시터 전극으로서 충전물이 제공됨으로써 제조된다. 외부 전극은 딥 트렌치를 둘러싸는 도핑된 반도체 기판 내에 내방확산된(indiffused) 층으로 형성된다.
이것에 대한 대안으로서, 반도체 기판 위에 스택된 필름 커패시터가 제공될 수 있다.
선택 트랜지스터는 바람직하게는 MOSFET이다; 그들의 게이트 전극들은 통상적으로 워드 라인에 접속된다. 버티컬 선택 트랜지스터의 상부 소스/드레인 전극은 비트 라인에 접속된다; 하부 소스/드레인 전극은 커패시터의 내부 전극에 도전 접속된다.
반도체 메모리는 바람직하게는 휘발성 반도체 메모리, 특히 DRAM이다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 다수의 메모리 셀(5)을 포함하는 반도체 메모리를 도시한다. 상기 메모리 셀은 제 1 라인, 예컨대 비트 라인(1), 및 제 2 라인, 예컨대 워드 라인을 통해 열 마다 서로 접속된다. 메모리 블록(15)의 외부에는 평가 회로 영역(7)이 개략적으로 도시된다. 평가 회로는 메모리 셀로부터 판독된 신호를 디지털 1 또는 0으로 평가하고, 예컨대 더미 메모리 셀(8)을 가진 더미 비트 라인(9)을 가질 수 있다. 메모리 셀(5)의 판독 시에, 판독된 전하량의 평가는 디지털 비트값에 의해, 예컨대 더미 셀(8)로부터 판독된 데이터 값과의 비교에 의해 이루어진다. 이 경우, 평가 유닛(도시안됨)은 더미 비트 라인(9) 및 각각의 제어 비트 라인(1)을 제어한다.
도 2는 딥 트렌치 내에 배치된 저장 커패시터, 즉 트렌치 커패시터(3)를 가진 메모리 셀의 전형적인 구성을 도시한다. 트렌치 내에서, 저장 커패시터(3)의 상부에는 메모리 셀(5)의 선택 트랜지스터(4)가 배치된다. 상기 선택 트랜지스터가 MOSFET이면, 그것은 상부 및 하부 소스/드레인 전극(11, 12)을 가지며, 상기 전극들 사이에는 채널 영역이 배치된다. 채널 영역 옆에 횡방향으로 워드 라인(2)이 연장되고, 상기 워드 라인(2)은 선택 트랜지스터의 게이트 전극을 형성한다. 게이트 전극과 채널 영역 사이에는 얇은 절연체 층이 배치되고; 전기 유도에 의해 채널이 형성될 수 있으며, 상기 채널은 트랜지스터를 개방하고 커패시터(3)를 충전 또는 방전시킨다.
상부 전극(11)은 비트 라인(1)과 접속되고, 상기 비트 라인은 워드 라인(2)에 대해 수직으로 기판 표면 위로 연장된다.
도 2에 단면도로 도시된 메모리 셀은 반도체 메모리 상에 다수 존재한다. 도 3은 종래의 반도체 메모리의 개략적인 윤곽을 도시한다. 상기 반도체 메모리의 비트 라인(1)과 워드 라인(2)은 서로 교차한다. 각각의 교차점에서 메모리 셀(5)은 도 2에 따라 또는 선행 기술에 공지된 다른 실시예로 배치된다. 저장 커패시터(3)는 트렌치 커패시터의 경우에 통상적으로 중앙에서 각각의 워드 라인 아래 또는 항상 동일한 방향으로(도 3에서는 상부로) 워드 라인에 대해 오프셋되어 배치된다.
도 4는 본 발명에 따른 반도체 메모리의 제 1 실시예의 개략적인 윤곽을 도시한다. 여기서, 제 1 라인은 비트 라인이고, 제 2 라인은 워드 라인이다. 반도체 메모리는 저장 커패시터(3)의 그리드를 갖는다. 상기 그리드에서 서로 바로 인접한 트렌치 커패시터(3) 사이의 구간은 진행선에 대해, 즉 비트 라인(1)과 워드 라인(2)의 방향에 대해 45°정도 회전되지만, 절대값은 도 3에서와 동일한 크기이다. 따라서, 메모리 셀 밀도는 도 3에서와 동일하다. 그러나, 메모리 셀 간의 결선은 두 도면에서 상이하다. 각각의 워드 라인(2)은 도 4에서 워드 라인에 대해 평행한 2열의 메모리 셀(5)에 접속된다. 단일 워드 라인(2)에 접속된 메모리 셀들(3)은 지그재그형 선의 형태로 교대로 도 3의 워드 라인 상부와 하부에 배치됨으로써, 즉 기판 표면에 대해 워드 라인의 좌우에 상기 워드 라인과 오프셋되게 배치됨으로써, 워드 라인의 양이 변하지 않을 때 워드 라인은 종래의 반도체 메모리에서 보다 더 많은 메모리 셀을 제어할 수 있다. 종래의 반도체 메모리에서와 같이, 도 4에서도 동일한 비트 라인(1b)이 접속되며 상기 비트 라인(1b)을 따라 서로 인접한 2개의 메모리 셀(5)이, 서로 바로 인접한 상이한 워드 라인(2a)에 접속되므로, 본 발명에 따른 반도체 메모리에 의해서도 각각 단일 메모리 셀의 개별 제어가 가능하다. 개별 비트 라인에 접속된 메모리 셀(5a)의 저장 커패시터(3c)는 모두 워드 라인의 우측에 또는 모두 워드 라인의 좌측에 오브셋되어 배치된다. 따라서, 서로 바로 인접한 저장 커패시터(3a 또는 3b)는 항상 2개의 바로 인접한 비트 라인(1a)에 접속된다. 워드 라인(2)의 그리드 크기는 비트 라인(1)의 것의 2배이므로, 워드 라인들 사이에는 각각 부가의 라인이 패터닝됨으로써, 예컨대 워드 라인이 매우 길 때 그 전도성이 증가될 수 있다.
도 5는 본 발명에 따른 반도체 메모리의 제 2 실시예를 개략적인 평면도로 도시한다. 여기서는 워드 라인과 비트 라인이 메모리 셀 장치에 대해 서로 교체된다. 비록, 비트 라인이 메모리 셀(5)의 상부 소스/드레인 전극과 접속되고 워드 라인들은 선택 트랜지스터의 게이트 전극을 형성하기는 하지만, 도 5에 도시된 메모리 셀의 블록에서 비트 라인들이 도 3에 따른 종래의 반도체 메모리에서 보다 많은, 비트 라인 양 당 메모리 셀(5)의 수에 접속된다. 트렌치 커패시터(3)는 교대로 좌우에, 즉 도 5에서 비트 라인(2)에 대해 상부 및 하부로 오프셋되므로, 각각의 비트 라인(2)은 2열의 메모리 셀을 제어한다. 워드 라인(1)은 보다 적은 수의 메모리 셀에 접속된다.
도 4에 따른 반도체 메모리에 비해, 도 5에 따른 실시예는 비트 라인에 접속될 메모리 셀의 수가 미리 주어질 때 비트 라인이 매우 짧게 형성될 수 있다는 장점을 갖는다. 다른 한편으로, 도 4에 따른 실시예는 적은 워드 라인만이 필요하므로, 적은 수의 워드 라인 드라이버만이 필요하고, 그 결과 반도체 기판(16)상의 기본면이 절감된다는 장점을 갖는다.
도 4 또는 도 5에 따른 반도체 메모리의 판독은 종래의 반도체 메모리에서와 같이 평가 회로에 의해 이루어진다.
바람직하게는, DRAM과 같은 휘발성 반도체 메모리가 본 발명에 따라 형성될 수 있다.
본 발명에 의해, 인접한 저장 커패시터간의 측면 간격의 변동없이 부가의 구조물, 예컨대 제어 라인이 인접한 제 1 또는 제 2 라인 사이에 형성될 수 있는 반도체 메모리가 제공된다.

Claims (11)

  1. 반도체 메모리에 있어서,
    제 1 방향을 따라 연장된 제 1 라인과, 제 2 방향을 따라 연장되며 상기 제 1 라인(1)과 교차하는 제 2 라인(2)에 접속되며, 각각 저장 커패시터(3) 및 버티컬 선택 트랜지스터(4)를 갖는 메모리 셀(5) 장치를 구비하고, 상기 메모리 셀 장치의 내부에서 제 1 라인(1)과 제 2 라인(2)간의 교차점에는 메모리 셀(5)이 접속되어,
    각각의 제 2 라인(2)들이 메모리 셀(5)들을 서로 접속시키고, 그 저장 커패시터(3b)들이 상기 각각의 제 2 라인(2)에 대해 횡방향으로 오프셋되는 방식으로 각각의 제 2 라인(2)의 양 측면 상에 교대로 배치되는 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서,
    서로 바로 인접한 저장 커패시터(3a)를 가진 임의의 2개의 메모리 셀(5)들은 항상 2개의 서로 인접한 제 1 라인(1a)에 접속되는 것을 특징으로 하는 반도체 메모리.
  3. 제 1항 또는 제 2항에 있어서,
    동일한 제 1 라인(1b)에 접속되며 상기 제 1 라인(1b)에 따라 서로 인접한 저장 커패시터(3c)를 가진 임의의 2개의 메모리 셀(5a)은 항상 2개의 서로 인접한제 2 라인(2a)에 접속되는 것을 특징으로 하는 반도체 메모리.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 서로 인접한 제 2 라인(2)은 서로 바로 인접한 제 1 라인(1)의 2배의 간격(d2) 만큼 서로 오프셋되어 배치되는 것을 특징으로 하는 반도체 메모리.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제 1 라인(1)이 비트 라인이고, 제 2 라인(2)이 워드 라인인 것을 특징으로 하는 반도체 메모리.
  6. 제 5항에 있어서,
    단일 워드 라인(2)에 접속된 메모리 셀(5)의 저장 커패시터(3)는, 상기 워드 라인(2)의 한 측면에 그리고 상기 워드 라인(2)의 다른 측면에 교대로 배치되는 것을 특징으로 하는 반도체 메모리.
  7. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제 1 라인(1)은 워드 라인이고, 상기 제 2 라인(2)은 비트 라인인 것을 특징으로 하는 반도체 메모리.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    서로 바로 인접한 저장 커패시터(3b)가 제 1 라인(1)의 진행선에 대해 그리고 제 2 라인(2)의 진행선에 대해 대각선의 그리드를 형성하는 것을 특징으로 하는 반도체 메모리.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 저장 커패시터(3)는 반도체 기판(8)에 매립된 트렌치 커패시터인 것을 특징으로 하는 반도체 메모리.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 선택 트랜지스터(4)는 MOSFET이고, 그 게이트 전극(6)이 워드 라인(2)에 접속되는 것을 특징으로 하는 반도체 메모리.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서,
    상기 반도체 메모리는 DRAM인 것을 특징으로 하는 반도체 메모리.
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