JP3250664B2 - 半導体記憶素子の製造方法 - Google Patents

半導体記憶素子の製造方法

Info

Publication number
JP3250664B2
JP3250664B2 JP14499699A JP14499699A JP3250664B2 JP 3250664 B2 JP3250664 B2 JP 3250664B2 JP 14499699 A JP14499699 A JP 14499699A JP 14499699 A JP14499699 A JP 14499699A JP 3250664 B2 JP3250664 B2 JP 3250664B2
Authority
JP
Japan
Prior art keywords
film
upper electrode
semiconductor memory
memory device
dielectric constant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14499699A
Other languages
English (en)
Other versions
JP2000332219A (ja
Inventor
幸司 有田
芳健 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP14499699A priority Critical patent/JP3250664B2/ja
Priority to US09/577,993 priority patent/US6306667B1/en
Publication of JP2000332219A publication Critical patent/JP2000332219A/ja
Application granted granted Critical
Publication of JP3250664B2 publication Critical patent/JP3250664B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】DRAMをはじめとする半導
体記憶素子を製造する方法に関する。
【0002】
【従来の技術】DRAM(Dynamic Random Access Memo
ries)をはじめとする半導体記憶素子の集積度の向上に
伴い、容量絶縁膜として、シリコン酸化膜やシリコン窒
化膜に代わり、(Ba,Sr)TiO3をはじめとする
高誘電率絶縁膜が盛んに検討されている。
【0003】図2に、従来技術の一例として、上記の高
誘電率絶縁膜を用いた半導体記憶素子の製造工程図を示
す。
【0004】まず図2(a)に示すように、容量コンタ
クト101を作り込んだ層間絶縁膜102上に、Ti、
TiN、Ruからなる下部電極層103をスパッタ法に
より形成し、PRマスクを用いてドライエッチング法に
より所望の形状に加工する。
【0005】ついで、図2(b)に示すように、高誘電
率絶縁膜である(Ba,Sr)TiO3膜104をMO
−CVD法により、Ru上部電極105をスパッタ法に
より順次形成する。
【0006】その後、図2(c)に示すように、配線に
引き出すための層間絶縁膜106をCVD法を用いて形
成する。
【0007】
【発明が解決しようとする課題】上記の従来例における
ように、層間絶縁膜にTEOS原料を用いたNSG膜を
使用した場合、図2(c)に示すように不均一膜が形成
されてしまう。その原因としては、TEOS原料を用い
たNSG膜は、下地の結晶性、水和性等に影響を受けや
すく、均一膜の形成が困難であることが考えられる。ま
た、加工された構造では、電極上面と側面の結晶軸を制
御することが困難であり、成長したNSG膜は膜厚が不
均一となる。
【0008】
【課題を解決するための手段】本発明は、半導体基板上
に下部電極層を形成後、所望の形状に加工した後、高誘
電率酸化膜、上部電極、TEOS原料を用いたNSG膜
を順次形成する工程を含む半導体記憶素子の製造方法に
おいて、上部電極形成後にプラズマ処理を施す工程を有
することを特徴とする。
【0009】具体的には、半導体基板上に下部電極層を
形成後、所望の形状に加工した後、高誘電率酸化膜、上
部電極を順次形成する。その後、上部電極の表面にO2
ガス等によるプラズマ処理を施し、最後にTEOS原料
を用いたNSG膜を形成することを特徴とする。
【0010】本発明によれば、上部電極形成後にプラズ
マ処理することにより、上部電極表面に均一に吸着しや
すい層を形成することができるため、TEOS原料を用
いたNSG膜を均一に成長させることが可能となる。
【0011】また加工された構造では、電極上面と側面
の結晶軸を制御することが困難であり、成長したNSG
膜は膜厚が不均一となる。
【0012】ところが本発明を用いると、上部電極表面
をO2プラズマ処理することにより、上部電極表面に均
一に吸着しやすい層を形成することができる。このた
め、TEOS原料を用いたNSG膜を均一に成長させる
ことが可能となる。
【0013】また結晶軸の制御しにくい加工された構造
上でも、プラズマ処理により核生成が均一に行なわれる
ため、均一膜が形成できる。
【0014】一方、上部電極を形成後にプラズマ処理を
施すことなく、TEOS原料を用いたNSG膜を形成し
た場合、下地の結晶性、水和性等に影響を受けやすいT
EOS原料を用いたNSG膜においては、均一膜の形成
が困難である。
【0015】
【発明の実施の形態】図1は、本発明の第1の実施の形
態において薄膜キャパシタの製造工程を示す工程図であ
る。
【0016】まず図1(a)に示すように、容量コンタ
クト101を作り込んだ層間絶縁膜102上にTi、T
iN、Ruからなる下部電極層103をスパッタ法によ
り形成し、PRマスクを用いてドライエッチング法によ
り所望の形状に加工する。
【0017】その後、図1(b)に示すように、高誘電
率絶縁膜である(Ba,Sr)TiO3膜104をMO
−CVD法により、Ru上部電極105をスパッタ法に
より順次形成する。そして本発明に従って、図1(c)
に示すように、O2プラズマで60秒間の上部電極10
5の表面処理を行なう。
【0018】最後に、図1(d)に示すように、TEO
S原料を用いたNSG膜106をCVD法を用いて形成
し、本発明による半導体記憶素子を得る。表1は上記実
施例による半導体記憶素子と上部電極形成後のプラズマ
処理を施さない従来法による半導体記憶素子のスタック
表面及び側面の凸凹を断面SEM観察より読み取った結
果である。
【0019】
【表1】
【0020】この結果から、従来法で作製した半導体記
憶素子のNSG膜表面には、スタック表面及び側面にお
いて大きな300〜500nm周期で凸凹が形成されて
いるのに対して、本実施例による半導体記憶素子では、
凸凹の小さい均一膜が形成されていることが分かる。
【0021】本実施例による方法では、上部電極を形成
後、O2プラズマで上部電極表面を処理する工程を採用
しているため、上部電極表面に均一に吸着しやすい層を
形成することができ、TEOS原料を用いたNSG膜を
均一に成長させることが可能となる。
【0022】つぎに本発明の第2の実施の形態について
説明する。
【0023】上記の第1の実施の形態では、上部電極形
成後のプラズマ処理にO2プラズマを適用したが、他の
ガス系によるプラズマを適用することができる。このよ
うな第2の実施の形態を、第1の実施の形態で用いた図
1を参照して説明する。
【0024】まず図1(a)に示すように、容量コンタ
クト101を作り込んだ層間絶縁膜102上にTi、T
iN、Ruからなる下部電極層103をスパッタ法によ
り形成し、PRマスクを用いてドライエッチング法によ
り所望の形状に加工する。
【0025】その後、図1(b)に示すように、高誘電
率絶縁膜である(Ba,Sr)TiO3膜104をMO
−CVD法により、Ru上部電極105をスパッタ法に
より順次形成する。
【0026】そして本発明に従って、図1(c)に示す
ように、Ar/Cl2=90/10混合ガスを用いたプ
ラズマで上部電極105の10秒間の表面処理を行な
う。
【0027】最後に、図1(d)に示すように、TEO
S原料を用いたNSG膜106をCVD法を用いて形成
し、本発明による半導体記憶素子を得る。
【0028】表2は、上記実施例による半導体記憶素子
と上部電極形成後のプラズマ処理を施さない従来法によ
る半導体記憶素子のスタック表面及び側面の凸凹を断面
SEM観察より読み取った結果である。
【0029】
【表2】
【0030】この結果から、従来法で作製した半導体記
憶素子のNSG膜表面には、スタック表面及び側面にお
いて大きな300〜500nm周期で凸凹が形成されて
いるのに対して、本実施例による半導体記憶素子では、
凸凹の小さい均一膜が形成されていることが分かる。
【0031】この第2の実施の形態では、上部電極を形
成後、Ar/Cl2=90/10混合ガスを用いたプラ
ズマで上部電極表面を処理する工程を採用しているた
め、上部電極表面に均一に吸着しやすい層を形成するこ
とができ、TEOS原料を用いたNSG膜を均一に成長
させることが可能となる。
【0032】上記の2つの実施の形態においては、プラ
ズマ処理時間を5〜10秒間で行なったが、時間に限定
せず効果が得られる。ただし、高誘電率絶縁膜へのプラ
ズマダメージを考えるとプラズマ処理時間は短時間の方
が望ましい。
【0033】また各実施の形態においては、下部電極層
として、Ti、TiN、Ruからなる積層構造について
述べたが、Ru及びRuO2層にRu、Ir、Re、O
s、Rhの金属、あるいはそれらの酸化物、シリサイド
化合物の中から選ばれた少なくとも1種類以上の材料、
またはPt、Au、Ag、Pd、Ni、Coの中から選
ばれた少なくても1種類以上の材料を用いても有効であ
る。またTiN、Ti層にTi、TiN、TiSiX
Ta、TaN、WあるいはWSiの少なくとも1種類以
上の材料を用いても有効である。
【0034】また各実施の形態においては、高誘電率酸
化膜として(Ba,Sr)TiO3の例を述べたが、本
発明は、高誘電率酸化物膜が化学式ABO3で表され、
それぞれAとしてBa、Sr、Pb、Ca、La、L
i、Kのうち少なくても1種類以上、BとしてTi、Z
r、Ta、Nb、Mg、Fe、Zn、Wのうち少なくて
も1種類以上を含むもの、例えばSrTiO3、(S
r,Ca)TiO3、(Ba,Sr,Ca)TiO3、P
bTiO3、Pb(Zr,Ti)O3、(Pb,La)
(Zr,Ti)O3、Pb(Mg,Nb)O3、Pb(M
g,W)O3、Pb(Zn,Nb)O3LiTaO3、L
iNbO3、KTaO3、KNbO3など、あるいは化学
式(Bi22)(Am-1m3m+1)(m=1,2,3,
4,5)で表され、それぞれAとしてBa、Sr、P
b、Ca、K、Biのうち1種類以上、BとしてNb、
Ta、Ti、Wの少なくても1種類以上を含むもの、例
えばBi4Ti312、SrBi2Ta29、SrBi2
29、あるいは上記化学式とは異なる化学組成をもつ
Ta25についても同様の効果が得られる。また、実施
例では(Ba,Sr)TiO31層構造について述べ
たが、第1の高誘電率層が形成されていれば、上層は複
数層ので構成されている場合にも同様の効果が得られ
る。
【0035】
【発明の効果】以上に説明したように本発明によれば、
上部電極表面をO2プラズマ処理することにより、上部
電極表面に均一に吸着しやすい層を形成することができ
る。このため、TEOS原料を用いたNSG膜を均一に
成長させることが可能となる。
【0036】また結晶軸の制御しにくい加工された構造
上でも、プラズマ処理により核生成が均一に行なわれる
ため、均一膜が形成できる。
【図面の簡単な説明】
【図1】本発明の製造方法における半導体記憶素子の製
造工程を示す工程断面図。
【図2】従来法における半導体記憶素子の製造工程を示
す工程断面図。
【符号の説明】
101 容量コンタクト 102 層間絶縁膜 103 下部電極層 104 高誘電率絶縁膜 105 上部電極 106 NSG膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−22463(JP,A) 特開 平9−116115(JP,A) 特開 平11−40768(JP,A) 特開 平8−264665(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/8242 H01L 27/105

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に下部電極層を形成後、所
    望の形状に加工した後、高誘電率酸化膜、Ruからなる
    上部電極、TEOS原料を用いたNSG膜を順次形成す
    る工程を含む半導体記憶素子の製造方法において、前記
    上部電極形成後に、TEOS原料を用いたNSG膜を形
    成する工程に先だち、前記上部電極表面に酸素ガスまた
    はアルゴンと塩素の混合ガスによるプラズマ処理を施す
    工程を有することを特徴とする半導体記憶素子の製造方
    法。
JP14499699A 1999-05-25 1999-05-25 半導体記憶素子の製造方法 Expired - Fee Related JP3250664B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP14499699A JP3250664B2 (ja) 1999-05-25 1999-05-25 半導体記憶素子の製造方法
US09/577,993 US6306667B1 (en) 1999-05-25 2000-05-25 Method for forming a capacitor in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14499699A JP3250664B2 (ja) 1999-05-25 1999-05-25 半導体記憶素子の製造方法

Publications (2)

Publication Number Publication Date
JP2000332219A JP2000332219A (ja) 2000-11-30
JP3250664B2 true JP3250664B2 (ja) 2002-01-28

Family

ID=15375055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14499699A Expired - Fee Related JP3250664B2 (ja) 1999-05-25 1999-05-25 半導体記憶素子の製造方法

Country Status (2)

Country Link
US (1) US6306667B1 (ja)
JP (1) JP3250664B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403611B1 (ko) 2000-06-07 2003-11-01 삼성전자주식회사 금속-절연체-금속 구조의 커패시터 및 그 제조방법
JP4053226B2 (ja) * 2000-10-18 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
KR0183868B1 (ko) * 1996-05-25 1999-04-15 김광호 강유전체막 및 그의 형성방법
KR100230418B1 (ko) * 1997-04-17 1999-11-15 윤종용 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법
US6143598A (en) * 1999-02-08 2000-11-07 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of low leakage capacitor

Also Published As

Publication number Publication date
JP2000332219A (ja) 2000-11-30
US6306667B1 (en) 2001-10-23

Similar Documents

Publication Publication Date Title
JP3485690B2 (ja) 半導体装置のキャパシタ及びその製造方法
US6351006B1 (en) Ferroelectric capacitor with means to prevent deterioration
JP3955660B2 (ja) 強誘電体キャパシターを具備する半導体メモリ装置及びその製造方法
US5581436A (en) High-dielectric-constant material electrodes comprising thin platinum layers
US7700454B2 (en) Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
JPH09260600A (ja) 半導体メモリ素子の製造方法
KR100430324B1 (ko) 커패시터 전극 구조물
US6677217B2 (en) Methods for manufacturing integrated circuit metal-insulator-metal capacitors including hemispherical grain lumps
JP3419665B2 (ja) 半導体装置の製造方法
CN101636836B (zh) 半导体装置及其制造方法
US20030175425A1 (en) Vapor phase deposition method for metal oxide dielectric film
KR101227446B1 (ko) 강유전체막의 형성 방법 및 이를 이용한 강유전체커패시터의 제조 방법
JP3800294B2 (ja) 半導体装置およびその製造方法
JP2001237402A (ja) 構造化された金属酸化物含有層および半導体構造素子の製造方法
JPH09246490A (ja) 半導体装置及びその製造方法
JP3250664B2 (ja) 半導体記憶素子の製造方法
US6531378B2 (en) Method for processing wafer by applying layer to protect the backside during a tempering step and removing contaminated portions of the layer
JP2003163333A (ja) キャパシタの製造方法
JP3173451B2 (ja) 半導体装置及びその製造方法
JP2004153006A (ja) 容量素子の製造方法
JP3415487B2 (ja) 半導体素子の製造方法
JP2003163284A (ja) 半導体素子のキャパシタ及びその製造方法
KR100384869B1 (ko) 캐패시터의 제조 방법
US6218231B1 (en) Methods for fabricating high dielectric capacitors of semiconductor devices
JP2004023041A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees