CN101047024B - 存储器 - Google Patents

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Abstract

本发明提供一种存储器，该存储器具备在位线及字线的交叉位置上配置的存储器单元。因而，读出存储器单元的数据时所进行的读出动作、第一再写入动作及第二再写入动作，通过将针对位线及字线的施加电压转变为对应于各动作的施加电压来使其开始，在读出存储器单元的数据之际所进行的各动作在转移时，将针对位线及字线的施加电压从转移前的动作所对应的施加电压直接转变为转移后的动作所对应的施加电压。从而可获得能够高速动作(运作)的存储器。

Description

存储器
技术领域
本发明涉及存储器，尤其涉及一种具备位线和字线的存储器。 
背景技术
以往，公知的有在以相互交叉的方式配置了位线及字线的交叉位置上、设置有包括铁电体电容器的存储器单元的存储器(铁电体存储器)。该存储器在读出存储器单元的数据时，进行完读出动作后进行再写入动作。 
图9是用于说明现有的铁电体存储器的动作的电压波形图。另外，图9中的位线(H)是输出对应于数据“H”的读出电压的位线，图9中的位线(L)是输出对应于数据“L”的读出电压的位线。参照图9，作为现有的铁电体存储器的读出动作及再写入动作，在T101～T103的期间(1周期)内完成。 
具体而言，T101期间是进行读出动作的期间。该T101期间中，选择字线的电位为Vcc，非选择字线的电位为0V。另外，位线(H)及位线(L)处于浮置状态。由此，位线(H)上读出数据“H”，并且位线(L)上读出数据“L”。另外，通过读出动作而使对应位线(H)及位线(L)的存储器单位都处于写入有数据“L”的状态。另外，T102期间是进行第一再写入动作的期间。该T102期间中，选择字线的电位为Vcc，并且非选择字线的电位为1/3Vcc。而且，位线(H)的电位为0V并且位线(L)的电位为2/3Vcc。由此，在对应位线(H)的存储器单元上再写入数据(L)，并且在对应位线(L)的存储器单元上什么也未写入。另外，T103期间是进行第二再写入动作的期间。该T103期间中，选择字线的电位为0V并且非选择字线的电位为2/3Vcc。还有，位线(H)的电位为Vcc并且位线(L)的电位为1/3Vcc。由此，在对应位线(H)的存储器单元上写入数据“H”，并且在对应位线(L)的存储器单元上什么也未写入。
现有的铁电体存储器中，按照上述方式对位线及字线的各自的电位进行控制，由此，在T101期间进行数据的读出，并且在T102及T103期间进行数据的再写入。 
但是，特开2005-38573号公报所公开的现有的铁电体存储器中，如图9所示，在T101期间(读出动作)及T102期间(第一再写入动作)之间，设置有将读出动作及第一再写入动作所对应的电压以外的其他电压(0V)施加到选择字线及位线(L)的期间。在T102期间(第一再写入动作)及T103期间(第二再写入动作)之间，设置有将第一再写入动作及第二再写入动作所对应的电压以外的其他电压(0V)施加到非选择字线及位线(L)的期间。为此，特开2005-38573号公报中，具有包括读出动作、第一再写入动作及第二再写入动作各一次的1周期所需时间变长的不便。其结果，存在铁电体存储器高速运作变得困难的问题。 
发明内容
本发明是为了解决上述的问题而作成的，该发明的一个目的在于提供一种可高速运作的存储器。 
为了达成上述目的，基于本发明的一侧面的存储器具备：位线及字线，以相互交叉的方式被配置；和存储器单元，分别被配置在上述位线及上述字线交叉的位置上；其中，所述存储器被配置为在读出上述存储器单元的数据时，进行读出动作以及第一再写入动作和第二再写入动作，其中，所述存储器被配置为通过将施加到位线和字线的电压分别改变为对应于读出动作的第一电压、对应于第一再写入动作的第二电压，和对应于第二再写入动作的第三电压，来开始读动作读出动作、第一再写入动作，和第二再写入动作，其中，存储器还被配置为当在读出动作和第一再写入动作之间进行第一转移时，将施加到位线和字线的电压从对应于第一转移之前的读动作读出动作的第一电压直接改变为对应于第一转移之后的第一再写入动作的第二电压；并且其中，存储器还被配置为当在第一再写入动作和第二再写入动作之间进行第二转移时，将施加到位线和字线的电压从对应于第二转移之前的第一再写入动作的第二电压直接改变为对应于第二转移之后的第二再写入动作的第三电压。 
附图说明
图1是用于说明本发明的第一实施方式相关的铁电体存储器的全体结构的框图。 
图2是表示图1所示的第一实施方式相关的铁电体存储器的读出放大器的内部结构的电路图。 
图3是用于说明本发明的第一实施方式相关的铁电体存储器的动作的电压波形图。 
图4是用于说明本发明的第一实施方式相关的铁电体存储器的动作的电压波形图。 
图5是用于对为了确认第一实施方式的效果所施行的实验进行说明的电压波形图。 
图6是表示为了确认第一实施方式的效果所施行的实验的测量结果(分极反相电荷量的变化)的图表。 
图7是用于说明本发明的第二实施方式相关的铁电体存储器的动作的电压波形图。 
图8是用于说明本发明的第二实施方式相关的铁电体存储器的动作的电压波形图。 
图9是用于说明现有的铁电体存储器的动作的电压波形图。 
具体实施方式
以下，基于附图对本发明的实施方式进行说明。 
(第一实施方式) 
首先，参照图1及图2，对第一实施方式相关的铁电体存储器的结构进行说明。 
如图1所示，第一实施方式相关的铁电体存储器具备：存储器单元阵列1、读出放大器2、列译码器3、行译码器4、位线源驱动器5、字线源驱动器6、电压生成电路7、列地址缓存器8、行地址缓存器9、光放大器10、读出放大器11、输入缓冲器12、输出缓冲器13、和动作控制电路14。还有，读出放大器是本发明的“保持部”的一例。 
在存储器单元阵列1上交叉地配置有多根位线BL和多根字线WL。位线BL介由读出放大器2与列译码器3连接，并且字线WL与行译码器4连接。另外，在多根位线BL和多根字线WL的各交叉位置上设置有铁电体电容器15a或15b。该铁电体电容器15a(15b)由位线BL、字线WL、和在位线BL及字线WL之间配置的铁电体膜(未图示)构成。因而，第一实施方式中，由两个铁电体电容器15a及15b构成一个存储器单元16。
另外，对保护数据“H”的存储器单元16而言，在一方的铁电体电容器15a上保持数据“H”，并且在另一方的铁电体电容器15b上保持数据“L”。另一方面，对保护数据“L”的存储器单元16而言，在一方的铁电体电容器15a上保持数据“L”，并且在另一方的铁电体电容器15b上保持数据“H”。 
另外，位线源驱动器5及字线源驱动器6分别与读出放大器2及行译码器4连接。另外，向位线源驱动器5及字线源驱动器6供给具有由电压生成电路7生成的规定电位(Vcc、1/3Vcc或2/3Vcc)的信号。另外，列地址缓存器8及行地址缓存器9分别与列译码器3及行译码器4连接。另外，光放大器10及读出放大器11与读出放大器2连接，并且输入缓冲器12及输出缓冲器13分别与光放大器10及读出放大器11连接。另外，动作控制电路14与列译码器3、位线源驱动器5、字线源驱动器6、列地址缓存器8、行地址缓存器9、光放大器10及读出放大器11连接。 
另外，如图2所示，读出放大器2包括：用于控制位线BL的电位的位线控制部17、和用于对从存储器单元16输出到位线BL的读出电压进行保持及放大的放大部18。还有，图2中，与铁电体电容器15a连接的位线BL设为位线BLT，与铁电体电容器15b连接的位线BL设为位线BLB。 
位线控制部17包括：6个n沟道晶体管21～26、和4个p沟道晶体管27～30。n沟道晶体管21及22的源极与位线BLT连接，并且n沟道晶体管23及24的源极与位线BLB连接。另外，向n沟道晶体管21及23的漏极供给来自位线源驱动器5(参照图1)的位线源信号HSYN，并且向n沟道晶体管22及24的漏极供给来自位线源驱动器5的位线源信号LSYN。另外，n沟道晶体管21及24的栅极与放大部18的节点SNT连接，并且n沟道晶体管22及23的栅极与放大部18的节点SNB连接。 
另外，p沟道晶体管27及28的漏极与位线BLT连接，并且p沟道晶体管29及30的漏极与位线BLB连接。还有，向p沟道晶体管27及29的源极供给来自位线源驱动器5(参照图1)的位线源信号HSYP，并且向p沟道晶体管28及30的漏极供给来自位线源驱动器5的位线源信号LSYP。另外，p沟道晶体管27及30的栅极与放大部18的节点SNB连接，并且p沟道晶体管28及29的栅极与放大部18的节点SNT连接。
另外，n沟道晶体管25的漏极与位线BLT连接，并且其源极与放大部18的节点SNT连接。还有，n沟道晶体管26的漏极与位线BLB连接，并且其源极与放大部18的节点SNB连接。而且，向n沟道晶体管25及26的栅极供给来自位线源驱动器5(参照图1)的锁存信号BLTG。 
另外，放大部18包括两个反相电路31及32。反相电路31由p沟道晶体管31a及n沟道晶体管31b构成，反相电路32由p沟道晶体管32a及n沟道晶体管32b构成。另外，反相电路31的输出端子(节点SNT)与反相电路32的输入端子(p沟道晶体管32a及n沟道晶体管32b的栅极)连接。并且，反相电路32的输出端子(节点SNB)与反相电路31的输入端子(p沟道晶体管31a及n沟道晶体管31b的栅极)连接。另外，向p沟道晶体管31a及32a的元件供给来自位线源驱动器5(参照图1)的信号VSP，并且向n沟道晶体管31b及32b的源极供给来自位线源驱动器5的信号VSN。还有，信号VSP(信号VSN)随着未图示的读出放大器激活信号的电位变为Vcc而为Vcc(Vss)，并且随着读出放大器激活信号变为Vss而为Vss(Vcc)。 
接着，参照图1～图4，对第一实施方式相关的铁电体存储器的读出动作及在写入动作进行说明。以下，为了简化说明，对一个读出放大器2及与其连接的存储器单元16中的动作进行说明。还有，以下的动作说明中，假设所选择的存储器单元16上保持数据“H”。也就是，假设在构成所选择的存储器单元16的铁电体电容器15a及15b上分别保持数据“H”及数据“L”。另外，以下的动作说明中，将所选择的存储器单元16称为选择存储器单元16，并且将非选择的存储器单元16称为非选择存储器单元16。另外，将所选择的字线WL称为选择字线WL，并且将非选择的字线WL称为非选择字线WL。 
如图3所示，第一实施方式相关的铁电体存储器的读出动作及在再写入动作在T1～T6期间(1周期)内进行。该第一实施方式中，在T1至T4的中途为止的期间进行读出动作。还有，第一实施方式的读出动作包括对输出到位线BL的读出电压进行保持的保持动作、和对所保持的读出电压进行放大的放大动作。 
另外，在T3及T4期间进行第一再写入动作，并且在T5及T6期间 进行第二再写入动作。也就是，第一实施方式中，在进行读出动作的T3期间开始第一再写入动作。还有，第一实施方式的第一再写入动作(T3及T4期间)不仅是用于再写入数据的动作，并且是用于抑制非选择存储器单元16的干扰(disturb)的动作。也就是，第一实施方式中，通过第二再写入动作(T5及T6的期间)进行数据的再写入。以下，对T1～T6期间的各动作进行具体的说明。 
(T1期间) 
首先，如图3所示，T1期间中，将针对选择字线WL及非选择字线EL的施加电压保持为Vss。另外，将位线BLT及位线BLB保持为浮置状态。并且，将锁存信号BLTG的电位保持为Vcc。还有，将读出放大器激活信号SA的电位保护为Vss，并且将信号VSP及VSN的各自的电位保持为Vss及Vcc。将位线源信HSYP及LSYP的电位保持为Vcc，并且将位线源信号HSYN及LSYN的电位保持为Vss。另外，T1期间(初始状态)中，由于锁存信号BLTG的电位为Vcc，所以图2所示的用于连接位线BLT和放大部18(节点SNT)的位线控制部17的n沟道晶体管25处于导通状态，并且用于连接位线BLB和放大部18(节点SNB)的位线控制部17的n沟道晶体管26处于导通状态。 
(T2期间) 
该T2期间，如图3所示，通过针对选择字线WL的施加电压从Vss转变(shift)为Vcc，从而在位线BLT及BLB上产生读出电压。还有，在位线BLT及BLB上产生的读出电压比2/3Vcc小得多。此时，如图2所示，位线BLT上产生的读出电压介由位线控制部17的导通状态的n沟道晶体管25传递给放大部18的节点SNT。另外，位线BLB上产生的读出电压介由位线控制部17的导通状态的n沟道晶体管26传递给放大部18的节点SNB。然后，通过将锁存信号BLTG从Vcc下降为Vss(参照图3)，而使n沟道晶体管25及26处于截止状态。由此，位线BLT及BLB和放大部18电气分离。其结果，在放大部18的节点SNT上保持位线BLT所产生的读出电压，并且在放大部18的节点SNB上保持位线BLB所产生的读出电压。 
然后，将位线BLT上产生的读出电压从放大部18(节点SNT)供给 位线控制部17的n沟道晶体管21及24的栅极和p沟道晶体管28及29的栅极。另外，将位线BLB上产生的读出电压从放大部18(节点SNB)供给位线控制部17的n沟道晶体管22及23的栅极和p沟道晶体管27及30的栅极。 
还有，通过实施上述的读出动作，使选择存储器单元16所包括的铁电体电容器15a上保持的数据“H”破坏。具体而言，在选择存储器单元16所包括的铁电体电容器15a中写入数据“L”。另一方面，在选择存储器单元16所包括的铁电体电容器15b中写入数据“L”。 
(T3期间) 
该T3期间中，如图3所示，将针对选择字线WL的施加电压从对应读出动作的施加电压(Vcc)直接转变为对应第一再写入动作的施加电压(Vcc)。另外，将针对非选择字线WL的施加电压从对应读出动作的施加电压(Vss)直接转变为对应第一再写入动作的施加电压(1/3Vcc)。并且，将位线源信号HSYP及LSYP的电位从Vcc下降为2/3Vcc，同时将位线源信号HSYN及LSYN的电位从Vss上升为2/3Vcc。 
由此，如图2所示，位线控制部17中，2/3Vcc的位线源信号HSYP及位线源信号LSYP的任一个被供给源极的p沟道晶体管27～30中，供给栅极的读出电压比2/3Vcc小得多，由此栅极和源极间的电压差的绝对值变得比阈值电压的绝对值大。为此，p沟道晶体管27～30处于导通状态。因而，介由导通状态的p沟道晶体管27及28，将2/3Vcc的位线源信号HSYP及LSYP供给位线BLT。并且，介由导通状态的p沟道晶体管29及30，将2/3Vcc的位线源信号HSYP及LSYP供给位线BLB。此时，位线控制部17的n沟道晶体管21～24处于截止状态。其结果，如图3所示，针对位线BLT及BLB的施加电压从对应读出动作的施加电压(读出电压)直接转变为对应第一再写入动作的施加电压(2/3Vcc)。由此，在选择存储器单元16所包括的铁电体电容器15a及15b中，在基于所放大的读出电压进行的数据判断结束为止，未进行任何写入。 
并且，T3期间中，读出放大器激活信号SA的电位从Vss上升到Vcc。由此，如图2所示，向放大部18的p沟道晶体管31a及32a的源极所供给的信号VSP(参照图3)的电位从Vss上升到Vcc。另外，向放大部18 的n沟道晶体管31b及32b的源极所供给的信号VSN(参照图3)的电位从Vcc下降到Vss。此时，放大部18中，p沟道晶体管31a的栅极源极间的电压差的绝对值比阈值电压的绝对值大，而使p沟道晶体管31a处于导通状态。并且，n沟道晶体管32b的栅极源极间的电压差的绝对值比阈值电压的绝对值大，而使n沟道晶体管32b处于导通状态。也就是，放大部18被激活。 
由此，介由导通状态的p沟道晶体管31a向放大部18的节点SNT供给Vcc的信号VSP，并且介由导通状态的n沟道晶体管32b向放大部18的节点SNB供给Vss的信号VSN。其结果，放大部18的节点SNT所保持的对应位线BLT的读出电压上升为Vcc，并且放大部18的节点SNB所保持的对应位线BLB的读出电压下降为Vss。也就是，放大部18中，对应位线BLT的读出电压和对应位线BLB的读出电压之间的差被放大。该放大部18的放大动作从T3期间开始持续至T5期间(参照图3)结束为止。因而，在基于所放大的读出电压进行完数据判断后，介由图1所示的读出放大器11及输出缓冲器13，将对应读出电压的信号向外部输出。 
另外，如图2所示，将所放大的对应位线BLT的Vcc的读出电压从放大部18(节点SNT)供给位线控制部17的n沟道晶体管21及24的栅极和p沟道晶体管28及29的栅极。并且，将所放大的对应位线BLB的Vss的读出电压从放大部18(节点SNB)供给位线控制部17的n沟道晶体管22及23的栅极和p沟道晶体管27及30的栅极。由此，n沟道晶体管21及24处于导通状态，并且n沟道晶体管22及23处于截止状态。另外，p沟道晶体管27及30处于导通状态，并且p沟道晶体管28及29处于截止状态。 
另外，在上述T3期间中，如图4所示，向与位线BLT连接的选择存储器单元16所包括的铁电体电容器15a(参照图2)施加+1/3Vcc的电压。并且，向与位线BLB连接的选择存储器单元16所包括的铁电体电容器15b(参照图2)也施加+1/3Vcc的电压。另外，向与位线BLT连接的非选择存储器单元16所包括的铁电体电容器15a施加-1/3Vcc的电压。并且，向与位线BLB连接的非选择存储器单元16所包括的铁电体电容器15b也施加-1/3Vcc的电压。
(T4期间) 
该T4期间中，如图3所示，将位线源信号HSYP及HSYN的电位从2/3Vcc下降为Vss，并且将位线源信号LSYP及LSYN的电位保持为2/3Vcc。 
此时，如图2所示，位线控制部17中，介由导通状态的n沟道晶体管21将Vss的位线源信号HSYN供给位线BLT，并且介由导通状态的n沟道晶体管24将2/3Vcc的位线源信号LSYN供给位线BLB。还有，介由导通状态的p沟道晶体管27，向位线BLT也供给Vss的位线源信号HSYP，并且介由导通状态的p沟道晶体管30向位线BLB也供给2/3Vcc的位线源信号LSYP。其结果，如图3所示，针对位线BLT的施加电压从2/3Vcc转变为Vss，并且针对位线BLB的施加电压保持为2/3Vcc。 
还有，在上述T4期间中，在选择存储器单元16所包括的铁电体电容器15a中再写入数据“L”。另一方面，在选择存储器单元所包括的铁电体电容器15b中未进行任何再写。 
另外，上述T4期间中，如图4所示，向与位线BLT连接的选择存储器单元16所包括的铁电体电容器15a(参照图2)施加+Vcc的电压。并且，向与位线BLB连接的选择存储器单元16所包括的铁电体电容器15b(参照图2)施加+1/3Vcc的电压。另外，向与位线BLT连接的非选择存储器单元16所包括的铁电体电容器15a施加+1/3Vcc的电压。并且，向与位线BLB连接的非选择存储器单元16所包括的铁电体电容器15b施加一1/3Vcc的电压。 
(T5期间) 
该T5期间中，如图3所示，将针对选择字线WL的施加电压从对应第一再写入动作的施加电压(Vcc)直接转变为对应第二再写入动作的施加电压(Vss)。另外，将针对非选择字线WL的施加电压从对应第一再写入动作的施加电压(1/3Vcc)直接转变为对应第二再写入动作的施加电压(2/3Vcc)。并且，将位线源信号HSYP及LSYP的电位从Vss增加为Vcc，同时将位线源信号HSYN及LSYN的电位从2/3Vcc下降为1/3Vcc。 
此时，如图2所示，位线控制部17中，介由导通状态的n沟道晶体管21将Vcc的位线源信号HSYN供给位线BLT，并且介由导通状态的p 沟道晶体管27将Vcc的位线源信号HSYP供给位线BLT。还有，介由导通状态的n沟道晶体管24，向位线BLB供给1/3Vcc的位线源信号LSYN，并且介由导通状态的p沟道晶体管30向位线BLB供给1/3Vcc的位线源信号LSYP。其结果，如图3所示，针对位线BLT的施加电压从对应第一再写入动作的施加电压(Vss)直接转变为对应第二再写入动作的施加电压(Vcc)。并且针对位线BLB的施加电压，从对应第一再写入动作的施加电压(2/3Vcc)直接转变为对应第二再写入动作的施加电压(1/3Vcc)。 
另外，T5期间中，读出放大器激活信号SA从Vcc下降为Vss。由此，如图2所示，向放大部18的p沟道晶体管31a及32a的源极所供给的信号VSP(参照图3)的电位从Vcc下降为Vss。另外，向放大部18的n沟道晶体管31b及32b的源极所供给的信号VSN(参照图3)从Vss上升为Vcc。由此，放大部18所包括的所有的晶体管处于截止状态，而使放大部18处于非激活状态。因而，基于放大部18的读出电压的放大动作结束。 
另外，上述T5期间中，如图4所示，向与位线BLT连接的选择存储器单元16所包括的铁电体电容器15a(参照图2)施加-Vcc的电压。并且，向与位线BLB连接的选择存储器单元16所包括的铁电体电容器15b(参照图2)施加-1/3Vcc的电压。另外，向与位线BLT连接的非选择存储器单元16所包括的铁电体电容器15a(参照图2)施加-1/3Vcc的电压。并且，向与位线BLB连接的非选择存储器单元16所包括的铁电体电容器15b(参照图2)施加+1/3Vcc的电压。 
(T6期间) 
该T6期间中，如图3所示，针对非选择字线WL的施加电压从2/3Vcc转变为Vss。并且，位线源信号HSYP、LSYP、HSYN及LSYN的各自的电位返回初始状态。也就是，位线源信号HSYP的电位保持为Vcc，且位线源信号LSYP的电位从1/3Vcc上升为Vcc。另外，位线源信号HSYN的电位从Vcc下降为Vss，且位线源信号LSYN的电位从1/3Vcc下降为Vss。从而，通过将锁存信号BLTG从Vss上升为Vcc，而使位线控制部17的n沟道晶体管25及26(参照图2)处于截止状态。该状态下，通过未图示的预充电电路，将位线BLT及BLB(放大部18的节点SNT及SNB)的电位预充电为Vss。
另外，上述T6期间中，如图4所示，针对选择存储器单元16及非选择存储器单元16所包括的全部的铁电体电容器15a及15b(参照图2)的施加电压为0V。由此，在选择存储器单元16所包括的铁电体电容器15a中写入由上述读出动作破坏的数据“H”。另一方面，在选择存储器单元16所包括的铁电体电容器15b中未进行任何写入。 
还有，第一实施方式中，经由进行读出动作及再写入动作的T1～T6期间(1周期)，通过对针对位线BL及非选择字线WL的施加电压进行如上那样的控制，由此在1周期的期间中，向非选择存储器单元16的保持有数据“H”的铁电体电容器15a施加-1/3Vcc的电压(第一电压脉冲)两次且施加+1/3Vcc的电压(第二电压脉冲)一次。另外，向非选择存储器单元16的保持有数据“L”的铁电体电容器15b施加-1/3Vcc的电压(第一电压脉冲)和+1/3Vcc的电压(第二电压脉冲)各相同次数(一次)。 
第一实施方式中，如上所述，在读出选择存储器单元16的数据时所进行的各动作(读出动作、第一再写入动作及第二再写入动作)的转移中，通过将针对位线BL及字线WL的施加电压从转移前的动作所对应的施加电压直接转变为转移后的动作所对应的施加电压，从而与在施加转移前的动作所对应的电压的期间和施加转移后的动作所对应的电压的期间之间设置施加不同于转移前及转移后的各自的动作所对应的电压的其他的电压的期间的情况相比，能够在1周期(读出动作、第一再写入动作及第二再写入动作各进行一次的期间)中缩短必要的时间。其结果，能够使铁电体存储器高速动作。 
另外，第一实施方式中，如上所述，与对输出到位线BL的读出电压进行放大的期间并行，对位线BL及字线WL施加对应于再写入动作(第一再写入动作及第二再写入动作)的电压，由此能够使基于放大后的读出电压的信号输出到外部的动作和第一再写入动作及第二再写入动作以并行方式进行，从而能够使铁电体存储器的动作更高速化。另外，通过设置用于保持从选择存储器单元16输出到位线BL的读出电压的读出放大器2，即使在对读出电压进行放大的期间以并行方式向位线BL施加再写入动作(第一再写入动作及第二再写入动作)所对应的电压，由读出放大器2对输出到位线BL的读出电压进行保持，从而能够抑制读出电压变为非期 望的值。 
另外，第一实施方式中，如上述那样，在对位线BL施加对应于再写入动作的电压时，在使输出到位线BL的读出电压放大后，基于所放大的读出电压对针对位线BL的施加电压进行切换，从而即使与读出动作并行地进行再写入动作，也能够容易地在再写入动作之际向位线BL施加对应于读出电压的电压。 
另外，第一实施方式中，如上述那样，按照在第一再写入动作时将与第二再写入动作时所施加的电压相反极性的电压向非选择存储器单元16(保持有数据“H”的铁电体电容器15a)进行施加的方式，对针对与该非选择存储器单元16连接的位线BLT的施加电压进行切换，而使非选择存储器单元16(保持有数据“H”的铁电体电容器15a)的分极状态的劣化及改善交替产生，从而能够对该非选择存储器单元16的分极状态劣化进行抑制。另外，通过在输出到位线BLT的读出电压被放大后将针对位线BLT的第一再写入动作所对应的施加电压进行切换，能够容易地判断输出到位线BLT的读出电压的种类。 
另外，第一实施方式中，如上述那样，经由1周期(T1～T6的期间)，对非选择存储器单元16的保持有数据“H”的铁电体电容器15a施加-1/3Vcc的电压(第一电压脉冲)两次且施加+1/3Vcc的电压(第二电压脉冲)一次，从而容易对非选择存储器单元16的保持有数据“H”的铁电体电容器的放大状态劣化进行抑制。还有，关于非选择存储器单元16的保持有数据“L”的铁电体电容器15b，由于施加-1/3Vcc的电压(第一电压脉冲)及+1/3Vcc的电压(第二电压脉冲)各相同次数(一次)，从而更能够抑制分极状态劣化。 
接着，参照图5及图6，对用于确认上述第一实施方式的非选择存储器单元的分极状态相关的效果所进行的实验进行说明。 
该确认实验中，首先，准备具有图1及图2所示的第一实施方式相同的结构的铁电体存储器。因而，如图5所示，对规定的存储器单元通过施加-3V(-Vcc)的电压脉冲及+3V(Vcc)的电压脉冲各一次来进行数据的写入。其后，测量向规定的存储器电压施加脉冲序列A时的分极反相电荷量、施加脉冲序列B时的分极反相电荷量、和施加脉冲序列C时的附加 反相电荷量。 
还有，脉冲序列A包含-1V(-1/3Vcc)的第一电压脉冲和+1V(+1/3Vcc)的第二电压脉冲各一个。也就是，脉冲序列A中，第一电压脉冲及第二电压脉冲的施加次数之差为0。另外，脉冲序列B包含两个第一电压脉冲(-1V)和一个第二电压脉冲(+1V)。也就是，脉冲序列B中，第一电压脉冲及第二电压脉冲的施加次数之差为1。另外，脉冲序列C仅包含第一电压脉冲(-1V)一个。上述脉冲序列B及C是在存储器单元所包括的铁电体电容器上保持有数据“L”时使用的脉冲序列，在存储器单元所包括的铁电体电容器上保持有数据“H”时，使用包含一个第一电压脉冲(-1V)及两个第二电压脉冲(+1V)的脉冲序列B和仅包含一个第二电压脉冲(+1V)的脉冲序列C。 
另外，针对规定存储器单元的脉冲序列A～C的施加次数为10000000次(107次)。还有，该确认实验中，将脉冲序列A～C向存储器单元施加一次的期间为1周期。并且，第一电压脉冲及第二电压脉冲的脉冲宽度为50ns。另外，对如上述那样测量的分极反相电荷量以施加次数一次时的分极反相电荷量为“1”来进行标准化。 
因而，可清楚脉冲序列A～C各被施加10000000次后各存储器单元的分极反相电荷量如图6所示那样变化。具体而言，施加包含第一电压脉冲(-1V)及第二电压脉冲(+1V)各一个的脉冲序列A的存储器单元，与施加其他的脉冲序列B及C的存储器单元相比，可知能够抑制分极反相电荷量的减少。由此，在向存储器单元施加极性相互不同的第一电压脉冲(-1V)及第二电压脉冲(+1V)各相同次数的情况下，由于存储器单元的分极状态的劣化及改善分别各进行了相同的次数，所以可认为抑制了分极状态劣化。 
另外，施加包含两个第一电压脉冲(-1V)及一个第二电压脉冲(+1V)的脉冲序列B的存储器单元，在与施加包含第一电压脉冲(-1V)及第二电压脉冲(+1V)各一个的脉冲序列A的存储器单元相比时，可知分极反相电荷量的减少率增高一些。另一方面，在与施加仅包含一个第一电压脉冲(-1V)的脉冲序列C的存储器单元相比时，可知抑制了分极反相电荷量的减少。由此，在1周期中，如果向存储器单元施加极性相互不同 的第一电压脉冲(-1V)及第二电压脉冲(+1V)一次以上，并且第一电压脉冲(-1V)及第二电压脉冲(+lV)的施加次数之差为一次以下，则即使未向存储器单元施加极性相互不同的第一电压脉冲(-1V)及第二电压脉冲(+1V)各相同次数，可认为也能够抑制分极状态劣化。 
根据该结果，上述第一实施方式中，在1周期的期间中，向与位线BLT连接的非选择存储器单元16的铁电体电容器15a施加-1/3Vcc的电压(第一电压脉冲)两次，且施加+1/3Vcc的电压(第二电压脉冲)一次，从而可以说抑制了非选择存储器单元16(铁电体电容器15a)的分极状态劣化。还有，关于与位线BLB连接的非选择存储器单元16的铁电体电容器15b，由于施加-1/3Vcc的电压(第一电压脉冲)及+1/3Vcc的电压(第二电压脉冲)各相同次数(一次)，从而可以说更抑制了分极状态劣化。 
(第二实施方式) 
参照图2、图7及图8，对该第二实施方式中在上述第一实施方式的铁电体存储器的结构上在1周期的期间内向非选择存储器单元施加-1/3Vcc的电压(第一电压脉冲)及+1/3Vcc的电压(第二电压脉冲)各相同次数(一次)的情况进行说明。还有，以下的动作说明中，假设在选择存储器单元16上保持有数据“L”。也就是，假设在构成选择存储器单元16的铁电体电容器15a及15b上分别保持有数据“L”及数据“H”。 
如图7所示，第二实施方式相关的铁电体存储器的读出动作及再写入动作在T11～T17期间(1周期)内进行。该第二实施方式中，在从Tl1至T14的中途为止的期间内进行读出动作。另外，在T13及T14期间内进行第一再写入动作，并且在T15～T17的期间内进行第二再写入动作。也就是，第二实施方式中，在进行读出动作的T13期间内开始第一再写入动作。以下，对T11～T17的期间内的各动作进行具体的说明。 
(T11的期间) 
首先，如图7所示，Tl1期间(初始状态)中，与上述第一实施方式的T1期间(初始状态)同样，将针对选择字线WL及非选择字线EL的施加电压保持为Vss，并且将位线BLT及位线BLB保持为浮置状态。另外，将各信号保持为与上述第一实施方式的T1期间(初始期间)中的各信号的电位相同的电位。
(T12期间) 
图7所示的T12期间中，实施与上述第一实施方式的T2期间内所进行的动作相同的动作。也就是，T12期间中，如图2所示，介由位线控制部17的导通状态的n沟道晶体管25位线，将位线BLT上产生的读出电压传递给放大部18的节点SNT。另外，介由位线控制部17的导通状态的n沟道晶体管26，将位线BLB上产生的读出电压传送到放大部18的节点SNB。然后，通过n沟道晶体管25及26处于截止状态，在放大部18的节点SNT上保持位线BLT所产生的读出电压，并且在放大部18的节点SNB上保持位线BLB所产生的读出电压。 
(T13期间) 
图7所示的T13期间中，实施与上述第一实施方式的T3期间内所进行的动作相同的动作。也就是，T13期间中，如图2所示，介由导通状态的p沟道晶体管27及28，将2/3Vcc的位线源信号HSYP及LSYP供给位线BLT。另外，介由导通状态的p沟道晶体管29及30，将2/3Vcc的位线源信号HSYP及LSYP供给位线BLB。其结果，如图7所示，将针对位线BLT及BLT的施加电压从对应于读出动作的施加电压(读出电压)直接转变为对应第一再写入动作的施加电压(2/3Vcc)。 
另外，T13期间中，通过激活放大部18(参照图2)而使基于放大部18的放大动作开始进行。还有，第二实施方式中，如图2所示，通过使n沟道晶体管31b及p沟道晶体管32a处于导通状态，来激活放大部18。由此，第二实施方式中，放大部18的节点SNT上保持有的对应位线BLT的读出电压下降为Vss，并且放大部18的节点SNB上保持有的对应位线BLB的读出电压上升为Vcc，由此使对应位线BLT的读出电压和对应位线BLB的读出电压之差放大。该放大部18中的放大动作持续进行至T16期间(参照图7)结束为止。然后，通过进行与上述第一实施方式相同的动作，将基于所放大的读出电压的信号输出到外部。 
另外，如图2所示，将所放大的对应位线BLT的Vss的读出电压从放大部18(节点SNT)供给位线控制部17的n沟道晶体管21及24的栅极和p沟道晶体管28及29的栅极。并且，将所放大的对应位线BLB的Vcc的读出电压从放大部18(节点SNB)供给位线控制部17的n沟道晶 体管22及23的栅极和p沟道晶体管27及30的栅极。由此，n沟道晶体管21及24处于截止状态，并且n沟道晶体管22及23处于导通状态。另外，p沟道晶体管27及30处于截止状态，并且p沟道晶体管28及29处于导通状态。 
另外，在上述T3期间中，如图8所示，向与位线BLT连接的选择存储器单元16所包括的铁电体电容器15a(参照图2)施加+1/3Vcc的电压。并且，向与位线BLB连接的选择存储器单元16所包括的铁电体电容器15b(参照图2)也施加+1/3Vcc的电压。另外，向与位线BLT连接的非选择存储器单元16所包括的铁电体电容器15a施加-1/3Vcc的电压。并且，向与位线BLB连接的非选择存储器单元16所包括的铁电体电容器15b也施加-1/3Vcc的电压。 
(T14期间) 
该T14期间中，如图7所示，，将位线源信号HSYP及HSYN的电位从2/3Vcc下降为Vss，并且将位线源信号LSYP及LSYN的电位保持为2/3Vcc。 
此时，如图2所示，位线控制部17中，介由导通状态的n沟道晶体管22将2/3Vcc的位线源信号LSYN供给位线BLT，并且介由导通状态的n沟道晶体管23将Vss的位线源信号HSYN供给位线BLB。还有，介由导通状态的p沟道晶体管28，向位线BLT也供给2/3Vcc的位线源信号LSYP，并且介由导通状态的p沟道晶体管29向位线BLB也供给Vss的位线源信号HSYP。其结果，如图7所示，针对位线BLT的施加电压保持为2/3Vcc，并且针对位线BLB的施加电压从2/3Vcc转变为Vss。 
还有，在上述T14期间中，如图8所示，向与位线BLT连接的选择存储器单元16所包括的铁电体电容器15a(参照图2)施加+1/3Vcc的电压。并且，向与位线BLB连接的选择存储器单元16所包括的铁电体电容器15b(参照图2)施加+Vcc的电压。另外，向与位线BLT连接的非选择存储器单元16所包括的铁电体电容器15a施加-1/3Vcc的电压。并且，向与位线BLB连接的非选择存储器单元16所包括的铁电体电容器15b施加+1/3Vcc的电压。 
(T15期间)
该T15期间中，如图7所示，将针对选择字线WL的施加电压从对应第一再写入动作的施加电压(Vcc)直接转变为对应第二再写入动作的施加电压(Vss)。另外，将针对非选择字线WL的施加电压从对应第一再写入动作的施加电压(1/3Vcc)直接转变为对应第二再写入动作的施加电压(2/3Vcc)。并且，将位线源信号HSYN及LSYN的电位从Vss上升为Vcc，同时将位线源信号HSYP及LSYP的电位从2/3Vcc下降为1/3Vcc。 
此时，如图2所示，位线控制部17中，介由导通状态的n沟道晶体管22将1/3Vcc的位线源信号LSYN供给位线BLT，并且介由导通状态的p沟道晶体管28将1/3Vcc的位线源信号LSYP供给位线BLT。还有，介由导通状态的n沟道晶体管23，向位线BLB供给Vcc的位线源信号HSYN，并且介由导通状态的p沟道晶体管29向位线BLB供给Vcc的位线源信号HSYP。其结果，如图7所示，针对位线BLT的施加电压从对应第一再写入动作的施加电压(2/3Vcc)直接转变为对应第二再写入动作的施加电压(1/3Vcc)，并且针对位线BLB的施加电压，从对应第一再写入动作的施加电压(Vss)直接转变为对应第二再写入动作的施加电压(Vcc)。 
另外，上述T15期间中，如图8所示，向与位线BLT连接的选择存储器单元16所包括的铁电体电容器15a(参照图2)施加-1/3Vcc的电压。并且，向与位线BLB连接的选择存储器单元16所包括的铁电体电容器15b(参照图2)施加-Vcc的电压。另外，向与位线BLT连接的非选择存储器单元16所包括的铁电体电容器15a(参照图2)施加+1/3Vcc的电压。并且，向与位线BLB连接的非选择存储器单元16所包括的铁电体电容器15b(参照图2)施加-1/3Vcc的电压。 
(T16期间) 
该T16期间中，如图7所示，位线源信号HSYP的电位从Vcc下降为1/3Vcc，且位线源信号LSYP的电位保持为1/3Vcc。另外，位线源信号HSYN的电位从Vcc下降为1/3Vcc，且位线源信号LSYN的电位保持为1/3Vcc。 
此时，如图2所示，位线控制部17中，介由导通状态的n沟道晶体管22将1/3Vcc的位线源信号LSYN供给位线BLT，并且介由导通状态的p沟道晶体管28将1/3Vcc的位线源信号LSYP供给位线BLT。还有，介 由导通状态的n沟道晶体管23，向位线BLB供给1/3Vcc的位线源信号HSYN，并且介由导通状态的p沟道晶体管29向位线BLB供给1/3Vcc的位线源信号HSYP。其结果，如图7所示，针对位线BLT的施加电压保持为1/3Vcc，并且针对位线BLB的施加电压Vcc转变为1/3Vcc。 
另外，T16期间中，通过将读出放大器激活信号SA从Vcc下降为Vss，而使放大部18(参照图2)处于非激活状态。由此，结束基于放大部18的读出电压的放大动作。 
另外，上述T16期间中，如图8所示，向与位线BLT连接的选择存储器单元16所包括的铁电体电容器15a(参照图2)施加-1/3Vcc的电压。并且，向与位线BLB连接的选择存储器单元16所包括的铁电体电容器15b(参照图2)也施加-1/3Vcc的电压。另外，向与位线BLT连接的非选择存储器单元16所包括的铁电体电容器15a(参照图2)施加+1/3Vcc的电压。并且，向与位线BLB连接的非选择存储器单元16所包括的铁电体电容器15b(参照图2)也施加+1/3Vcc的电压。 
(T17期间) 
如图7所示，该T17期间中，针对非选择字线WL的施加电压从2/3Vcc转变为Vss。并且，位线源信号HSYP、LSYP、HSYN及LSYN的各自的电位返回初始状态。也就是，位线源信号HSYP的电位及位线源信号LSYP的电位从1/3Vcc上升为Vcc。另外，位线源信号HSYN的电位及位线源信号LSYN的电位从1/3Vcc下降为Vss。从而，通过将锁存信号BLTG从Vss上升为Vcc，而使位线控制部17的n沟道晶体管25及26(参照图2)处于导通状态。该状态下，通过未图示的预充电电路，将位线BLT及BLB(放大部18的节点SNT及SNB)的电位预充电为Vss。 
另外，上述T17期间中，如图8所示，针对选择存储器单元16及非选择存储器单元16所包括的全部的铁电体电容器15a及15b(参照图2)的施加电压为0V。 
还有，第二实施方式中，经由进行读出动作及再写入动作的T11～T17期间(1周期)，通过对针对位线BL及非选择字线WL的施加电压进行如上那样的控制，由此在1周期的期间中，向保持有数据“H”的非选择存储器单元16的铁电体电容器15b施加-1/3Vcc的电压(第一电压脉冲) 及+1/3Vcc的电压(第二电压脉冲)各相同次数(两次)。另外，向保持有数据“L”的非选择存储器单元16的铁电体电容器15a施加—1/3Vcc的电压(第一电压脉冲)和+1/3Vcc的电压(第二电压脉冲)各相同次数(一次)。 
第二实施方式中，如上所述，经由1周期(T11～T17期间)，向非选择存储器单元16的保持有数据“H”的铁电体电容器15b施加-1/3Vcc的电压脉冲(第一电压脉冲)及+1/3Vcc的电压脉冲(第二电压脉冲)各相同次数(两次)，从而非选择存储器单元16的保持有数据“H”的铁电体电容器15b的分极状态的劣化及改善各产生相同次数，从而能够对非选择存储器单元16的保持有数据“H”的铁电体电容器15b的分极状态劣化进行抑制。 
还有，第二实施方式的其他效果与上述第一实施方式相同。 
还有，此次公开的实施方式，应当认为所有的仅是示例并非限定所用。本发明的范围并非是上述实施方式的说明，而由权利要求的范围进行表示，并且也包括与权利要求的范围均等的意思及范围内所有的变更。 
例如，上述第一及第二实施方式中，对本发明适用于铁电体存储器的示例进行了说明，但本发明并非限定于此，也可适用于铁电体存储器以外的非易失性存储器。 
另外，上述第一及第二实施方式中，其结构为在进行读出动作的期间开始再写入动作，但是本发明并非限定于此，也可以在读出动作结束后，将针对位线及字线的施加电压从对应于读出动作的施加电压直接转变为对应于再写入动作的施加电压。 
另外，上述第一实施方式中，在1周期的期间中，向非选择存储器单元的保持有数据“H”的铁电体电容器施加第一电压脉冲(-1/3Vcc)两次且施加第二电压脉冲(+1/3Vcc)一次，但本发明并非限定于此，也可以将第一电压脉冲在1周期内的施加次数设为三次以上，将第二电压脉冲的1周期内的施加次数设为两次以上。此时，也可以将第一电压脉冲及第二电压脉冲在1周期内的施加次数之差设为两次以上。另外，也可以第一电压脉冲在1周期内的施加次数少于第二电压脉冲在1周期内的施加次数。

Claims (19)

1.一种存储器，
具备：
位线及字线，以相互交叉的方式被配置；和
存储器单元，分别被配置在上述位线及上述字线交叉的位置上；
其中，所述存储器被配置为在读出上述存储器单元的数据时，进行读出动作以及第一再写入动作和第二再写入动作，
其中，所述存储器被配置为通过将施加到位线和字线的电压分别改变为对应于读出动作的第一电压、对应于第一再写入动作的第二电压，和对应于第二再写入动作的第三电压，来开始读出动作、第一再写入动作，和第二再写入动作，
其中，存储器还被配置为当在读出动作和第一再写入动作之间进行第一转移时，将施加到位线和字线的电压从对应于第一转移之前的读出动作的第一电压直接改变为对应于第一转移之后的第一再写入动作的第二电压；并且
其中，存储器还被配置为当在第一再写入动作和第二再写入动作之间进行第二转移时，将施加到位线和字线的电压从对应于第二转移之前的第一再写入动作的第二电压直接改变为对应于第二转移之后的第二再写入动作的第三电压。
2.根据权利要求1所述的存储器，其特征在于，
还具备保持部，用于保持从上述存储器单元输出到上述位线的读出电压，其中：
存储器被配置为通过将施加到位线和字线的电压改变为对应于读出动作的第一电压，来从存储器单元向位线输出读出电压，并且
存储器被配置为在一个期间内对位线和字线并行施加与第一再写入动作对应的第二电压和与第二再写入动作对应的第三电压，以放大读出电压。
3.根据权利要求2所述的存储器，其特征在于，
存储器被配置为在对上述位线施加第二或第三电压时，在对读出电压进行放大之后，基于所放大的上述读出电压对施加到位线的电压进行切换。
4.根据权利要求1所述的存储器，其特征在于，
存储器被配置为通过读出动作及第一再写入动作和第二再写入动作，对至少一个非选择的上述存储器单元施加赋予第一方向的第一电场的第一电压脉冲、和赋予与所述第一方向相反的第二方向的第二电场的第二电压脉冲。
5.根据权利要求4所述的存储器，其特征在于，
上述第一电压脉冲及上述第二电压脉冲在1周期中的施加次数为一次以上，并且上述第一电压脉冲及上述第二电压脉冲在1周期中的施加次数之差为一次以下。
6.根据权利要求5所述的存储器，其特征在于，
上述第一电压脉冲及上述第二电压脉冲在1周期中的施加次数分别为一次及两次。
7.根据权利要求5所述的存储器，其特征在于，
上述第一电压脉冲及上述第二电压脉冲在1周期中的施加次数相同。
8.根据权利要求1所述的存储器，其特征在于，
存储器被配置为在进行从上述读出动作到上述第一再写入动作的转移后，放大输出到上述位线的读出电压。
9.根据权利要求8所述的存储器，其特征在于，
存储器被配置为在存储器放大输出到上述位线的读出电压的期间，直到基于所放大的读出电压进行的数据判断结束为止，将上述位线控制在对上述存储器单元未写入数据的电位。
10.根据权利要求8所述的存储器，其特征在于，
存储器被配置为在上述第一再写入动作中，在输出到上述位线的读出电压被放大的期间之后，在写入有第一数据的第一存储器单元中再写入不同于上述第一数据的第二数据，而在写入有上述第二数据的第二存储器单元中不再写入数据。
11.根据权利要求1所述的存储器，其特征在于，
存储器被配置为在上述第二再写入动作中，在写入有第一数据的第一存储器单元中再写入上述第一数据，而在写入有第二数据的第二存储器单元中不再写入数据。
12.根据权利要求11所述的存储器，其特征在于，
存储器被配置为在上述第二再写入动作中在写入有上述第一数据的第一存储器单元中再写入上述第一数据，或在上述第二再写入动作中在写入有第二数据的第二存储器单元中不再写入数据的动作之后，将施加到上述位线及上述字线的电压直接转变为上述读出动作所对应的第一电压。
13.根据权利要求1所述的存储器，其特征在于，
存储器被配置为在第二再写入动作中，至少对一部分的非选择的存储器单元施加赋予第一方向的第一电场的第一电压脉冲、和赋予与上述第一方向相反的第二方向的第二电场的第二电压脉冲。
14.根据权利要求13所述的存储器，其特征在于，
存储器被配置为在一个周期中两次施加上述第一电压脉冲及上述第二电压脉冲。
15.根据权利要求2所述的存储器，其特征在于，
还具备位线控制部，所述位线控制部被设置在上述存储器单元及所述保持部之间，用于控制相应位线的电位。
16.根据权利要求15所述的存储器，其特征在于，
每个上述位线控制部包括多个信号线，上述多个信号线被配置为提供电压，以在第一再写入动作期间控制位线处于与第一再写入动作相对应的第二电压，在第二再写入动作期间控制位线处于与第二再写入动作相对应的第三电压。
17.根据权利要求15所述的存储器，其特征在于，
每个上述位线控制部还包括晶体管，上述晶体管被配置为将每个上述保持部与相应的位线进行电分离，上述晶体管耦合在每个保持部与相应的位线之间。
18.根据权利要求1所述的存储器，其特征在于，
上述存储器单元包括铁电体电容器。
19.根据权利要求18所述的存储器，其特征在于，
各上述存储器单元分别包括被配置为写入有第一数据的第一铁电体电容器、和被配置为写入有不同于上述第一数据的第二数据的第二铁电体电容器。
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