KR20070096975A - 메모리 - Google Patents

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산요덴키가부시키가이샤
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Abstract

고속으로 동작시키는 것이 가능한 메모리가 얻어진다. 이 메모리는, 비트선 및 워드선이 교차하는 위치에 배치된 메모리 셀을 구비하고 있다. 그리고, 메모리 셀의 데이터를 판독할 때에 행해지는 판독 동작, 제1 재기입 동작 및 제2 재기입 동작은 비트선 및 워드선에 대한 인가 전압을 각 동작에 따른 인가 전압으로 천이함으로써 개시되고, 메모리 셀의 데이터를 판독할 때에 행해지는 각 동작의 이행 시에는, 비트선 및 워드선에 대한 인가 전압을, 이행 전의 동작에 따른 인가 전압으로부터 이행 후의 동작에 따른 인가 전압으로 직접 천이한다.
메모리 셀, 비트선, 워드선, 인가 전압

Description

메모리{MEMORY}
도 1은 본 발명의 제1 실시예에 따른 강유전체 메모리의 전체 구성을 설명하기 위한 블록도.
도 2는 도 1에 도시한 제1 실시예에 따른 강유전체 메모리의 센스 앰프의 내부 구성을 도시한 회로도.
도 3은 본 발명의 제1 실시예에 따른 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 4는 본 발명의 제1 실시예에 따른 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 5는 제1 실시예의 효과를 확인하기 위하여 행한 실험을 설명하기 위한 전압 파형도.
도 6은 제1 실시예의 효과를 확인하기 위하여 행한 실험의 측정 결과(분극 반전 전하량의 변화)를 나타낸 그래프.
도 7은 본 발명의 제2 실시예에 따른 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 8은 본 발명의 제2 실시예에 따른 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 9는 종래의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
<부호의 설명>
1 : 메모리 셀 어레이
2 : 센스 앰프
3 : 컬럼 디코더
4 : 로우 디코더
5 : 비트선 소스 드라이버
6 : 워드선 소스 드라이버
7 : 전압 생성 회로
8 : 컬럼 어드레스 버퍼
9 : 로우 어드레스 버퍼
10 : 라이트 앰프
11 : 리드 앰프
12 : 입력 버퍼
13 : 출력 버퍼
14 : 동작 제어 회로
16 : 메모리 셀 어레이
[특허 문헌 1] 일본 특개 2005-38573호 공보
본 발명은, 메모리에 관한 것으로, 특히, 비트선 및 워드선을 구비한 메모리에 관한 것이다.
종래, 서로 교차하도록 배치된 비트선 및 워드선의 교차 위치에, 강유전체 캐패시터를 포함하는 메모리 셀이 형성된 메모리(강유전체 메모리)가 알려져 있다. 이 메모리는, 메모리 셀의 데이터를 판독할 때에, 판독 동작이 행해진 후에, 재기입 동작이 행해진다.
도 9는 종래의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도이다. 또한, 도 9 중 비트선(H)은, 데이터 「H」에 대응하는 판독 전압이 출력되는 비트선이며, 도 9 중 비트선(L)은, 데이터 「L」에 대응하는 판독 전압이 출력되는 비트선이다. 도 9를 참조하여, 종래의 강유전체 메모리의 판독 동작 및 재기입 동작으로서는, T101∼T103의 기간(1 사이클)에서 행해진다.
구체적으로는, T101의 기간은, 판독 동작이 행해지는 기간이다. 이 T101의 기간에서는, 선택 워드선의 전위를 Vcc로 함과 함께, 비선택 워드선의 전위를 0V로 한다．또한, 비트선(H) 및 비트선(L)을 플로팅 상태로 한다. 이에 의해, 비트선(H)에는, 데이터 「H」가 판독됨과 함께, 비트선(L)에는, 데이터 「L」이 판독된다. 또한, 판독 동작에 의해, 비트선(H) 및 비트선(L)에 대응하는 메모리 셀에는 모두, 데이터 「L」이 기입된 상태로 된다. 또한, T102의 기간은, 제1 재기입 동작이 행해지는 기간이다. 이 T102의 기간에서는, 선택 워드선의 전위를 Vcc로 함 과 함께, 비선택 워드선의 전위를 1/3Vcc로 한다. 또한, 비트선(H)의 전위를 0V로 함과 함께, 비트선(L)의 전위를 2/3Vcc로 한다. 이에 의해, 비트선(H)에 대응하는 메모리 셀에는 데이터(L)이 재기입됨과 함께, 비트선(L)에 대응하는 메모리 셀에는 아무것도 기입되지 않는다. 또한, T103의 기간은, 제2 재기입 동작이 행해지는 기간이다. 이 T103의 기간에서는, 선택 워드선의 전위를 0V로 함과 함께, 비선택 워드선의 전위를 2/3Vcc로 한다. 또한, 비트선(H)의 전위를 Vcc로 함과 함께, 비트선(L)의 전위를 1/3Vcc로 한다. 이에 의해, 비트선(H)에 대응하는 메모리 셀에는 데이터 「H」가 기입됨과 함께, 비트선(L)에 대응하는 메모리 셀에는 아무것도 기입되지 않는다.
종래의 강유전체 메모리에서는, 비트선 및 워드선 각각의 전위를 상기한 바와 같이 제어함으로써, T101의 기간에서 데이터의 판독이 행해짐과 함께, T102 및 T103의 기간에서 데이터의 재기입이 행해진다.
그러나, 특허 문헌 1에 개시된 종래의 강유전체 메모리에서는, 도 9에 도시한 바와 같이, T101의 기간(판독 동작)과 T102의 기간(제1 재기입 동작) 사이에, 판독 동작 및 제1 재기입 동작에 따른 전압 이외의 다른 전압(0V)을 선택 워드선 및 비트선(L)에 대하여 인가하는 기간이 설정되어 있다. 또한, T102의 기간(제1 재기입 동작)과 T103의 기간(제2 재기입 동작) 사이에, 제1 재기입 동작 및 제2 재기입 동작에 따른 전압 이외의 다른 전압(0V)을 비선택 워드선 및 비트선(L)에 대하여 인가하는 기간이 설정되어 있다. 이 때문에, 특허 문헌 1에서는, 판독 동작, 제1 재기입 동작 및 제2 재기입 동작을 1회씩 포함하는 1 사이클에 필요한 시간이 길어진다고 하는 문제점이 있다. 그 결과, 강유전체 메모리를 고속으로 동작시키는 것이 곤란해진다고 하는 문제점이 있다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은 고속으로 동작시키는 것이 가능한 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 하나의 양태에 따른 메모리는, 서로 교차하도록 배치된 비트선 및 워드선과, 상기 비트선 및 상기 워드선이 교차하는 위치에 배치된 메모리 셀을 구비하고 있다. 그리고, 메모리 셀의 데이터를 판독할 때에는, 판독 동작 및 복수의 동작으로 이루어지는 재기입 동작이 행해지고, 상기 메모리 셀의 데이터를 판독할 때에 행해지는 판독 동작 및 복수의 동작으로 이루어지는 재기입 동작은 비트선 및 워드선에 대한 인가 전압을 각 동작에 따른 인가 전압으로 천이함으로써 개시되고, 메모리 셀의 데이터를 판독할 때에 행해지는 각 동작의 이행 시에는, 상기 비트선 및 상기 워드선에 대한 인가 전압을, 이행 전의 동작에 따른 인가 전압으로부터 이행 후의 동작에 따른 인가 전압으로 직접 천이한다.
<실시예>
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
우선, 도 1 및 도 2를 참조하여, 제1 실시예에 따른 강유전체 메모리의 구성 에 대하여 설명한다.
제1 실시예에 따른 강유전체 메모리는, 도 1에 도시한 바와 같이, 메모리 셀 어레이(1)와, 센스 앰프(2)와, 컬럼 디코더(3)와, 로우 디코더(4)와, 비트선 소스 드라이버(5)와, 워드선 소스 드라이버(6)와, 전압 생성 회로(7)와, 컬럼 어드레스 버퍼(8)와, 로우 어드레스 버퍼(9)와, 라이트 앰프(10)와, 리드 앰프(11)와, 입력버퍼(12)와, 출력 버퍼(13)와, 동작 제어 회로(14)를 구비하고 있다. 또한, 센스 앰프(2)는, 본 발명의 「유지부」의 일례이다.
메모리 셀 어레이(1)에는, 복수의 비트선 BL과 복수의 워드선 WL이 교차하도록 배치되어 있다. 비트선 BL은 센스 앰프(2)를 통해 컬럼 디코더(3)에 접속되어 있음과 함께, 워드선 WL은 로우 디코더(4)에 접속되어 있다. 또한, 복수의 비트선 BL과 복수의 워드선 WL과의 각 교차 위치에는, 강유전체 캐패시터(15a 또는15b)가 형성되어 있다. 이 강유전체 캐패시터(15a(15b))는, 비트선 BL과 워드선 WL과, 비트선 BL과 워드선 WL 사이에 배치된 강유전체막(도시하지 않음)에 의해 구성되어 있다. 그리고, 제1 실시예에서는, 2개의 강유전체 캐패시터(15a 및 15b)에 의해, 1개의 메모리 셀(16)이 구성되어 있다.
또한, 데이터 「H」가 유지된 메모리 셀(16)에는, 한쪽의 강유전체 캐패시터(15a)에 데이터 「H」가 유지되어 있음과 함께, 다른쪽의 강유전체 캐패시터(15b)에 데이터 「L」이 유지되어 있다. 한편으로, 데이터 「L」이 유지된 메모리 셀(16)에는, 한쪽의 강유전체 캐패시터(15a)에 데이터 「L」이 유지되어 있음과 함께, 다른쪽의 강유전체 캐패시터(15b)에 데이터 「H」가 유지되어 있다.
또한, 비트선 소스 드라이버(5) 및 워드선 소스 드라이버(6)는, 각각, 센스 앰프(2) 및 로우 디코더(4)에 접속되어 있다. 또한, 비트선 소스 드라이버(5) 및 워드선 소스 드라이버(6)에는, 전압 생성 회로(7)에서 생성되는 소정의 전위(Vcc, 1/3Vcc 또는 2/3Vcc)를 갖는 신호가 공급되어 있다. 또한, 컬럼 어드레스 버퍼(8) 및 로우 어드레스 버퍼(9)는 각각 컬럼 디코더(3) 및 로우 디코더(4)에 접속되어 있다. 또한, 라이트 앰프(10) 및 리드 앰프(11)는 센스 앰프(2)에 접속되어 있음과 함께, 입력 버퍼(12) 및 출력 버퍼(13)는 각각 라이트 앰프(10) 및 리드 앰프(11)에 접속되어 있다. 또한, 동작 제어 회로(14)는, 컬럼 디코더(3), 비트선 소스 드라이버(5), 워드선 소스 드라이버(6), 컬럼 어드레스 버퍼(8), 로우 어드레스 버퍼(9), 라이트 앰프(10) 및 리드 앰프(11)에 접속되어 있다.
또한, 도 2에 도시한 바와 같이, 센스 앰프(2)는 비트선 BL의 전위를 제어 하기 위한 비트선 제어부(17)와, 메모리 셀(16)로부터 비트선 BL에 출력되는 판독 전압을 유지 및 증폭하기 위한 앰프부(18)를 포함하고 있다. 또한, 도 2에서는, 강유전체 캐패시터(15a)에 접속된 비트선 BL을 비트선 BLT로 하고, 강유전체 캐패시터(15b)에 접속된 비트선 BL을 비트선 BLB로 하고 있다.
비트선 제어부(17)는, 6개의 n채널 트랜지스터(21∼26)와, 4개의 p채널 트랜지스터(27∼30)를 포함하고 있다. n채널 트랜지스터(21 및 22)의 소스는, 비트선 BLT에 접속되어 있음과 함께, n채널 트랜지스터(23 및 24)의 소스는 비트선 BLB에 접속되어 있다. 또한, n채널 트랜지스터(21 및 23)의 드레인에는, 비트선 소스 드라이버(5)(도 1참조)로부터 비트선 소스 신호 HSYN이 공급되어 있음과 함께, n채널 트랜지스터(22 및 24)의 드레인에는, 비트선 소스 드라이버(5)로부터 비트선 소스 신호 LSYN이 공급되어 있다. 또한, n채널 트랜지스터(21 및 24)의 게이트는 앰프부(18)의 노드 SNT에 접속되어 있음과 함께, n채널 트랜지스터(22 및 23)의 게이트는 앰프부(18)의 노드 SNB에 접속되어 있다.
또한, p채널 트랜지스터(27 및 28)의 드레인은 비트선 BLT에 접속되어 있음과 함께, p채널 트랜지스터(29 및 30)의 드레인은 비트선 BLB에 접속되어 있다. 또한, p 채널 트랜지스터(27 및 29)의 소스에는 비트선 소스 드라이버(5)(도 1 참조)로부터 비트선 소스 신호 HSYP가 공급되어 있음과 함께, p채널 트랜지스터(28 및 30)의 소스에는 비트선 소스 드라이버(5)로부터 비트선 소스 신호 LSYP가 공급되어 있다. 또한, p채널 트랜지스터(27 및 30)의 게이트는 앰프부(18)의 노드 SNB에 접속되어 있음과 함께, p채널 트랜지스터(28 및 29)의 게이트는 앰프부(18)의 노드 SNT에 접속되어 있다.
또한, n채널 트랜지스터(25)의 드레인은 비트선 BLT에 접속되어 있음과 함께, 소스는 앰프부(18)의 노드 SNT에 접속되어 있다. 또한, n채널 트랜지스터(26)의 드레인은 비트선 BLB에 접속되어 있음과 함께, 소스는 앰프부(18)의 노드 SNB에 접속되어 있다. 또한, n채널 트랜지스터(25 및 26)의 게이트에는 비트선 소스 드라이버(5)(도 1참조)로부터 래치 신호 BLTG가 공급되어 있다.
또한, 앰프부(18)는 2개의 인버터 회로(31 및 32)를 포함하고 있다. 인버터 회로(31)는 p채널 트랜지스터(31a) 및 n채널 트랜지스터(31b)에 의해 구성되어 있음과 함께, 인버터 회로(32)는 p채널 트랜지스터(32a) 및 n채널 트랜지스터(32b)에 의해 구성되어 있다. 또한, 인버터 회로(31)의 출력 단자(노드 SNT)에는 인버터 회로(32)의 입력 단자(p채널 트랜지스터(32a) 및 n채널 트랜지스터(32b)의 게이트)가 접속되어 있다. 또한, 인버터 회로(32)의 출력 단자(노드 SNB)에는 인버터 회로(31)의 입력 단자(n채널 트랜지스터(31a) 및 n채널 트랜지스터(31b)의 게이트)가 접속되어 있다. 또한, p채널 트랜지스터(31a 및 32a)의 소스에는 비트선 소스 드라이버(5)(도 1참조)로부터 신호 VSP가 공급되어 있음과 함께, n채널 트랜지스터(31b 및 32b)의 소스에는 비트선 소스 드라이버(5)로부터 신호 VSN이 공급되어 있다. 또한, 신호 VSP(신호 VSN)는, 도시하지 않은 센스 앰프 활성화 신호의 전위가 Vcc로 됨으로써 Vcc(Vss)로 됨과 함께, 센스 앰프 활성화 신호가 Vss가 됨으로써 Vss(Vcc)로 되는 신호이다.
다음으로, 도 1 내지 도 4를 참조하여, 제1 실시예에 따른 강유전체 메모리의 판독 동작 및 재기입 동작에 대하여 설명한다. 이하, 설명을 간략화하기 위해 1개의 센스 앰프(2) 및 그것에 접속되는 메모리 셀(16)에서의 동작에 대하여 설명한다. 또한, 이하의 동작 설명에서는, 선택된 메모리 셀(16)에 데이터 「H」가 유지되고 있는 것으로 한다. 즉, 선택된 메모리 셀(16)을 구성하는 강유전체 캐패시터(15a 및 15b)에, 각각 데이터 「H」 및 데이터 「L」이 유지되어 있는 것으로 한다. 또한, 이하의 동작 설명에서는, 선택된 메모리 셀(16)을 선택 메모리 셀(16)이라고 함과 함께, 비선택의 메모리 셀(16)을 비선택 메모리 셀(16)이라고 한다. 또한, 선택된 워드선 WL을 선택 워드선 WL이라고 함과 함께, 비선택의 워드선 WL을 비선택 워드선 WL이라고 한다.
제1 실시예에 따른 강유전체 메모리의 판독 동작 및 재기입 동작으로서는, 도 3에 도시한 바와 같이, T1∼T6의 기간(1 사이클)에서 행해진다. 이 제1 실시예에서는, T1로부터 T4의 도중까지의 기간에서 판독 동작이 행해진다. 또한, 제1 실시예의 판독 동작은 비트선 BL에 출력되는 판독 전압을 유지하는 유지 동작과, 유지된 판독 전압을 증폭하는 증폭 동작을 포함하고 있다.
또한, T3 및 T4의 기간에서 제1 재기입 동작이 행해짐과 함께, T5 및 T6의 기간에서 제2 재기입 동작이 행해진다. 즉, 제1 실시예에서는, 판독 동작이 행해지고 있는 T3의 기간에, 제1 재기입 동작이 개시된다. 또한, 제1 실시예의 제1 재기입 동작(T3 및 T4의 기간)은 데이터의 재기입을 위한 동작은 아니고, 비선택 메모리 셀(16)에서의 디스터브를 억제하기 위한 동작이다. 즉, 제1 실시예에서는, 데이터의 재기입은, 제2 재기입 동작(T5 및 T6의 기간)에 의해 행해진다. 이하에, T1∼T6의 기간에서의 각 동작을 구체적으로 설명한다.
(T1의 기간)
우선, 도 3에 도시한 바와 같이, T1의 기간(초기 상태)에서는, 선택 워드선 WL 및 비선택 워드선 WL에 대한 인가 전압이 Vss로 유지되어 있다. 또한, 비트선 BLT 및 BLB가 플로팅 상태로 유지되어 있다. 또한, 래치 신호 BLTG의 전위가 Vcc로 유지되어 있다. 또한, 센스 앰프 활성화 신호 SA의 전위가 Vss로 유지되어 있음과 함께, 신호 VSP 및 VSN 각각의 전위가 Vss 및 Vcc로 유지되어 있다. 또한, 비트선 소스 신호 HSYP 및 LSYP의 전위가 Vcc로 유지되어 있음과 함께, 비트선 소스 신호 HSYN 및 LSYN의 전위가 Vss로 유지되어 있다. 또한, T1의 기간(초기 상 태)에서는, 래치 신호 BLTG의 전위가 Vcc이기 때문에, 도 2에 도시한 비트선 BLT와 앰프부(18)(노드 SNT)를 연결하는 비트선 제어부(17)의 n채널 트랜지스터(25)가 온 상태로 되어 있음과 함께, 비트선 BLB와 앰프부(18)(노드 SNB)를 연결하는 비트선 제어부(17)의 n채널 트랜지스터(26)가 온 상태로 되어 있다.
(T2의 기간)
이 T2의 기간에서는, 도 3에 도시한 바와 같이, 선택 워드선 WL에 대한 인가 전압을 Vss로부터 Vcc로 천이함으로써, 비트선 BLT 및 BLB에 판독 전압을 발생시킨다. 또한, 비트선 BLT 및 BLB에 발생하는 판독 전압은, 2/3Vcc보다도 충분히 작다. 이 때, 도 2에 도시한 바와 같이, 비트선 BLT에 발생한 판독 전압은 비트선 제어부(17)의 온 상태의 n채널 트랜지스터(25)를 통하여 앰프부(18)의 노드 SNT에 전달된다. 또한, 비트선 BLB에 발생한 판독 전압은, 비트선 제어부(17)의 온 상태의 n채널 트랜지스터(26)를 통하여, 앰프부(18)의 노드 SNB에 전달된다. 이 후, 래치 신호 BLTG를 Vcc로부터 Vss로 하강함으로써(도 3 참조), n채널 트랜지스터(25 및 26)를 오프 상태로 한다. 이에 의해, 비트선 BLT 및 BLB와 앰프부(18)가 전기적으로 분리된다. 그 결과, 앰프부(18)의 노드 SNT에는 비트선 BLT에 발생한 판독 전압이 유지됨과 함께, 앰프부(18)의 노드 SNB에는 비트선 BLB에 발생한 판독 전압이 유지된다.
또한, 비트선 BLT에 발생한 판독 전압은, 앰프부(18)(노드 SNT)로부터 비트선 제어부(17)의 n채널 트랜지스터(21 및 24)의 게이트와 p채널 트랜지스터(28 및 29)의 게이트에 공급된다. 또한, 비트선 BLB에 발생한 판독 전압은, 앰프부 (18)(노드 SNB)로부터 비트선 제어부(17)의 n채널 트랜지스터(22 및 23)의 게이트와 p채널 트랜지스터(27 및 30)의 게이트에 공급된다.
또한, 상기 판독 동작을 행함으로써, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에 유지된 데이터 「H」가 파괴된다. 구체적으로는, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에 데이터 「L」이 기입된다. 그 한편으로, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에는 데이터 「L」이 기입된다.
(T3의 기간)
이 T3의 기간에서는, 도 3에 도시한 바와 같이, 선택 워드선 WL에 대한 인가 전압을, 판독 동작에 따른 인가 전압(Vcc)으로부터 제1 재기입 동작에 따른 인가 전압(Vcc)으로 직접 천이한다. 또한, 비선택 워드선 WL에 대한 인가 전압을, 판독 동작에 따른 인가 전압(Vss)으로부터 제1 재기입 동작에 따른 인가 전압(1/3Vcc)으로 직접 천이한다. 또한, 비트선 소스 신호 HSYP 및 LSYP의 전위를 Vcc로부터 2/3Vcc로 하강시킴과 함께, 비트선 소스 신호 HSYN 및 LSYN의 전위를 Vss로부터 2/3Vcc로 상승시킨다.
이에 의해, 도 2에 도시한 바와 같이, 비트선 제어부(17)에서, 2/3Vcc의 비트선 소스 신호 HSYP 및 LSYP 중 어느 하나가 소스에 공급되는 p채널 트랜지스터(27∼30)에서는, 게이트에 공급되는 판독 전압이 2/3Vcc보다도 충분히 작기 때문에, 게이트 소스 간의 전압차의 절대값이 임계값 전압의 절대값보다도 커진다. 이 때문에, p채널 트랜지스터(27∼30)가 온 상태로 된다. 따라서, 온 상태의 p채널 트랜지스터(27 및 28)를 통하여, 2/3Vcc의 비트선 소스 신호 HSYP 및 LSYP가 비트선 BLT에 공급된다. 또한, 온 상태의 p채널 트랜지스터(29 및 30)를 통하여, 2/3Vcc의 비트선 소스 신호 HSYP 및 LSYP가 비트선 BLB에 공급된다. 이 때, 비트선 제어부(17)의 n채널 트랜지스터(21∼24)는, 오프 상태로 되어 있다. 그 결과, 도 3에 도시한 바와 같이, 비트선 BLT 및 BLB에 대한 인가 전압은, 판독 동작에 따른 인가 전압(판독 전압)으로부터 제1 재기입 동작에 따른 인가 전압(2/3Vcc)으로 직접 천이한다. 이에 의해, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a 및 15b)에는, 증폭된 판독 전압에 기초하여 데이터 판별이 끝날 때까지 아무것도 기입되지 않는다.
또한, T3의 기간에서는, 센스 앰프 활성화 신호 SA의 전위를 Vss로부터 Vcc로 상승시킨다. 이에 의해, 도 2에 도시한 바와 같이, 앰프부(18)의 p채널 트랜지스터(31a 및 32a)의 소스에 공급되는 신호 VSP(도 3 참조)의 전위가 Vss로부터 Vcc로 상승한다. 또한, 앰프부(18)의 n채널 트랜지스터(31b 및 32b)의 소스에 공급되는 신호 VSN(도 3 참조)의 전위가 Vcc로부터 Vss로 저하된다. 이 때, 앰프부(18)에서, p채널 트랜지스터(31a)의 게이트-소스 간의 전압차의 절대값이 임계값 전압의 절대값보다도 커지므로, p채널 트랜지스터(31a)가 온 상태로 된다. 또한, n채널 트랜지스터(32b)의 게이트-소스 간의 전압차의 절대값이 임계값 전압의 절대값보다도 커지므로, n채널 트랜지스터(32b)가 온 상태로 된다. 즉, 앰프부(18)가 활성화된다.
이에 의해, 앰프부(18)의 노드 SNT에는 온 상태의 p채널 트랜지스터(31a)를 통하여 Vcc의 신호 VSP가 공급됨과 함께, 앰프부(18)의 노드 SNB에는 온 상태의 n채널 트랜지스터(32b)를 통하여 Vss의 신호 VSN이 공급된다. 그 결과, 앰프부(18)의 노드 SNT에 유지된 비트선 BLT에 대응하는 판독 전압이 Vcc로 상승함과 함께, 앰프부(18)의 노드 SNB에 유지된 비트선 BLB에 대응하는 판독 전압이 Vss로 저하된다. 즉, 앰프부(18)에서, 비트선 BLT에 대응하는 판독 전압과 비트선 BLB에 대응하는 판독 전압과의 차가 증폭된다. 이 앰프부(18)에서의 증폭 동작은 T3의 기간으로부터 시작되고, T5의 기간(도 3 참조)이 종료할 때까지 계속된다. 그리고, 증폭된 판독 전압에 기초하여 데이터 판별이 행해진 후, 도 1에 도시한 리드 앰프(11) 및 출력 버퍼(13)를 통하여, 판독 전압에 대응하는 신호가 외부에 출력된다.
또한, 도 2에 도시한 바와 같이, 증폭된 비트선 BLT에 대응하는 Vcc의 판독 전압은 앰프부(18)(노드 SNT)로부터 비트선 제어부(17)의 n채널 트랜지스터(21 및 24)의 게이트와 P채널 트랜지스터(28 및 29)의 게이트에 공급된다. 또한, 증폭된 비트선 BLB에 대응하는 Vss의 판독 전압은 앰프부(18)(노드 SNB)로부터 비트선 제어부(17)의 n채널 트랜지스터(22 및 23)의 게이트와 p채널 트랜지스터(27 및 30)의 게이트에 공급된다. 이에 의해, n채널 트랜지스터(21 및 24)가 온 상태로 됨과 함께, n채널 트랜지스터(22 및 23)가 오프 상태로 된다. 또한, p채널 트랜지스터(27 및 30)가 온 상태로 됨과 함께, p채널 트랜지스터(28 및 29)가 오프 상태로 된다.
또한, 상기한 T3의 기간에서는, 도 4에 도시한 바와 같이, 비트선 BLT에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)(도 2 참조)에, +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)(도 2 참조)에도, +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLT에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에는, -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에도, -1/3Vcc의 전압이 인가된다.
(T4의 기간)
이 T4의 기간에서는, 도 3에 도시한 바와 같이, 비트선 소스 신호 HSYP 및 HSYN의 전위를 2/3Vcc로부터 Vss로 하강시킴과 함께, 비트선 소스 신호 LSYP 및 LSYN의 전위를 2/3Vcc로 유지한다．
이 경우에는, 도 2에 도시한 바와 같이, 비트선 제어부(17)에서, 온 상태의 n 채널 트랜지스터(21)를 통하여 Vss의 비트선 소스 신호 HSYN이 비트선 BLT에 공급됨과 함께, 온 상태의 n채널 트랜지스터(24)를 통하여, 2/3Vcc의 비트선 소스 신호 LSYN이 비트선 BLB에 공급된다. 또한, 비트선 BLT에는 온 상태의 p채널 트랜지스터(27)를 통하여 Vss의 비트선 소스 신호 HSYP도 공급됨과 함께, 비트선 BLB에는 온 상태의 p채널 트랜지스터(30)를 통하여, 2/3Vcc의 비트선 소스 신호 LSYP도 공급된다. 그 결과, 도 3에 도시한 바와 같이, 비트선 BLT에 대한 인가 전압이 2/3Vcc로부터 Vss로 천이함과 함께, 비트선 BLB에 대한 인가 전압이 2/3Vcc로 유지된다.
또한, 상기한 T4의 기간에서는, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에 데이터 「L」이 재기입된다. 그 한편으로, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에는 아무것도 기입되지 않는다.
또한, 상기한 T4의 기간에서는, 도 4에 도시한 바와 같이, 비트선 BLT에 접속된 선택 메모리셀(16)에 포함되는 강유전체 캐패시터(15a)(도 2 참조)에 +Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)(도 2 참조)에는 +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLT에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에는 +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에는 -1/3Vcc의 전압이 인가된다.
(T5의 기간)
이 T5의 기간에서는, 도 3에 도시한 바와 같이, 선택 워드선 WL에 대한 인가 전압을 제1 재기입 동작에 따른 인가 전압(Vcc)으로부터 제2 재기입 동작에 따른 인가 전압(Vss)으로 직접 천이한다．또한, 비선택 워드선 WL에 대한 인가 전압을 제1 재기입 동작에 따른 인가 전압(1/3Vcc)으로부터 제2 재기입 동작에 따른 인가 전압(2/3Vcc)으로 직접 천이한다. 또한, 비트선 소스 신호 HSYP 및 HSYN의 전위를 Vss로부터 Vcc로 상승시킴과 함께, 비트선 소스 신호 LSYP 및 LSYN의 전위를 2/3Vcc로부터 1/3Vcc로 하강시킨다.
이 경우에는, 도 2에 도시한 바와 같이, 비트선 제어부(17)에서, 온 상태의 n채널 트랜지스터(21)를 통하여 Vcc의 비트선 소스 신호 HSYN이 비트선 BLT에 공급됨과 함께, 온 상태의 p채널 트랜지스터(27)를 통하여 Vcc의 비트선 소스 신호 HSYP가 비트선 BLT에 공급된다. 또한, 온 상태의 n채널 트랜지스터(24)를 통하여 1/3Vcc의 비트선 소스 신호 LSYN이 비트선 BLB에 공급됨과 함께, 온 상태의 p채널 트랜지스터(30)를 통하여, 1/3Vcc의 비트선 소스 신호 LSYP가 비트선 BLB에 공급된다. 그 결과, 도 3에 도시한 바와 같이, 비트선 BLT에 대한 인가 전압은 제1 재기입 동작에 따른 인가 전압(Vss)으로부터 제2 재기입 동작에 따른 인가 전압(Vcc)으로 직접 천이한다. 또한, 비트선 BLB에 대한 인가 전압은 제1 재기입 동작에 따른 인가 전압(2/3Vcc)으로부터 제2 재기입 동작에 따른 인가 전압(1/3Vcc)으로 직접 천이한다.
또한, T5의 기간에서는, 센스 앰프 활성화 신호 SA를 Vcc로부터 Vss로 하강시킨다. 이에 의해, 도 2에 도시한 바와 같이, 앰프부(18)의 p채널 트랜지스터(31a 및 32a)의 소스에 공급되는 신호 VSP(도 3 참조)의 전위가 Vcc로부터 Vss로 저하된다. 또한, 앰프부(18)의 n채널 트랜지스터(31b 및 32b)의 소스에 공급되는 신호 VSN(도 3 참조)이 Vss로부터 Vcc로 상승한다. 이에 의해, 앰프부(18)에 포함되는 모든 트랜지스터가 오프 상태로 되므로, 앰프부(18)가 불활성 상태로 된다. 따라서, 앰프부(18)에 의한 판독 전압의 증폭 동작이 종료한다.
또한, 상기한 T5의 기간에서는, 도 4에 도시한 바와 같이, 비트선 BLT에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)(도 2 참조)에, -Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)(도 2 참조)에는, -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLT에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에는, -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에는 +1/3Vcc의 전압이 인가된다.
(T6의 기간)
이 T6의 기간에서는, 도 3에 도시한 바와 같이, 비선택 워드선 WL에 대한 인가 전압을 2/3Vcc로부터 Vss로 천이한다. 또한, 비트선 소스 신호 HSYP, LSYP, HSYN 및 LSYN 각각의 전위를 초기 상태로 되돌린다. 즉, 비트선 소스 신호 HSYP의 전위를 Vcc로 유지함과 함께, 비트선 소스 신호 LSYP의 전위를 1/3Vcc로부터 Vcc로 상승시킨다. 또한, 비트선 소스 신호 HSYN의 전위를 Vcc로부터 Vss로 하강시킴과 함께, 비트선 소스 신호 LSYN의 전위를 1/3Vcc로부터 Vss로 하강시킨다. 또한, 래치 신호 BLTG을 Vss로부터 Vcc로 상승시킴으로써, 비트선 제어부(17)의 n채널 트랜지스터(25 및 26)(도 2 참조)를 온 상태로 한다. 이 상태에서, 도시하지 않은 프리차지 회로에 의해, 비트선 BLT 및 BLB(앰프부(18)의 노드 SNT 및 SNB)의 전위를 Vss로 프리차지한다.
또한, 상기한 T6의 기간에서는, 도 4에 도시한 바와 같이, 선택 메모리 셀(16) 및 비선택 메모리 셀(16)에 포함되는 모든 강유전체 캐패시터(15a 및 15b)(도 2 참조)에 대한 인가 전압이 0V로 된다. 이에 의해, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에 상기한 판독 동작에 의해 파괴된 데이터 「H」가 기입된다. 그 한편으로, 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에는 아무것도 기입되지 않는다.
또한, 제1 실시예에서는, 판독 동작 및 재기입 동작이 행해지는 T1∼T6의 기간(1 사이클)을 통하여 비트선 BL 및 비선택 워드선 WL에 대한 인가 전압을 상기한 바와 같이 제어함으로써, 1 사이클의 기간에, 비선택 메모리 셀(16)의 데이터 「H」가 유지된 강유전체 캐패시터(15a)에 대하여, -1/3Vcc의 전압(제1 전압 펄스)이 2회 인가됨과 함께, +1/3Vcc의 전압(제2 전압 펄스)이 1회 인가된다. 또한, 비선택 메모리 셀(16)의 데이터 「L」이 유지된 강유전체 캐패시터(15b)에 대해서는, -1/3Vcc의 전압(제1 전압 펄스) 및 +1/3Vcc의 전압(제2 전압 펄스)이 동일한 횟수(1회)씩 인가된다.
제1 실시예에서는, 상기한 바와 같이, 선택 메모리 셀(16)의 데이터를 판독할 때에 행해지는 각 동작(판독 동작, 제1 재기입 동작 및 제2 재기입 동작)의 이행 시에, 비트선 BL 및 워드선 WL에 대한 인가 전압을 이행 전의 동작에 따른 인가 전압으로부터 이행 후의 동작에 따른 인가 전압으로 직접 천이함으로써, 이행 전의 동작에 따른 전압을 인가하는 기간과 이행 후의 동작에 따른 전압을 인가하는 기간 사이에, 이행 전 및 이행 후의 각각의 동작에 따른 전압과는 상이한 다른 전압을 인가하는 기간을 설정하는 경우에 비하여, 1 사이클(판독 동작, 제1 재기입 동작 및 제2 재기입 동작이 1회씩 행해지는 기간)에 필요한 시간을 짧게 할 수 있다. 그 결과, 강유전체 메모리를 고속으로 동작시킬 수 있다.
또한, 제1 실시예에서는, 상기한 바와 같이, 비트선 BL에 출력된 판독 전압을 증폭하는 기간과 병행하여, 비트선 BL 및 워드선 WL에 대하여 재기입 동작(제1 재기입 동작 및 제2 재기입 동작)에 따른 전압을 인가함으로써, 증폭된 판독 전압에 기초한 신호를 외부에 출력하는 동작과 제1 재기입 동작 및 제2 재기입 동작을 병행하여 행할 수 있으므로, 강유전체 메모리의 동작을 보다 고속화할 수 있다. 또한, 선택 메모리 셀(16)로부터 비트선 BL에 출력되는 판독 전압을 유지하기 위한 센스 앰프(2)를 형성함으로써, 판독 전압을 증폭하는 기간과 병행하여 비트선 BL에 대하여 재기입 동작(제1 재기입 동작 및 제2 재기입 동작)에 따른 전압을 인가하였다고 하여도, 비트선 BL에 출력되는 판독 전압이 센스 앰프(2)에 의해 유지되어 있으므로, 판독 전압이 의도하지 않는 값으로 되는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 상기한 바와 같이, 비트선 BL에 대하여 재기입 동작에 따른 전압을 인가할 때에, 비트선 BL에 출력되는 판독 전압이 증폭된 후에, 증폭된 판독 전압에 기초하여 비트선 BL에 대한 인가 전압을 절환함으로써, 판독 동작과 병행하여 재기입 동작을 행하였다고 하여도, 재기입 동작 시에, 비트선 BL에 대하여 판독 전압에 따른 전압의 인가를 용이하게 행할 수 있다．
또한, 제1 실시예에서는, 상기한 바와 같이, 제1 재기입 동작 시에, 제2 재기입 동작 시에 인가되는 전압과는 반대 극성의 전압이 비선택 메모리 셀(16)(데이터 「H」가 유지된 강유전체 캐패시터(15a))에 대하여 인가되도록, 그 비선택 메모리 셀(16)에 접속된 비트선 BLT에 대한 인가 전압을 절환함으로써, 비선택 메모리 셀(16)(데이터 「H」가 유지된 강유전체 캐패시터(15a))의 분극 상태의 열화 및 개선이 교대로 발생하므로, 그 비선택 메모리 셀(16)의 분극 상태가 열화하는 것을 억제할 수 있다. 또한, 비트선 BLT에 대한 제1 재기입 동작에 따른 인가 전압을, 비트선 BLT에 출력되는 판독 전압이 증폭된 후에 절환함으로써, 비트선 BLT에 출력되는 판독 전압의 종류를 용이하게 판별할 수 있다.
또한, 제1 실시예에서는, 상기한 바와 같이, 1 사이클(T1∼T6의 기간)을 통 하여, 비선택 메모리 셀(16)의 데이터 「H」가 유지된 강유전체 캐패시터(15a)에 대하여, -1/3Vcc의 전압(제1 전압 펄스)을 2회 인가함과 함께, +1/3Vcc의 전압(제2 전압 펄스)을 1회 인가함으로써, 비선택 메모리 셀(16)의 데이터 「H」가 유지된 강유전체 캐패시터(15a)의 분극 상태가 열화하는 것을 용이하게 억제할 수 있다. 또한, 비선택 메모리 셀(16)의 데이터 「L」이 유지된 강유전체 캐패시터(15b)에 대해서는, -1/3Vcc의 전압 펄스(제1 전압 펄스) 및 +1/3Vcc의 전압 펄스(제2 전압 펄스)가 동일한 횟수(1회)씩 인가되므로, 분극 상태가 열화하는 것을 더욱 억제할 수 있다.
다음으로, 도 5 및 도 6을 참조하여, 상기한 제1 실시예의 비선택 메모리 셀의 분극 상태에 관한 효과를 확인하기 위하여 행한 실험에 대하여 설명한다.
이 확인 실험에서는, 우선, 도 1 및 도 2에 도시한 제1 실시예와 마찬가지의 구성을 갖는 강유전체 메모리를 준비하였다. 그리고, 도 5에 도시한 바와 같이, 소정의 메모리 셀에 대하여, -3V(-Vcc)의 전압 펄스 및 +3V(Vcc)의 전압 펄스를 1회씩 인가함으로써 데이터의 기입을 행하였다. 그 후, 소정의 메모리 셀에 대하여, 펄스열 A를 인가한 경우의 분극 반전 전하량과, 펄스열 B를 인가한 경우의 분극 반전 전하량과, 펄스열 C를 인가한 경우의 분극 반전 전하량을 측정하였다.
또한, 펄스열 A는, -1V(-1/3Vcc)의 제1 전압 펄스와 +1V(+1/3Vcc)의 제2 전압 펄스를 1개씩 포함하고 있다. 즉, 펄스열 A에서는, 제1 전압 펄스 및 제2 전압 펄스의 인가 횟수의 차가 0이다. 또한, 펄스열 B는, 2개의 제1 전압 펄스(-1V)와 1개의 제2 전압 펄스(+1V)를 포함하고 있다. 즉, 펄스열 B에서는 제1 전압 펄스 및 제2 전압 펄스의 인가 횟수의 차가 1이다. 또한, 펄스열 C에서는, 제1 전압 펄스(-1V)를 1개만 포함하고 있다. 상기한 펄스열 B 및 C는, 메모리 셀에 포함되는 강유전체 캐패시터에 데이터 「L」이 유지되어 있는 경우에 이용하는 펄스열이며, 메모리 셀에 포함되는 강유전체 캐패시터에 데이터 「H」가 유지되어 있는 경우에는, 1개의 제1 전압 펄스(-1V)와 2개의 제2 전압 펄스(+1V)를 포함하는 펄스열 B와, 제2 전압 펄스(+1V)를 1개만 포함하는 펄스열 C를 이용한다.
또한, 소정의 메모리 셀에 대한 펄스열 A∼C의 인가 횟수는, 10000000회 (107회)로 하였다. 또한, 이 확인 실험에서는, 펄스열 A∼C를 메모리 셀에 대하여 1회 인가하는 기간을 1 사이클로 하였다. 또한, 제1 전압 펄스 및 제2 전압 펄스의 펄스폭은 50㎱로 하였다. 또한, 상기한 바와 같이 하여 측정한 분극 반전 전하량은, 인가 횟수가 1회 때의 분극 반전 전하량을 「1」로 하여 규격화를 행하였다.
그리고, 펄스열 A∼C가 10000000회씩 인가된 각 메모리 셀의 분극 반전 전하량은, 도 6에 도시한 바와 같이 변화하는 것이 판명되었다. 구체적으로는, 제1 전압 펄스(-1V)와 제2 전압 펄스(+1V)가 1개씩 포함되는 펄스열 A가 인가된 메모리 셀에서는, 다른 펄스열 B 및 C가 인가된 메모리 셀에 비하여, 분극 반전 전하량의 감소가 억제되는 것이 판명되었다. 이에 의해, 메모리 셀에 대하여 서로 극성이 다른 제1 전압 펄스(-1V) 및 제2 전압 펄스(+1V)가 동일한 횟수씩 인가되는 경우에는, 메모리 셀의 분극 상태의 열화 및 개선이 각각 같은 횟수씩 행해지므로, 분극 상태가 열화되는 것이 억제된다고 생각된다.
또한, 2개의 제1 전압 펄스(-1V)와 1개의 제2 전압 펄스(+1V)가 포함되는 펄스열 B가 인가된 메모리 셀에서는, 제1 전압 펄스(-1V)과 제2 전압 펄스(+1V)가 1개씩 포함되는 펄스열 A가 인가된 메모리 셀과 비교한 경우에는, 분극 반전 전하량의 감소율이 약간 높아지는 것이 판명되었다. 그 한편으로, 제1 전압 펄스(-1V)가 1개만 포함되는 펄스열 C가 인가된 메모리 셀과 비교한 경우에는, 분극 반전 전하량의 감소가 억제되는 것이 판명되었다. 이에 의해, 1 사이클의 기간에, 메모리 셀에 대하여 서로 극성이 다른 제1 전압 펄스(-1V) 및 제2 전압 펄스(+1V)가 1회 이상 인가되고 있으며, 또한, 그 제1 전압 펄스(-1V) 및 제2 전압 펄스(+1V)의 인가 횟수의 차가 1회 이하이면, 메모리 셀에 대하여 서로 극성이 다른 제1 전압 펄스(-1V) 및 제2 전압 펄스(+1V)가 동일한 횟수씩 인가되지 않고 있었다고 하여도, 분극 상태가 열화되는 것을 억제할 수 있다고 생각된다.
이 결과로부터, 상기한 제1 실시예에서는, 1 사이클의 기간에, 비트선 BLT에 접속된 비선택 메모리 셀(16)의 강유전체 캐패시터(15a)에 대하여, -1/3Vcc의 전압(제1 전압 펄스)이 2회 인가됨과 함께, +1/3Vcc의 전압(제2 전압 펄스)이 1회 인가되므로, 비선택 메모리 셀(16)(강유전체 캐패시터(15a))의 분극 상태가 열화되는 것이 억제된다고 할 수 있다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)의 강유전체 캐패시터(15b)에 대해서는, -1/3Vcc의 전압(제1 전압 펄스) 및 +1/3Vcc의 전압(제2 전압 펄스)이 동일한 횟수(1회)씩 인가되므로, 분극 상태의 열화를 보다 억제할 수 있다고 할 수 있다.
(제2 실시예)
도 2, 도 7 및 도 8을 참조하여, 이 제2 실시예에서는, 상기 제1 실시예의 강유전체 메모리의 구성에서, 1 사이클의 기간에, 비선택 메모리 셀에 대하여, -1/3Vcc의 전압(제1 전압 펄스) 및 +1/3Vcc의 전압(제2 전압 펄스)을 동일한 횟수씩 인가하는 경우에 대하여 설명한다. 또한, 이하의 동작 설명에서는, 선택 메모리 셀(16)에 데이터 「L」이 유지되어 있는 것으로 한다. 즉, 선택 메모리 셀(16)을 구성하는 강유전체 캐패시터(15a 및 15b)에, 각각 데이터 「L」 및 데이터 「H」가 유지되어 있는 것으로 한다.
제2 실시예에 따른 강유전체 메모리의 판독 동작 및 재기입 동작으로서는, 도 7에 도시한 바와 같이, T11∼T17의 기간(1 사이클)에서 행해진다. 이 제2 실시예에서는, T11로부터 T14의 도중까지의 기간에서 판독 동작이 행해진다. 또한, T13 및 T14의 기간에서 제1 재기입 동작이 행해짐과 함께, T15∼T17의 기간에서 제2 재기입 동작이 행해진다. 즉, 제2 실시예에서는, 판독 동작이 행해지는 T13의 기간에, 제1 재기입 동작이 개시된다. 이하에, T11∼T17의 기간에서의 각 동작을 구체적으로 설명한다.
(T11의 기간)
우선, 도 7에 도시한 바와 같이, T11의 기간(초기 상태)에서는, 상기 제1 실시예의 T1의 기간(초기 상태)과 마찬가지로, 선택 워드선 WL 및 비선택 워드선 WL에 대한 인가 전압이 Vss로 유지되어 있음과 함께, 비트선 BLT 및 BLB가 플로팅 상태로 유지되어 있다. 또한, 각 신호는 상기 제1 실시예의 T1의 기간(초기 상태)에서의 각 신호의 전위와 동일한 전위로 유지되어 있다.
(T12의 기간)
도 7에 도시한 T12의 기간에서는, 상기 제1 실시예의 T2의 기간에서 행해지는 동작과 마찬가지의 동작이 행해진다. 즉, T12의 기간에서는, 도 2에 도시한 바와 같이, 비트선 제어부(17)의 온 상태의 n채널 트랜지스터(25)를 통하여, 비트선 BLT에 발생하는 판독 전압이 앰프부(18)의 노드 SNT에 전달된다. 또한, 비트선 제어부(17)의 온 상태의 n채널 트랜지스터(26)를 통하여, 비트선 BLB에 발생하는 판독 전압이 앰프부(18)의 노드 SNB에 전달된다. 이 후, n채널 트랜지스터(25 및 26)가 오프 상태로 됨으로써, 앰프부(18)의 노드 SNT에 비트선 BLT에 발생한 판독 전압이 유지됨과 함께, 앰프부(18)의 노드 SNB에 비트선 BLB에 발생한 판독 전압이 유지된다.
(T13의 기간)
도 7에 도시한 T13의 기간에서는, 상기 제1 실시예의 T3의 기간에서 행해지는 동작과 마찬가지의 동작이 행해진다. 즉, T13의 기간에서는, 도 2에 도시한 바와 같이, 온 상태의 p채널 트랜지스터(27 및 28)를 통하여, 2/3Vcc의 비트선 소스 신호 HSYP 및 LSYP가 비트선 BLT에 공급된다. 또한, 온 상태의 p채널 트랜지스터(29 및 30)를 통하여, 2/3Vcc의 비트선 소스 신호 HSYP 및 LSYP가 비트선 BLB에 공급된다. 그 결과, 도 7에 도시한 바와 같이, 비트선 BLT 및 BLB에 대한 인가 전압은, 판독 동작에 따른 인가 전압(판독 전압)으로부터 제1 재기입 동작에 따른 인가 전압(2/3Vcc)으로 직접 천이한다.
또한, T13의 기간에서는, 앰프부(18)(도 2 참조)가 활성화됨으로써, 앰프 부(18)에 의한 증폭 동작이 개시된다. 또한, 제2 실시예에서는, 도 2에 도시한 바와 같이, n채널 트랜지스터(31b) 및 p채널 트랜지스터(32a)가 온 상태로 됨으로써 앰프부(18)가 활성화된다. 이에 의해, 제2 실시예에서는, 앰프부(18)의 노드 SNT에 유지된 비트선 BLT에 대응하는 판독 전압이 Vss로 저하함과 함께, 앰프부(18)의 노드 SNB에 유지된 비트선 BLB에 대응하는 판독 전압이 Vcc로 상승함으로써, 비트선 BLT에 대응하는 판독 전압과 비트선 BLB에 대응하는 판독 전압과의 차가 증폭된다. 이 앰프부(18)에서의 증폭 동작은, T16의 기간(도 7 참조)이 종료할 때까지 계속된다. 이 후, 상기 제1 실시예와 마찬가지의 동작이 행해짐으로써, 증폭된 판독 전압에 기초한 신호가 외부에 출력된다.
또한, 도 2에 도시한 바와 같이, 증폭된 비트선 BLT에 대응하는 Vss의 판독 전압은, 앰프부(18)(노드 SNT)로부터 비트선 제어부(17)의 n채널 트랜지스터(21 및 24)의 게이트와 D채널 트랜지스터(28 및 29)의 게이트에 공급된다. 또한, 증폭된 비트선 BLB에 대응하는 Vcc의 판독 전압은, 앰프부(18)(노드 SNB)로부터 비트선 제어부(17)의 n채널 트랜지스터(22 및 23)의 게이트와 p채널 트랜지스터(27 및 30)의 게이트에 공급된다. 이에 의해, n채널 트랜지스터(21 및 24)가 오프 상태로 됨과 함께, n채널 트랜지스터(22 및 23)가 온 상태로 된다. 또한, p채널 트랜지스터(27 및 30)가 오프 상태로 됨과 함께, p채널 트랜지스터(28 및 29)가 온 상태로 된다.
또한, 상기한 T13의 기간에서는, 도 8에 도시한 바와 같이, 비트선 BLT에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)(도 2 참조)에, +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 선택 메모리 셀(16)에 포 함되는 강유전체 캐패시터(15b)(도 2 참조)에도, +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLT에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에는, -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에도 -1/3Vcc의 전압이 인가된다.
(T14의 기간)
이 T14의 기간에서는, 도 7에 도시한 바와 같이, 비트선 소스 신호 HSYP 및 HSYN의 전위를 2/3Vcc로부터 Vss로 하강시킴과 함께, 비트선 소스 신호 LSYP 및 LSYN의 전위를 2/3Vcc로 유지한다.
이 경우에는, 도 2에 도시한 바와 같이, 비트선 제어부(17)에서, 온 상태의 n채널 트랜지스터(22)를 통하여 2/3Vcc의 비트선 소스 신호 LSYN이 비트선 BLT에 공급됨과 함께, 온 상태의 n채널 트랜지스터(23)를 통하여 Vss의 비트선 소스 신호 HSYN이 비트선 BLB에 공급된다. 또한, 비트선 BLT에는, 온 상태의 p채널 트랜지스터(28)를 통하여 2/3Vcc의 비트선 소스 신호 LSYP도 공급됨과 함께, 비트선 BLB에는, 온 상태의 p채널 트랜지스터(29)를 통하여 Vss의 비트선 소스 신호 HSYP도 공급된다. 그 결과, 도 7에 도시한 바와 같이, 비트선 BLT에 대한 인가 전압이 2/3Vcc로 유지됨과 함께, 비트선 BLB에 대한 인가 전압이 2/3Vcc로부터 Vss로 천이 한다.
또한, 상기한 T14의 기간에서는, 도 8에 도시한 바와 같이, 비트선 BLT에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)(도 2 참조)에, +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 선택 메모리 셀(16)에 포 함되는 강유전체 캐패시터(15b)(도 2 참조)에는 +Vcc의 전압이 인가된다. 또한, 비트선 BLT에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에는 -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에는 +1/3Vcc의 전압이 인가된다.
(T15의 기간)
이 T15의 기간에서는, 도 7에 도시한 바와 같이, 선택 워드선 WL에 대한 인가 전압을, 제1 재기입 동작에 따른 인가 전압(Vcc)으로부터 제2 재기입 동작에 따른 인가 전압(Vss)으로 직접 천이한다. 또한, 비선택 워드선 WL에 대한 인가 전압을, 제1 재기입 동작에 따른 인가 전압(1/3Vcc)으로부터 제2 재기입 동작에 따른 인가 전압(2/3Vcc)으로 직접 천이한다. 또한, 비트선 소스 신호 HSYP 및 HSYN의 전위를 Vss로부터 Vcc로 상승시킴과 함께, 비트선 소스 신호 LSYP 및 LSYN의 전위를 2/3Vcc로부터 1/3Vcc로 하강시킨다.
이 경우에는, 도 2에 도시한 바와 같이, 비트선 제어부(17)에서, 온 상태의 n채널 트랜지스터(22)를 통하여 1/3Vcc의 비트선 소스 신호 LSYN이 비트선 BLT에 공급됨과 함께, 온 상태의 p채널 트랜지스터(28)를 통하여 1/3Vcc의 비트선 소스 신호 LSYP가 비트선 BLT에 공급된다. 또한, 온 상태의 n채널 트랜지스터(23)를 통하여 Vcc의 비트선 소스 신호 HSYN이 비트선 BLB에 공급됨과 함께, 온 상태의 p채널 트랜지스터(29)를 통하여 Vcc의 비트선 소스 신호 HSYP가 비트선 BLB에 공급된다. 그 결과, 도 7에 도시한 바와 같이, 비트선 BLT에 대한 인가 전압은, 제1 재기입 동작에 따른 인가 전압(2/3Vcc)으로부터 제2 재기입 동작에 따른 인가 전 압(1/3Vcc)으로 직접 천이한다. 또한, 비트선 BLB에 대한 인가 전압은, 제1 재기입 동작에 따른 인가 전압(Vss)으로부터 제2 재기입 동작에 따른 인가 전압(Vcc)으로 직접 천이한다.
또한, 상기한 T15의 기간에서는, 도 8에 도시한 바와 같이, 비트선 BLT에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)(도 2 참조)에, -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)(도 2 참조)에는 -Vcc의 전압이 인가된다. 또한, 비트선 BLT에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에는 +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에는 -1/3Vcc의 전압이 인가된다.
(T16의 기간)
이 T16의 기간에서는, 도 7에 도시한 바와 같이, 비트선 소스 신호 HSYP의 전위를 Vcc로부터 1/3Vcc로 하강시킴과 함께, 비트선 소스 신호 LSYP의 전위를 1/3Vcc로 유지한다．또한, 비트선 소스 신호 HSYN의 전위를 Vcc로부터 1/3Vcc로 하강시킴과 함께, 비트선 소스 신호 LSYN의 전위를 1/3Vcc로 유지한다.
이 경우에는, 도 2에 도시한 바와 같이, 비트선 제어부(17)에서, 온 상태의 n채널 트랜지스터(22)를 통하여 1/3Vcc의 비트선 소스 신호 LSYN이 비트선 BLT에 공급됨과 함께, 온 상태의 p채널 트랜지스터(28)를 통하여 1/3Vcc의 비트선 소스 신호 LSYP가 비트선 BLT에 공급된다. 또한, 온 상태의 n채널 트랜지스터(23)를 통하여 1/3Vcc의 비트선 소스 신호 HSYN이 비트선 BLB에 공급됨과 함께, 온 상태의 p 채널 트랜지스터(29)를 통하여 1/3Vcc의 비트선 소스 신호 HSYP가 비트선 BLB에 공급된다. 그 결과, 도 7에 도시한 바와 같이, 비트선 BLT에 대한 인가 전압이 1/3Vcc로 유지됨과 함께, 비트선 BLB에 대한 인가 전압이 Vcc로부터 1/3Vcc로 천이한다.
또한, T16의 기간에서는, 센스 앰프 활성화 신호 SA를 Vcc로부터 Vss로 하강시킴으로써, 앰프부(18)(도 2 참조)를 불활성의 상태로 한다. 이에 의해, 앰프부(18)에 의한 판독 전압의 증폭 동작이 종료한다.
또한, 상기한 T16의 기간에서는, 도 8에 도시한 바와 같이, 비트선 BLT에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)(도 2 참조)에, -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)(도 2 참조)에도 -1/3Vcc의 전압이 인가된다. 또한, 비트선 BLT에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15a)에는 +1/3Vcc의 전압이 인가된다. 또한, 비트선 BLB에 접속된 비선택 메모리 셀(16)에 포함되는 강유전체 캐패시터(15b)에도 +1/3VCc의 전압이 인가된다.
(T17의 기간)
이 T17의 기간에서는, 도 7에 도시한 바와 같이, 비선택 워드선 WL에 대한 인가 전압을 2/3Vcc로부터 Vss로 천이한다. 또한, 비트선 소스 신호 HSYP, LSYP, HSYN 및 LSYN 각각의 전위를 초기 상태로 되돌린다. 즉, 비트선 소스 신호 HSYP 및 LSYP의 전위를 1/3Vcc로부터 Vcc로 상승시킨다. 또한, 비트선 소스 신호 HSYN 및 LSYN의 전위를 1/3Vcc로부터 Vss로 하강시킨다. 또한, 래치 신호 BLTG를 Vss로 부터 Vcc로 상승시킴으로써, 비트선 제어부(17)의 n채널 트랜지스터(25 및 26)(도 2 참조)를 온 상태로 한다. 이 상태에서, 도시하지 않은 프리차지 회로에 의해, 비트선 BLT 및 BLB(앰프부(18)의 노드 SNT 및 SNB)의 전위를 Vss로 프리차지한다.
또한, 상기한 T17의 기간에서는, 도 8에 도시한 바와 같이, 선택 메모리 셀(16) 및 비선택 메모리 셀(16)에 포함되는 모든 강유전체 캐패시터(15a 및 15b)(도 2 참조)에 대한 인가 전압이 0V로 된다.
또한, 제2 실시예에서는, 판독 동작 및 재기입 동작이 행해지는 T11∼T17의 기간(1 사이클)을 통하여, 비트선 BL 및 비선택 워드선 WL에 대한 인가 전압을 상기한 바와 같이 제어함으로써, 1 사이클의 기간에, 데이터 「H」가 유지된 비선택 메모리 셀(16)의 강유전체 캐패시터(15b)에 대하여, -1/3Vcc의 전압(제1 전압 펄스) 및 +1/3Vcc의 전압(제2 전압 펄스)이 동일한 횟수(2회)씩 인가된다. 또한, 데이터 「L」이 유지된 비선택 메모리 셀(16)의 강유전체 캐패시터(15a)에 대해서도, -1/3Vcc의 전압(제1 전압 펄스) 및 +1/3Vcc의 전압(제2 전압 펄스)이 동일한 횟수(1회)씩 인가된다.
제2 실시예에서는, 상기한 바와 같이, 1 사이클(T11∼T17의 기간)을 통하여, 비선택 메모리 셀(16)의 데이터 「H」가 유지된 강유전체 캐패시터(15b)에 대하여, -1/3Vcc의 전압 펄스(제1 전압 펄스) 및 +1/3Vcc의 전압 펄스(제2 전압 펄스)를 동일한 횟수(2회)씩 인가함으로써, 비선택 메모리 셀(16)의 데이터 「H」가 유지된 강유전체 캐패시터(15b)의 분극 상태의 열화 및 개선이 동일한 횟수(2회)씩 발생하므로, 비선택 메모리 셀(16)의 데이터 「H」가 유지된 강유전체 캐패시터(15b)의 분극 상태가 열화되는 것을 보다 억제할 수 있다.
또한, 제2 실시예의 그 밖의 효과는 상기 제1 실시예와 마찬가지이다.
또한, 금회 개시된 실시예는, 모든 점에서 예시로서 한정적인 것은 아니라고 고려되어야 할 것이다. 본 발명의 범위는 상기한 실시예의 설명은 아니고, 특허 청구의 범위에 의해 나타내며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 제1 및 제2 실시예에서는, 본 발명을 강유전체 메모리에 적용하는 예를 설명하였지만, 본 발명은 이에 한하지 않고, 강유전체 메모리 이외의 불휘발성 메모리에도 적용 가능하다.
또한, 상기 제1 및 제2 실시예에서는, 판독 동작이 행해지고 있는 기간에 재기입 동작이 개시되도록 구성하였지만, 본 발명은 이에 한하지 않고, 판독 동작이 종료한 후에, 비트선 및 워드선에 대한 인가 전압을, 판독 동작에 따른 인가 전압으로부터 재기입 동작에 따른 인가 전압으로 직접 천이하여도 된다.
또한, 상기 제1 실시예에서는, 1 사이클의 기간에, 비선택 메모리 셀의 데이터 「H」가 유지된 강유전체 캐패시터에 대하여, 제1 전압 펄스(-1/3Vcc)을 2회 인가함과 함께, 제2 전압 펄스(+1/3Vcc)를 1회 인가하였지만, 본 발명은 이에 한하지 않고, 제1 전압 펄스의 1 사이클에서의 인가 횟수를 3회 이상으로 하여도 되며, 제2 전압 펄스의 1 사이클에서의 인가 횟수를 2회 이상으로 하여도 된다．이 경우, 제1 전압 펄스 및 제2 전압 펄스의 1 사이클에서의 인가 횟수의 차가 2회 이상이어도 된다. 또한, 제1 전압 펄스의 1 사이클에서의 인가 횟수를 제2 전압 펄스의 1 사이클에서의 인가 횟수보다도 적게 하여도 된다．
본 발명에 따르면, 고속으로 동작시키는 것이 가능한 메모리를 제공할 수 있다.

Claims (20)

  1. 메모리로서,
    서로 교차하도록 배치된 비트선 및 워드선과,
    상기 비트선 및 상기 워드선이 교차하는 위치에 배치된 메모리 셀
    을 구비하고,
    상기 메모리 셀의 데이터를 판독할 때에는, 판독 동작 및 복수의 동작으로 이루어지는 재기입 동작이 행해지고,
    상기 메모리 셀의 데이터를 판독할 때에 행해지는 상기 판독 동작 및 상기 복수의 동작으로 이루어지는 재기입 동작은, 상기 비트선 및 상기 워드선에 대한 인가 전압을 각 동작에 따른 인가 전압으로 천이함으로써 개시되고,
    상기 메모리 셀의 데이터를 판독할 때에 행해지는 각 동작의 이행 시에는, 상기 비트선 및 상기 워드선에 대한 인가 전압을, 이행 전의 동작에 따른 인가 전압으로부터 이행 후의 동작에 따른 인가 전압으로 직접 천이하는 메모리.
  2. 제1항에 있어서,
    상기 메모리 셀로부터 상기 비트선에 출력되는 판독 전압을 유지하기 위한 유지부를 더 구비하고,
    상기 판독 전압은, 상기 비트선 및 상기 워드선에 대한 인가 전압을 상기 판독 동작에 따른 인가 전압으로 천이함으로써, 상기 메모리 셀로부터 상기 비트선에 출력됨과 함께, 상기 유지부에 의해 유지된 후에 증폭되고,
    상기 판독 전압을 증폭하는 기간과 병행하여, 상기 비트선 및 상기 워드선에 대하여 상기 재기입 동작에 따른 전압을 인가하는 메모리.
  3. 제2항에 있어서,
    상기 비트선에 대하여 상기 재기입 동작에 따른 전압을 인가할 때에는, 상기 비트선에 출력되는 상기 판독 전압이 증폭된 후에, 증폭된 상기 판독 전압에 기초하여 상기 비트선에 대한 인가 전압을 절환하는 메모리.
  4. 제1항에 있어서,
    상기 메모리 셀의 데이터를 판독할 때에 행해지는 상기 판독 동작 및 상기 복수의 동작으로 이루어지는 재기입 동작을 통하여, 적어도 비선택의 상기 메모리 셀에 대하여, 제1 방향의 전계를 공급하는 제1 전압 펄스와, 상기 제1 방향과는 역방향의 전계를 공급하는 제2 전압 펄스가 인가되는 메모리.
  5. 제4항에 있어서,
    상기 제1 전압 펄스 및 상기 제2 전압 펄스의 1 사이클에서의 인가 횟수는 1회 이상이며, 또한, 상기 제1 전압 펄스 및 상기 제2 전압 펄스의 1 사이클에서의 인가 횟수의 차는 1회 이하인 메모리.
  6. 제5항에 있어서,
    상기 제1 전압 펄스 및 상기 제2 전압 펄스의 1 사이클에서의 인가 횟수는 각각 1회 및 2회인 메모리.
  7. 제5항에 있어서,
    상기 제1 전압 펄스 및 상기 제2 전압 펄스의 1 사이클에서의 인가 횟수가 동일한 메모리.
  8. 제1항에 있어서,
    상기 재기입 동작은, 제1 재기입 동작과 제2 재기입 동작으로 이루어지고, 상기 제1 재기입 동작에 따른 전압으로부터 상기 제2 재기입 동작에 따른 전압으로, 직접 천이하도록 구성되어 있는 메모리.
  9. 제8항에 있어서,
    상기 판독 동작으로부터 상기 제1 재기입 동작으로 이행한 후에, 상기 비트선에 출력되는 판독 전압이 증폭되는 메모리.
  10. 제9항에 있어서,
    상기 제1 재기입 동작의 기간 중, 상기 비트선에 출력되는 판독 전압이 증폭되는 기간에는, 상기 비트선은 상기 메모리 셀에 데이터가 기입되지 않는 전위로 조절되어 있는 메모리.
  11. 제9항에 있어서,
    상기 제1 재기입 동작에서는, 상기 비트선에 출력되는 판독 전압이 증폭되는 기간 후에, 제1 데이터가 기입되어 있던 상기 메모리 셀에는 상기 제1 데이터와는 다른 제2 데이터가 재기입되고, 상기 제2 데이터가 기입되어 있던 상기 메모리 셀에는 데이터는 재기입되지 않는 메모리.
  12. 제8항에 있어서,
    상기 제2 재기입 동작에서는, 제1 데이터가 기입되어 있던 상기 메모리 셀에는 상기 제1 데이터가 재기입되고, 제2 데이터가 기입되어 있던 상기 메모리 셀에는 데이터가 재기입되지 않는 메모리.
  13. 제12항에 있어서,
    상기 제2 재기입 동작에서는, 상기 제1 데이터가 기입되어 있던 상기 메모리 셀에 상기 제1 데이터를 재기입하거나, 상기 제2 데이터가 기입되어 있던 상기 메모리 셀에 데이터를 재기입하지 않는 동작 후에, 상기 비트선 및 상기 워드선에 대한 인가 전압을 상기 판독 동작에 따른 인가 전압으로 직접 천이하는 메모리.
  14. 제8항에 있어서,
    상기 제2 재기입 동작에서는, 적어도 일부의 비선택의 상기 메모리 셀에 대하여, 제1 방향의 전계를 공급하는 제1 전압 펄스와, 상기 제1 방향과는 역방향의 전계를 공급하는 제2 전압 펄스가 인가되는 메모리.
  15. 제4항에 있어서,
    상기 제1 전압 펄스 및 상기 제2 전압 펄스의 1 사이클에서의 인가 횟수는 모두 2회인 메모리.
  16. 제2항에 있어서,
    상기 메모리 셀과 상기 유지부 사이에 형성되고, 상기 비트선의 전위를 조절 하기 위한 비트선 제어부를 더 구비하는 메모리.
  17. 제16항에 있어서,
    상기 비트선 제어부는, 상기 복수의 동작으로 이루어지는 재기입 동작의 기간에, 상기 비트선을 각 동작에 따른 인가 전압으로 조절하기 위한 전압을 공급하는 복수의 신호선을 포함하고 있는 메모리
  18. 제16항에 있어서,
    상기 비트선 제어부와 상기 유지부 사이에는, 상기 비트선 제어부와 상기 유지부를 전기적으로 분리하기 위한 트랜지스터가 형성되어 있는 메모리.
  19. 제1항에 있어서,
    상기 메모리 셀은 강유전체 캐패시터를 포함하는 메모리.
  20. 제19항에 있어서,
    각각의 상기 메모리 셀은, 제1 데이터가 기입되는 제1 강유전체 캐패시터와, 상기 제1 데이터와는 다른 제2 데이터가 기입되는 제2 강유전체 캐패시터를 포함하는 메모리.
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