JP2003216479A - メモリリードタイミング調整回路およびメモリリードタイミング調整方法 - Google Patents
メモリリードタイミング調整回路およびメモリリードタイミング調整方法Info
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- JP2003216479A JP2003216479A JP2002011767A JP2002011767A JP2003216479A JP 2003216479 A JP2003216479 A JP 2003216479A JP 2002011767 A JP2002011767 A JP 2002011767A JP 2002011767 A JP2002011767 A JP 2002011767A JP 2003216479 A JP2003216479 A JP 2003216479A
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Abstract
(57)【要約】
【課題】 メモリ１からのリードデータの出力タイミン
グを可変し、装置毎、素子毎のバラツキや経年変化によ
る素子の特性の違いを、高速のデータ受け渡しにも対応
し、回路規模を増大させることなく吸収する。 【解決手段】 パリティビットを生成するパリティ算出
５と、システムクロックとの位相差を遅延０から遅延ｎ
（ｎは正の整数）まで変化させた遅延クロックを出力す
る遅延選択８と、パリティ算出５が算出したパリティビ
ットを付加してデータを格納し遅延クロックを使用して
データを読み出すメモリアクセス制御７と、読み出した
データに付加されているパリティビットと読み出したデ
ータからパリティ算出５が生成したパリティビットとを
比較して比較結果が良好である遅延値の中央値をメモリ
リードタイミングとして設定し比較結果に良好なものが
ない場合はエラー信号を出力する判定６とを備える。
グを可変し、装置毎、素子毎のバラツキや経年変化によ
る素子の特性の違いを、高速のデータ受け渡しにも対応
し、回路規模を増大させることなく吸収する。 【解決手段】 パリティビットを生成するパリティ算出
５と、システムクロックとの位相差を遅延０から遅延ｎ
（ｎは正の整数）まで変化させた遅延クロックを出力す
る遅延選択８と、パリティ算出５が算出したパリティビ
ットを付加してデータを格納し遅延クロックを使用して
データを読み出すメモリアクセス制御７と、読み出した
データに付加されているパリティビットと読み出したデ
ータからパリティ算出５が生成したパリティビットとを
比較して比較結果が良好である遅延値の中央値をメモリ
リードタイミングとして設定し比較結果に良好なものが
ない場合はエラー信号を出力する判定６とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はメモリリードタイミ
ング調整回路およびメモリリードタイミング調整方法に
関し、特に、装置毎、素子毎のバラツキや経年変化によ
る素子の特性の違いを吸収するメモリリードタイミング
調整回路およびメモリリードタイミング調整方法に関す
る。
ング調整回路およびメモリリードタイミング調整方法に
関し、特に、装置毎、素子毎のバラツキや経年変化によ
る素子の特性の違いを吸収するメモリリードタイミング
調整回路およびメモリリードタイミング調整方法に関す
る。
【０００２】
【従来の技術】従来の一般的なメモリからデータをリー
ドする回路は、メモリへのアクセスタイミングは、設計
で定められたタイミングに固定されている。この固定さ
れたタイミングが装置毎、素子毎のバラツキや経年変化
などを全て吸収する必要があり設計は困難であった。
ドする回路は、メモリへのアクセスタイミングは、設計
で定められたタイミングに固定されている。この固定さ
れたタイミングが装置毎、素子毎のバラツキや経年変化
などを全て吸収する必要があり設計は困難であった。
【０００３】また、価格低減の為アクセスするメモリが
変更された場合、タイミング設計を見直して必要に応じ
てメモリからデータをリードする回路を設計変更する必
要があった。
変更された場合、タイミング設計を見直して必要に応じ
てメモリからデータをリードする回路を設計変更する必
要があった。
【０００４】設計の困難さや設計変更作業の煩わしさを
解消し、設計の自由度と汎用性を増す為にディップスイ
ッチなどを設けてタイミング調整を可能にしたメモリア
クセス回路がある。メモリから読み出されたデータのラ
ッチタイミングをディップスイッチの設定により可変し
たものである。これによれば装置の出荷試験時など個別
に調整することで装置毎、素子間のバラツキを吸収する
ことができ、装置を使用し始めた後に時折、再調整する
ことで経年変化を吸収することができる。
解消し、設計の自由度と汎用性を増す為にディップスイ
ッチなどを設けてタイミング調整を可能にしたメモリア
クセス回路がある。メモリから読み出されたデータのラ
ッチタイミングをディップスイッチの設定により可変し
たものである。これによれば装置の出荷試験時など個別
に調整することで装置毎、素子間のバラツキを吸収する
ことができ、装置を使用し始めた後に時折、再調整する
ことで経年変化を吸収することができる。
【０００５】しかし、ディップスイッチ等による従来の
メモリリードタイミング調整回路は、装置毎素子毎のバ
ラツキを吸収する為に装置の出荷検査などで個別にタイ
ミングを調整する作業が必要であり工数を増大させる要
因の一つであった。また、経年変化を吸収する為に装置
を使用し始めた後に時折、再調整する必要があり運用時
における作業が煩わしい等の問題があった。
メモリリードタイミング調整回路は、装置毎素子毎のバ
ラツキを吸収する為に装置の出荷検査などで個別にタイ
ミングを調整する作業が必要であり工数を増大させる要
因の一つであった。また、経年変化を吸収する為に装置
を使用し始めた後に時折、再調整する必要があり運用時
における作業が煩わしい等の問題があった。
【０００６】調整を自動的に行う方法として、リードデ
ータを取り込む為のクロックを遅延させてタイミング調
整し、遅延させる量を可変して、最適のタイミングでリ
ードデータを保持する方式、あるいは、リードデータを
遅延させてタイミング調整し、遅延させる量を可変し
て、最適のタイミングのリードデータを保持する方式が
提案されている。
ータを取り込む為のクロックを遅延させてタイミング調
整し、遅延させる量を可変して、最適のタイミングでリ
ードデータを保持する方式、あるいは、リードデータを
遅延させてタイミング調整し、遅延させる量を可変し
て、最適のタイミングのリードデータを保持する方式が
提案されている。
【０００７】
【発明が解決しようとする課題】上述した従来のメモリ
アクセス回路は、メモリから読み出されたデータのラッ
チタイミングをディップスイッチの設定により可変した
方式では、前述したように、出荷検査時に工数が増大す
ることや装置使用開始後の再調整作業が必要となるとい
う問題点があった。
アクセス回路は、メモリから読み出されたデータのラッ
チタイミングをディップスイッチの設定により可変した
方式では、前述したように、出荷検査時に工数が増大す
ることや装置使用開始後の再調整作業が必要となるとい
う問題点があった。
【０００８】また、リードデータを取り込む為のクロッ
クを遅延させてタイミング調整し、遅延させる量を可変
して、最適のタイミングでリードデータを保持する方式
では、システムクロックから取り込むクロックを遅延さ
せて生成している為、遅延させたクロックで保持したデ
ータを後段の回路で使用する場合さらにタイミング調整
をする必要あり、高速のデータ受け渡しには不向きであ
るという問題点があった。
クを遅延させてタイミング調整し、遅延させる量を可変
して、最適のタイミングでリードデータを保持する方式
では、システムクロックから取り込むクロックを遅延さ
せて生成している為、遅延させたクロックで保持したデ
ータを後段の回路で使用する場合さらにタイミング調整
をする必要あり、高速のデータ受け渡しには不向きであ
るという問題点があった。
【０００９】また、リードデータを遅延させてタイミン
グ調整し、遅延させる量を可変して、最適のタイミング
のリードデータを保持する方式では、リードデータを遅
延させている為、リードデータのデータ幅×遅延幅分の
回路が必要なので、データ幅により回路規模が増大す
る。また、回路規模に比例して配線数も増加するので、
配線容量による遅延を考慮すると、データに対して一定
の遅延をとらせることは容易ではないという問題点があ
った。
グ調整し、遅延させる量を可変して、最適のタイミング
のリードデータを保持する方式では、リードデータを遅
延させている為、リードデータのデータ幅×遅延幅分の
回路が必要なので、データ幅により回路規模が増大す
る。また、回路規模に比例して配線数も増加するので、
配線容量による遅延を考慮すると、データに対して一定
の遅延をとらせることは容易ではないという問題点があ
った。
【００１０】本発明の目的は、メモリからのリードデー
タの出力タイミングを可変し、装置毎、素子毎のバラツ
キや経年変化による素子の特性の違いを、高速のデータ
受け渡しにも対応し、回路規模を増大させることなく吸
収するメモリリードタイミング調整回路およびメモリリ
ードタイミング調整方法を提供することである。
タの出力タイミングを可変し、装置毎、素子毎のバラツ
キや経年変化による素子の特性の違いを、高速のデータ
受け渡しにも対応し、回路規模を増大させることなく吸
収するメモリリードタイミング調整回路およびメモリリ
ードタイミング調整方法を提供することである。
【００１１】
【課題を解決するための手段】本発明のメモリリードタ
イミング調整回路は、パリティビットを生成するパリテ
ィ算出手段と、システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を出力する遅延選択手段と、前記パリティ算出手段が算
出したパリティビットを付加してデータを格納し前記遅
延クロックを使用して前記データを読み出すメモリ制御
手段と、前記メモリ制御手段により読み出した前記デー
タに付加されているパリティビットと読み出した前記デ
ータから前記パリティ算出手段が生成したパリティビッ
トとを比較して比較結果が良好である遅延値をメモリリ
ードタイミングとして設定する判定手段とを備えたこと
を特徴とする。
イミング調整回路は、パリティビットを生成するパリテ
ィ算出手段と、システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を出力する遅延選択手段と、前記パリティ算出手段が算
出したパリティビットを付加してデータを格納し前記遅
延クロックを使用して前記データを読み出すメモリ制御
手段と、前記メモリ制御手段により読み出した前記デー
タに付加されているパリティビットと読み出した前記デ
ータから前記パリティ算出手段が生成したパリティビッ
トとを比較して比較結果が良好である遅延値をメモリリ
ードタイミングとして設定する判定手段とを備えたこと
を特徴とする。
【００１２】本発明のメモリリードタイミング調整回路
は、パリティビットを生成するパリティ算出手段と、シ
ステムクロックとの位相差を遅延０から遅延ｎ（ｎは正
の整数）まで変化させた遅延クロックを出力する遅延選
択手段と、前記パリティ算出手段が算出したパリティビ
ットを付加してデータを格納し前記遅延クロックを使用
して前記データを読み出すメモリ制御手段と、前記メモ
リ制御手段により読み出した前記データに付加されてい
るパリティビットと読み出した前記データから前記パリ
ティ算出手段が生成したパリティビットとを比較して比
較結果が良好である遅延値の中央値をメモリリードタイ
ミングとして設定する判定手段とを備えたことを特徴と
してもよい。
は、パリティビットを生成するパリティ算出手段と、シ
ステムクロックとの位相差を遅延０から遅延ｎ（ｎは正
の整数）まで変化させた遅延クロックを出力する遅延選
択手段と、前記パリティ算出手段が算出したパリティビ
ットを付加してデータを格納し前記遅延クロックを使用
して前記データを読み出すメモリ制御手段と、前記メモ
リ制御手段により読み出した前記データに付加されてい
るパリティビットと読み出した前記データから前記パリ
ティ算出手段が生成したパリティビットとを比較して比
較結果が良好である遅延値の中央値をメモリリードタイ
ミングとして設定する判定手段とを備えたことを特徴と
してもよい。
【００１３】本発明のメモリリードタイミング調整回路
は、システムクロックとの位相差を遅延０から遅延ｎ
（ｎは正の整数）まで変化させた遅延クロックを出力す
る遅延選択手段と、メモリにデータを格納し前記遅延ク
ロックを使用して前記メモリから前記データを読み出す
メモリ制御手段と、前記メモリに格納するデータを保存
するライトデータ保存手段と、前記遅延クロックを使用
して前記メモリから読み出したデータと前記ライトデー
タ保存手段に保存されたデータとを比較して比較結果が
良好である遅延値をメモリリードタイミングとして設定
する判定手段とを備えたことを特徴としてもよい。
は、システムクロックとの位相差を遅延０から遅延ｎ
（ｎは正の整数）まで変化させた遅延クロックを出力す
る遅延選択手段と、メモリにデータを格納し前記遅延ク
ロックを使用して前記メモリから前記データを読み出す
メモリ制御手段と、前記メモリに格納するデータを保存
するライトデータ保存手段と、前記遅延クロックを使用
して前記メモリから読み出したデータと前記ライトデー
タ保存手段に保存されたデータとを比較して比較結果が
良好である遅延値をメモリリードタイミングとして設定
する判定手段とを備えたことを特徴としてもよい。
【００１４】本発明のメモリリードタイミング調整回路
は、システムクロックとの位相差を遅延０から遅延ｎ
（ｎは正の整数）まで変化させた遅延クロックを出力す
る遅延選択手段と、メモリにデータを格納し前記遅延ク
ロックを使用して前記メモリから前記データを読み出す
メモリ制御手段と、前記メモリに格納するデータを保存
するライトデータ保存手段と、前記遅延クロックを使用
して前記メモリから読み出したデータと前記ライトデー
タ保存手段に保存されたデータとを比較して比較結果が
良好である遅延値の中央値をメモリリードタイミングと
して設定する判定手段とを備えたことを特徴としてもよ
い。
は、システムクロックとの位相差を遅延０から遅延ｎ
（ｎは正の整数）まで変化させた遅延クロックを出力す
る遅延選択手段と、メモリにデータを格納し前記遅延ク
ロックを使用して前記メモリから前記データを読み出す
メモリ制御手段と、前記メモリに格納するデータを保存
するライトデータ保存手段と、前記遅延クロックを使用
して前記メモリから読み出したデータと前記ライトデー
タ保存手段に保存されたデータとを比較して比較結果が
良好である遅延値の中央値をメモリリードタイミングと
して設定する判定手段とを備えたことを特徴としてもよ
い。
【００１５】本発明のメモリリードタイミング調整回路
は、前記判定手段は、前記比較結果に良好なものがない
場合はエラー信号を出力することを特徴としてもよい。
は、前記判定手段は、前記比較結果に良好なものがない
場合はエラー信号を出力することを特徴としてもよい。
【００１６】本発明のメモリリードタイミング調整方法
は、データにパリティビットを付加してメモリに格納す
るステップと、システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を使用して前記データを前記メモリから読み出し、リー
ドした前記データに付加されているパリティビットと読
み出した前記データから生成したパリティビットとを比
較するステップと、比較結果が良好である遅延値をメモ
リリードタイミングとして設定するステップとを備えた
ことを特徴とする。
は、データにパリティビットを付加してメモリに格納す
るステップと、システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を使用して前記データを前記メモリから読み出し、リー
ドした前記データに付加されているパリティビットと読
み出した前記データから生成したパリティビットとを比
較するステップと、比較結果が良好である遅延値をメモ
リリードタイミングとして設定するステップとを備えた
ことを特徴とする。
【００１７】本発明のメモリリードタイミング調整方法
は、データにパリティビットを付加してメモリに格納す
るステップと、システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を使用して前記データを前記メモリから読み出し、リー
ドした前記データに付加されているパリティビットと読
み出した前記データから生成したパリティビットとを比
較するステップと、比較結果が良好である遅延値の中央
値をメモリリードタイミングとして設定するステップと
を備えたことを特徴としてもよい。
は、データにパリティビットを付加してメモリに格納す
るステップと、システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を使用して前記データを前記メモリから読み出し、リー
ドした前記データに付加されているパリティビットと読
み出した前記データから生成したパリティビットとを比
較するステップと、比較結果が良好である遅延値の中央
値をメモリリードタイミングとして設定するステップと
を備えたことを特徴としてもよい。
【００１８】本発明のメモリリードタイミング調整方法
は、メモリに格納するデータを保存するステップと、シ
ステムクロックとの位相差を遅延０から遅延ｎ（ｎは正
の整数）まで変化させた遅延クロックを使用して前記デ
ータを前記メモリから読み出し、読み出した前記データ
と保存したデータとを比較するステップと、比較結果が
良好である遅延値をメモリリードタイミングとして設定
するステップとを備えたことを特徴としてもよい。
は、メモリに格納するデータを保存するステップと、シ
ステムクロックとの位相差を遅延０から遅延ｎ（ｎは正
の整数）まで変化させた遅延クロックを使用して前記デ
ータを前記メモリから読み出し、読み出した前記データ
と保存したデータとを比較するステップと、比較結果が
良好である遅延値をメモリリードタイミングとして設定
するステップとを備えたことを特徴としてもよい。
【００１９】本発明のメモリリードタイミング調整方法
は、メモリに格納するデータを保存するステップと、シ
ステムクロックとの位相差を遅延０から遅延ｎ（ｎは正
の整数）まで変化させた遅延クロックを使用して前記デ
ータを前記メモリから読み出し、読み出した前記データ
と保存したデータとを比較するステップと、比較結果が
良好である遅延値の中央値をメモリリードタイミングと
して設定するステップとを備えたことを特徴としてもよ
い。
は、メモリに格納するデータを保存するステップと、シ
ステムクロックとの位相差を遅延０から遅延ｎ（ｎは正
の整数）まで変化させた遅延クロックを使用して前記デ
ータを前記メモリから読み出し、読み出した前記データ
と保存したデータとを比較するステップと、比較結果が
良好である遅延値の中央値をメモリリードタイミングと
して設定するステップとを備えたことを特徴としてもよ
い。
【００２０】本発明のメモリリードタイミング調整方法
は、前記比較結果に良好なものがない場合はエラー信号
を出力するステップを備えたことを特徴としてもよい。
は、前記比較結果に良好なものがない場合はエラー信号
を出力するステップを備えたことを特徴としてもよい。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は第１の実施の
形態の構成を示すブロック図である。図１を参照する
と、第１の実施の形態は、メモリ１と入出力バッファ２
とリードデータ保持３とデータ選択４とパリティ算出５
と判定６とメモリアクセス制御７と遅延選択８とを含
む。
て図面を参照して詳細に説明する。図１は第１の実施の
形態の構成を示すブロック図である。図１を参照する
と、第１の実施の形態は、メモリ１と入出力バッファ２
とリードデータ保持３とデータ選択４とパリティ算出５
と判定６とメモリアクセス制御７と遅延選択８とを含
む。
【００２２】メモリ１は、メモリアクセス制御７からの
チェック用アドレスとライトイネーブルがアサートされ
ることによりデータの格納を行うとともに、メモリアク
セス制御７からのチェック用アドレスと、リードイネー
ブルがアサートされることにより格納したデータの読み
出しを行う。
チェック用アドレスとライトイネーブルがアサートされ
ることによりデータの格納を行うとともに、メモリアク
セス制御７からのチェック用アドレスと、リードイネー
ブルがアサートされることにより格納したデータの読み
出しを行う。
【００２３】入出力バッファ２は、メモリ１へのライト
データの出力とメモリ１からのリードデータの入力を行
う。
データの出力とメモリ１からのリードデータの入力を行
う。
【００２４】リードデータ保持３は、システムクロック
でリードデータの取り込みを行う。
でリードデータの取り込みを行う。
【００２５】データ選択４は、判定６からのデータ選択
信号により、ライトデータ出力をするか、リードデータ
を出力するかの選択を行う。
信号により、ライトデータ出力をするか、リードデータ
を出力するかの選択を行う。
【００２６】パリティ算出５は、入力されたデータに対
しパリティビットを生成する。
しパリティビットを生成する。
【００２７】判定６は、リードタイミング調整動作の全
体の制御を行う。判定６は、メモリアクセス制御７に対
して動作制御情報を出力し、動作制御情報によりメモリ
１へのライトアクセスとリードアクセスとアクセス停止
を制御する。判定６は、データ選択４に対して、データ
選択信号を出力し、ライトデータを選択するか、リード
データを選択するかの制御を行う。判定６は、遅延選択
８に対して遅延選択情報を出力し、システムクロックを
「遅延０」から「遅延ｎ（ｎは正の整数）」まで遅延さ
せる制御を行う。判定６は、メモリ１からのリードデー
タ中のパリティビットとパリティ算出５で生成したパリ
ティビットを比較し、比較結果を保持する。判定６は、
保存した比較結果が全て良好でない場合（比較結果に良
好なものが全くない場合）は、エラー信号を出力する。
体の制御を行う。判定６は、メモリアクセス制御７に対
して動作制御情報を出力し、動作制御情報によりメモリ
１へのライトアクセスとリードアクセスとアクセス停止
を制御する。判定６は、データ選択４に対して、データ
選択信号を出力し、ライトデータを選択するか、リード
データを選択するかの制御を行う。判定６は、遅延選択
８に対して遅延選択情報を出力し、システムクロックを
「遅延０」から「遅延ｎ（ｎは正の整数）」まで遅延さ
せる制御を行う。判定６は、メモリ１からのリードデー
タ中のパリティビットとパリティ算出５で生成したパリ
ティビットを比較し、比較結果を保持する。判定６は、
保存した比較結果が全て良好でない場合（比較結果に良
好なものが全くない場合）は、エラー信号を出力する。
【００２８】メモリアクセス制御７は、判定６からの動
作制御情報が「ライトアクセス」設定時は、メモリ１に
対してライトアクセスを行い、判定６からの動作制御情
報が「リードアクセス」設定時は、メモリ１に対してリ
ードアクセスを行い、判定６からの動作制御情報が「ア
クセス停止」設定時は、メモリ１に対してライトアクセ
スまたはリードアクセスを停止する。
作制御情報が「ライトアクセス」設定時は、メモリ１に
対してライトアクセスを行い、判定６からの動作制御情
報が「リードアクセス」設定時は、メモリ１に対してリ
ードアクセスを行い、判定６からの動作制御情報が「ア
クセス停止」設定時は、メモリ１に対してライトアクセ
スまたはリードアクセスを停止する。
【００２９】遅延選択８は、判定６からの遅延情報によ
りシステムクロックを「遅延０」から「遅延ｎ」まで遅
延させ、遅延クロックとして出力する。
りシステムクロックを「遅延０」から「遅延ｎ」まで遅
延させ、遅延クロックとして出力する。
【００３０】次に、動作について説明する。図２は第１
の実施の形態の動作を示すフローチャートである。
の実施の形態の動作を示すフローチャートである。
【００３１】最初にメモリ１へのアクセス停止について
説明する。判定６からメモリアクセス制御７に対して動
作制御情報を「アクセス停止」に設定する（ステップＳ
１）。メモリアクセス制御７は、判定６からの動作制御
情報が「アクセス停止」設定であることを認識し、メモ
リ１に対しての、ライトイネーブルとリードイネーブル
をネゲートし、アドレス、ライトデータは、オール０を
出力する。
説明する。判定６からメモリアクセス制御７に対して動
作制御情報を「アクセス停止」に設定する（ステップＳ
１）。メモリアクセス制御７は、判定６からの動作制御
情報が「アクセス停止」設定であることを認識し、メモ
リ１に対しての、ライトイネーブルとリードイネーブル
をネゲートし、アドレス、ライトデータは、オール０を
出力する。
【００３２】次にリードタイミング調整を行う為、アク
セス停止からライトアクセスに移行する。判定６からデ
ータ選択４に対してデータ選択信号をライトデータ側に
設定する（ステップＳ２）。判定６からメモリアクセス
制御７に対して動作制御情報を「ライトアクセス」に設
定する。遅延選択８は、判定６からの遅延選択情報が
「遅延０」設定（ステップＳ３）の時、システムクロッ
クをスルーし、遅延クロックを出力する。遅延選択８か
ら出力された遅延クロックでメモリアクセス制御７は動
作する。メモリアクセス制御７は、判定６からの動作制
御情報が「ライトアクセス」設定であることを認識し
て、メモリ１に対して、ライトイネーブルをアサート
し、アドレスをチェック用アドレスにし、任意のライト
データを発生させる。メモリアクセス制御７から出力さ
れたライトデータは、データ選択４を介してパリティ算
出５でパリティビットを生成し、ライトデータにパリテ
ィビットを付加して、入出力バッファ２を介して、メモ
リ１のチェック用アドレスに格納される（ステップＳ
４）。
セス停止からライトアクセスに移行する。判定６からデ
ータ選択４に対してデータ選択信号をライトデータ側に
設定する（ステップＳ２）。判定６からメモリアクセス
制御７に対して動作制御情報を「ライトアクセス」に設
定する。遅延選択８は、判定６からの遅延選択情報が
「遅延０」設定（ステップＳ３）の時、システムクロッ
クをスルーし、遅延クロックを出力する。遅延選択８か
ら出力された遅延クロックでメモリアクセス制御７は動
作する。メモリアクセス制御７は、判定６からの動作制
御情報が「ライトアクセス」設定であることを認識し
て、メモリ１に対して、ライトイネーブルをアサート
し、アドレスをチェック用アドレスにし、任意のライト
データを発生させる。メモリアクセス制御７から出力さ
れたライトデータは、データ選択４を介してパリティ算
出５でパリティビットを生成し、ライトデータにパリテ
ィビットを付加して、入出力バッファ２を介して、メモ
リ１のチェック用アドレスに格納される（ステップＳ
４）。
【００３３】次にライトアクセスからリードアクセスに
移行する。判定６からデータ選択４に対してデータ選択
信号をリードデータ側に設定する（ステップＳ５）。判
定６からメモリアクセス制御７に対して動作制御情報を
「リードアクセス」に設定する（ステップＳ６）。遅延
選択８は、判定６からの遅延選択情報が「遅延０」設定
の時、システムクロックをスルーし、遅延クロックを出
力する。メモリアクセス制御７は、判定６からの動作制
御情報が「リードアクセス」設定であることを認識し
て、メモリ１に対して、リードイネーブルをアサート
し、アドレスをチェック用アドレスにする。メモリ１か
らチェック用アドレスに格納されたデータをリードし、
入出力バッファ２を介して、データ保持３でシステムク
ロックにてリードデータを保持する。保持したリードデ
ータをデータ選択４を介して、パリティ算出５でパリテ
ィビットを生成する。判定６は、リードデータに付加さ
れたパリティビットとリードデータから生成したパリテ
ィビットを比較し（ステップＳ７）、比較結果を保存す
る（ステップＳ８）。
移行する。判定６からデータ選択４に対してデータ選択
信号をリードデータ側に設定する（ステップＳ５）。判
定６からメモリアクセス制御７に対して動作制御情報を
「リードアクセス」に設定する（ステップＳ６）。遅延
選択８は、判定６からの遅延選択情報が「遅延０」設定
の時、システムクロックをスルーし、遅延クロックを出
力する。メモリアクセス制御７は、判定６からの動作制
御情報が「リードアクセス」設定であることを認識し
て、メモリ１に対して、リードイネーブルをアサート
し、アドレスをチェック用アドレスにする。メモリ１か
らチェック用アドレスに格納されたデータをリードし、
入出力バッファ２を介して、データ保持３でシステムク
ロックにてリードデータを保持する。保持したリードデ
ータをデータ選択４を介して、パリティ算出５でパリテ
ィビットを生成する。判定６は、リードデータに付加さ
れたパリティビットとリードデータから生成したパリテ
ィビットを比較し（ステップＳ７）、比較結果を保存す
る（ステップＳ８）。
【００３４】判定６は、メモリアクセス制御７に対して
動作制御情報を「アクセス停止」に設定して、メモリ１
に対するアクセスを停止させ、遅延選択８に対して遅延
選択情報を可変して、システムクロックと遅延クロック
の位相差を変化させ（ステップＳ９、Ｓ１０、Ｓ１
１）、再びメモリアクセス制御７に対して動作制御情報
を「リードアクセス」に設定することで、システムクロ
ックをｎ値まで遅延させてパリティビットの比較を行
い、「遅延０」から「遅延ｎ」までの比較結果を保存す
る。
動作制御情報を「アクセス停止」に設定して、メモリ１
に対するアクセスを停止させ、遅延選択８に対して遅延
選択情報を可変して、システムクロックと遅延クロック
の位相差を変化させ（ステップＳ９、Ｓ１０、Ｓ１
１）、再びメモリアクセス制御７に対して動作制御情報
を「リードアクセス」に設定することで、システムクロ
ックをｎ値まで遅延させてパリティビットの比較を行
い、「遅延０」から「遅延ｎ」までの比較結果を保存す
る。
【００３５】判定６は、メモリアクセス制御７に対して
動作制御情報を「アクセス停止」に設定することで、メ
モリアクセス制御７は、メモリ１に対してのライトイネ
ーブルとリードイネーブルをネゲートし、アドレスとラ
イトデータは、オール０を出力して不要なアクセスを防
止する（ステップＳ１２）。
動作制御情報を「アクセス停止」に設定することで、メ
モリアクセス制御７は、メモリ１に対してのライトイネ
ーブルとリードイネーブルをネゲートし、アドレスとラ
イトデータは、オール０を出力して不要なアクセスを防
止する（ステップＳ１２）。
【００３６】判定６は、「遅延０」から「遅延ｎ」まで
の保存した比較結果が良好である範囲を判断し（ステッ
プＳ１３）、比較結果が良好であった範囲の中央値に対
応する遅延値を遅延選択８に対して遅延選択情報として
設定する（ステップＳ１４、Ｓ１５）ことで、メモリ１
からのリードデータを安定したタイミングで保持できる
ようになる。
の保存した比較結果が良好である範囲を判断し（ステッ
プＳ１３）、比較結果が良好であった範囲の中央値に対
応する遅延値を遅延選択８に対して遅延選択情報として
設定する（ステップＳ１４、Ｓ１５）ことで、メモリ１
からのリードデータを安定したタイミングで保持できる
ようになる。
【００３７】また判定６は、比較結果が全て良好でなか
った場合には、メモリ１からのリードデータが正常に取
り込めないことを示す為、エラー信号を出力する（ステ
ップＳ１６）。
った場合には、メモリ１からのリードデータが正常に取
り込めないことを示す為、エラー信号を出力する（ステ
ップＳ１６）。
【００３８】次に本発明の第２の実施の形態について説
明する。図３は第２の実施の形態の構成を示すブロック
図である。図３を参照すると、図１（第１の実施の形
態）に対してデータ選択（図１の４）とパリティ算出
（図１の５）が削除され、新たにライトデータ保持９が
追加されている。
明する。図３は第２の実施の形態の構成を示すブロック
図である。図３を参照すると、図１（第１の実施の形
態）に対してデータ選択（図１の４）とパリティ算出
（図１の５）が削除され、新たにライトデータ保持９が
追加されている。
【００３９】第１の実施の形態では、リードデータのチ
ェックにパリティチェックを手段にしたが、第２の実施
の形態においてはライトデータ保持９でメモリ１に格納
するデータを保存しておき、メモリ１からリードしたデ
ータと保持したライトデータとを比較する手段をとる。
ェックにパリティチェックを手段にしたが、第２の実施
の形態においてはライトデータ保持９でメモリ１に格納
するデータを保存しておき、メモリ１からリードしたデ
ータと保持したライトデータとを比較する手段をとる。
【００４０】第２の実施の形態の効果は、第１の実施の
形態と比較して、パリティビットが無い分、データ幅を
最大に活用できるが、ライトデータを保持することか
ら、保持するライトデータが多ければ多いほど回路規模
が増大する事とタイミング調整後の通常のリードアクセ
ス時にリードデータの判定ができない欠点がある。
形態と比較して、パリティビットが無い分、データ幅を
最大に活用できるが、ライトデータを保持することか
ら、保持するライトデータが多ければ多いほど回路規模
が増大する事とタイミング調整後の通常のリードアクセ
ス時にリードデータの判定ができない欠点がある。
【００４１】
【発明の効果】以上説明したように、本発明は、メモリ
リードタイミング調整を自動で行う為、出荷検査などの
作業やタイミングを再調整する必要がなくなり作業工数
の削減と、メモリが変更された場合の設計工数の削減と
ディップスイッチ等の部品が削減できる効果がある。
リードタイミング調整を自動で行う為、出荷検査などの
作業やタイミングを再調整する必要がなくなり作業工数
の削減と、メモリが変更された場合の設計工数の削減と
ディップスイッチ等の部品が削減できる効果がある。
【図１】第１の実施の形態の構成を示すブロック図であ
る。
る。
【図２】第１の実施の形態の動作を示すフローチャート
である。
である。
【図３】第２の実施の形態の構成を示すブロック図であ
る。
る。
１ メモリ
２ 入出力バッファ
３ リードデータ保持
４ データ選択
５ パリティ算出
６ 判定
７ メモリアクセス制御
８ 遅延選択
９ ライトデータ保持
Claims (10)
- 【請求項１】 パリティビットを生成するパリティ算出
手段と、システムクロックとの位相差を遅延０から遅延
ｎ（ｎは正の整数）まで変化させた遅延クロックを出力
する遅延選択手段と、前記パリティ算出手段が算出した
パリティビットを付加してメモリにデータを格納し前記
遅延クロックを使用して前記メモリから前記データを読
み出すメモリ制御手段と、前記メモリ制御手段によって
前記メモリから読み出した前記データに付加されている
パリティビットと読み出した前記データから前記パリテ
ィ算出手段が生成したパリティビットとを比較して比較
結果が良好である遅延値をメモリリードタイミングとし
て設定する判定手段とを備えたことを特徴とするメモリ
リードタイミング調整回路。 - 【請求項２】 パリティビットを生成するパリティ算出
手段と、システムクロックとの位相差を遅延０から遅延
ｎ（ｎは正の整数）まで変化させた遅延クロックを出力
する遅延選択手段と、前記パリティ算出手段が算出した
パリティビットを付加してメモリにデータを格納し前記
遅延クロックを使用して前記メモリから前記データを読
み出すメモリ制御手段と、前記メモリ制御手段によって
前記メモリから読み出した前記データに付加されている
パリティビットと読み出した前記データから前記パリテ
ィ算出手段が生成したパリティビットとを比較して比較
結果が良好である遅延値の中央値をメモリリードタイミ
ングとして設定する判定手段とを備えたことを特徴とす
るメモリリードタイミング調整回路。 - 【請求項３】 システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を出力する遅延選択手段と、メモリにデータを格納し前
記遅延クロックを使用して前記メモリから前記データを
読み出すメモリ制御手段と、前記メモリに格納するデー
タを保存するライトデータ保存手段と、前記遅延クロッ
クを使用して前記メモリから読み出したデータと前記ラ
イトデータ保存手段に保存されたデータとを比較して比
較結果が良好である遅延値をメモリリードタイミングと
して設定する判定手段とを備えたことを特徴とするメモ
リリードタイミング調整回路。 - 【請求項４】 システムクロックとの位相差を遅延０か
ら遅延ｎ（ｎは正の整数）まで変化させた遅延クロック
を出力する遅延選択手段と、メモリにデータを格納し前
記遅延クロックを使用して前記メモリから前記データを
読み出すメモリ制御手段と、前記メモリに格納するデー
タを保存するライトデータ保存手段と、前記遅延クロッ
クを使用して前記メモリから読み出したデータと前記ラ
イトデータ保存手段に保存されたデータとを比較して比
較結果が良好である遅延値の中央値をメモリリードタイ
ミングとして設定する判定手段とを備えたことを特徴と
するメモリリードタイミング調整回路。 - 【請求項５】 前記判定手段は、前記比較結果に良好な
ものがない場合はエラー信号を出力することを特徴とす
る請求項１、２、３または４記載のメモリリードタイミ
ング調整回路。 - 【請求項６】 データにパリティビットを付加してメモ
リに格納するステップと、システムクロックとの位相差
を遅延０から遅延ｎ（ｎは正の整数）まで変化させた遅
延クロックを使用して前記データを前記メモリから読み
出し、リードした前記データに付加されているパリティ
ビットと読み出した前記データから生成したパリティビ
ットとを比較するステップと、比較結果が良好である遅
延値をメモリリードタイミングとして設定するステップ
とを備えたことを特徴とするメモリリードタイミング調
整方法。 - 【請求項７】 データにパリティビットを付加してメモ
リに格納するステップと、システムクロックとの位相差
を遅延０から遅延ｎ（ｎは正の整数）まで変化させた遅
延クロックを使用して前記データを前記メモリから読み
出し、リードした前記データに付加されているパリティ
ビットと読み出した前記データから生成したパリティビ
ットとを比較するステップと、比較結果が良好である遅
延値の中央値をメモリリードタイミングとして設定する
ステップとを備えたことを特徴とするメモリリードタイ
ミング調整方法。 - 【請求項８】 メモリに格納するデータを保存するステ
ップと、システムクロックとの位相差を遅延０から遅延
ｎ（ｎは正の整数）まで変化させた遅延クロックを使用
して前記データを前記メモリから読み出し、読み出した
前記データと保存したデータとを比較するステップと、
比較結果が良好である遅延値をメモリリードタイミング
として設定するステップとを備えたことを特徴とするメ
モリリードタイミング調整方法。 - 【請求項９】 メモリに格納するデータを保存するステ
ップと、システムクロックとの位相差を遅延０から遅延
ｎ（ｎは正の整数）まで変化させた遅延クロックを使用
して前記データを前記メモリから読み出し、読み出した
前記データと保存したデータとを比較するステップと、
比較結果が良好である遅延値の中央値をメモリリードタ
イミングとして設定するステップとを備えたことを特徴
とするメモリリードタイミング調整方法。 - 【請求項１０】 前記比較結果に良好なものがない場合
はエラー信号を出力するステップを備えたことを特徴と
する請求項６、７、８または９記載のメモリリードタイ
ミング調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011767A JP2003216479A (ja) | 2002-01-21 | 2002-01-21 | メモリリードタイミング調整回路およびメモリリードタイミング調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011767A JP2003216479A (ja) | 2002-01-21 | 2002-01-21 | メモリリードタイミング調整回路およびメモリリードタイミング調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003216479A true JP2003216479A (ja) | 2003-07-31 |
Family
ID=27649169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002011767A Pending JP2003216479A (ja) | 2002-01-21 | 2002-01-21 | メモリリードタイミング調整回路およびメモリリードタイミング調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003216479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521073A (ja) * | 2004-11-05 | 2008-06-19 | クゥアルコム・インコーポレイテッド | 適応性速度値域を持つ集積回路 |
| JP2008152315A (ja) * | 2006-12-14 | 2008-07-03 | Sanyo Electric Co Ltd | 信号処理回路 |
| WO2009096141A1 (ja) | 2008-01-29 | 2009-08-06 | Panasonic Corporation | メモリアクセスタイミング調整装置及びメモリアクセスタイミング調整方法 |
-
2002
- 2002-01-21 JP JP2002011767A patent/JP2003216479A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521073A (ja) * | 2004-11-05 | 2008-06-19 | クゥアルコム・インコーポレイテッド | 適応性速度値域を持つ集積回路 |
| JP4814248B2 (ja) * | 2004-11-05 | 2011-11-16 | クゥアルコム・インコーポレイテッド | 適応性速度値域を持つ集積回路 |
| JP2008152315A (ja) * | 2006-12-14 | 2008-07-03 | Sanyo Electric Co Ltd | 信号処理回路 |
| WO2009096141A1 (ja) | 2008-01-29 | 2009-08-06 | Panasonic Corporation | メモリアクセスタイミング調整装置及びメモリアクセスタイミング調整方法 |
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