CN101582283A - 数字信号再现装置和方法以及数字信号记录装置和方法 - Google Patents

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Abstract

本发明提供一种数字信号再现装置。在该数字信号再现装置(光盘再现装置)中，包括对每当由解调电路(101)进行1校正块处理时就进行更新的第一变量(解调块计数器107)与每当由错误校正电路(102)进行1个校正块处理时就进行更新的第二变量(错误校正块计数器106)进行比较的差分比较电路(108)、和根据其比较结果来切换主脉冲(MCLK)的频率的电路(时钟控制电路109等)。由此，能够在结束1个校正块解调时和使用被切换的主脉冲来结束1个校正块的校正处理时进行时钟频率的切换。能通过适当控制时钟频率来节省电力。

Description

数字信号再现装置和方法以及数字信号记录装置和方法
技术领域
本发明涉及盘介质等数字信号记录装置和方法以及数字信号再现装置和方法，尤其涉及编码和解码的数字信号处理的省电化。
背景技术
非专利文献1记载有以下技术：DVD、CD这样的光盘的记录再现由于以CAV(角速度一定)进行时在访问性方面是有利的，因而通常被采用。但是，在这种情况下，从盘上再现的数据的传输速率和向盘上记录的数据的记录速率在大约2.5倍的范围内变化。对此，通过使向错误校正、调制、解调等部位提供的时钟频率发生变化来实现省电。
另外，日本特开2003-91942号公报(专利文献1)记载有以下技术：在DVD再现的信号处理中，每当从盘上再现1个ECC块(ECC：错误校正码)时就发出触发信号，在该触发发生时，根据ECC已完成处理或未完成处理而使提供给错误校正、解调等部位的时钟频率发生变化。
另外，在日本特开平11-232039号公报(专利文献2)记载有以下技术：在DVD再现信号处理中，通过使错误校正处理时间与错误校正处理电路对存储器的访问结束一致，即使解调电路或输出电路与存储器之间的数据访问暂时增大，也会正确地进行处理。
专利文献1：日本特开2003-91942号公报
专利文献2：日本特开平11-232039号公报
非专利文献1：ISSCC 2006 DIGEST TECHNICAL PAPERS 266-268，“Fully Integrated CMOS SoC for 56/18/16CD/DVD-dual/RAM Applications with On-Chip 4-LVDS Channel WSG and1.5Gb/s SATA PHY”。
发明内容
上述非专利文献1中记载了按照传输速率变更处理时钟频率的技术，具体记载了使时钟频率发生变化的NCO(Numerical ControlledOscillator：数字控制振荡器)，但未公开怎样检测传输速率。
作为检测方法，上述专利文献1中记载有每次再现(解调)1个ECC块的数据时就判断校正是否结束。在专利文献1中，针对错误校正的处理时间根据数据错误的多少而变化的情况，以将处理时钟取为适当来省电为目标，通过进行从盘上再现数据的时间与校正处理时间的相对比较，也能够进行来自盘的传输的传输速率变化的检测。但是，由于每次从盘中读出1个ECC块的数据时就进行判断，所以即使局部性(例如1个ECC块间)的数据错误很多，也将提高时钟频率。因此，存在时钟频率的切换不是最佳且省电效果不佳这样的问题。
另外，上述专利文献2中记载了根据解调处理、输出处理的存储器访问的多少而使错误校正处理时间发生变化的技术，但是没有考虑到为了省电而使时钟频率发生变化的情况。
本发明是鉴于如上所述的问题而完成的，其主要目的在于，提供一种涉及数字信号再现装置(伴随解调处理、错误校正处理、输出接口处理、存储器控制等)、或数字信号记录装置(伴随输入接口处理、错误校正码生成处理、调制处理、存储器控制等)的、能够通过适当地选择(控制)时钟频率(主脉冲频率)来实现省电的技术。
简单说明本申请所公开的发明中具有代表性的技术方案的概要，如下所述。为了达到上述目的，本发明的代表性的实施方式是对盘等介质再现或记录数字信号的装置(例如，半导体集成电路(IC))的技术，其特征在于具有以下所示的结构。
在本方式中，具有进行如下控制的电路(例如时钟控制电路)：将每当由解调电路进行1个校正块(1个ECC块)处理时就进行更新(计数)的第一变量(计数值)、和每当由校正电路(错误校正电路)进行1个校正块处理时就进行更新的第二变量(计数值)进行比较(比较电路)，根据其比较结果切换主脉冲(对相关的各部位提供的时钟)的频率。由此，能够在1个校正块的解调结束时、和使用被切换的主脉冲进行的1个校正块的校正处理结束时这双方进行时钟频率的切换，所以总是能够适当地控制时钟频率。
另外，例如，将时钟控制电路构成为选择频率高的时钟(第一时钟)和频率低的时钟(第二时钟)这两种时钟中的任意一种时钟。并且，当示出比较电路的比较结果(变量之差)小于例如预先设定的值(差值阈值)时，使得选择上述第一时钟。由此，不会如上述非专利文献1所示的NCO那样进行高速的复杂运算，而只是以主脉冲频率重复进行判断，控制第一时钟被选择的期间和第二时钟被选择的期间的比例。因此，能够控制成主脉冲的平均频率为最佳。另外，即使将判断周期设为主脉冲频率的几分之一，也能够得到大致相同的结果。
另外，将差值阈值设定得较大，从而即使局部地增加校正处理，也能够通过平均化来控制时钟，所以能够高效地进行功率的降低。
另外，由于使解调电路与存储器之间的数据传输以及输出电路与存储器之间的数据传输优先于校正电路与存储器之间的数据传输、以及1个校正块的校正处理时间因从存储器读出数据的时间或向存储器写入已校正数据的时间而延长，所以在输出电路从存储器的数据读出集中的情况下，错误校正处理将延迟。由此，通过比较第一变量与第二变量并根据比较结果来切换主脉冲的频率，能够适当地控制主脉冲。
另外，具有进行如下控制的电路：对每当由调制电路进行1个校正块(1个ECC块)处理时进行更新的第三变量(计数值)、和每当由错误校正码生成电路进行1个校正块处理时进行更新的第四变量(计数值)进行比较(比较电路)，根据其比较结果切换主脉冲的频率。由此，能够在1个校正块的调制结束时、和使用被切换的主脉冲进行的1个校正块的错误校正码生成处理结束时这双方进行时钟频率的切换，所以总是能够适当地控制时钟频率。
本数字信号再现装置例如是从调制将错误校正码附加在用户数据上而构成了校正块的数据来进行了记录的介质中再现数据的装置，其包括对从介质中读出的数据进行解调处理的解调电路；存储由解调电路解调后的数据的存储器；对从存储器中读出的数据进行错误校正处理的校正电路；将错误校正完成的数据从存储器输出到外部的输出电路；对解调电路、校正电路以及输出电路与存储器之间的数据的读出和写入进行控制的存储器控制电路；比较在解调电路中每进行一次校正块处理就进行更新的第一变量和在校正电路中每进行一次校正块处理就进行更新的第二变量的比较电路；以及根据比较电路的比较结果来切换提供给解调电路、校正电路、输出电路以及存储器控制电路的时钟的频率的时钟控制电路。
简单说明由本申请所公开的发明中具有代表性的技术方案所得到的效果，如下所述。根据本发明的代表性的实施方式，能够适当地选择时钟频率来实现省电。
另外，特别是通过形成选择频率高的时钟和频率低的时钟的结构，不会如上述非专利文献1所示的NCO那样进行高速的复杂运算，而只是以主脉冲频率重复进行判断，控制较高的时钟被选择的期间和较低的时钟被选择的期间的比例，因此，能够控制成主脉冲的平均频率为最佳。另外，即使将判断周期设为主脉冲频率的几分之一，也能够得到大致相同的结果。
另外，特别是由于使解调电路与存储器之间的数据传输以及输出电路与存储器之间的数据传输优先于校正电路与存储器之间的数据传输、以及1个校正块的校正处理时间因从存储器读出数据的时间或将已校正数据写入存储器的时间而延长，所以在输出电路从存储器的数据读出集中的情况下，错误校正处理也将延迟。由此，通过比较第一变量与第二变量并根据比较结果来切换主脉冲的频率，能够适当地控制主脉冲。
另外，特别是通过比较第三变量与第四变量(比较电路)、并根据其比较结果来切换主脉冲频率，从而能够在1个校正块的调制结束时、和使用被切换的主脉冲进行的1个校正块的错误校正码生成处理结束时这双方进行时钟频率的切换，所以总是能够适当地控制时钟频率。
附图说明
图1是表示本发明实施方式1的数字信号再现装置的结构的图。
图2是表示实施方式1的装置的工作的时序图。
图3是表示本发明实施方式2的数字信号再现装置的结构的图。
图4是表示实施方式2的装置的工作的时序图。
图5是表示实施方式2中适合CAV再现的工作的时序图。
图6是本发明实施方式3的数字信号再现装置中存储器控制部的流程图。
图7是表示在实施方式3中错误校正电路部分的工作的时序图。
图8是表示实施方式3的装置的工作的时序图。
图9是表示实施方式1和实施方式3的装置的工作的流程图。
图10是表示本发明实施方式4的数字信号记录装置的结构的图。
图11是表示实施方式4的装置的工作的时序图。
图12是表示本发明实施方式5的数字信号记录装置的结构的图。
标号说明
101...解调电路
102...错误校正电路(校正电路)
103...接口(IF)电路
104...存储器
105...存储器控制电路
106...错误校正块计数器
107...解调块计数器
108...差分比较电路(比较电路)
109...时钟控制电路
110...可变时钟生成电路
301，1201...时钟生成电路
302，1202...时钟选择电路
1001...接口(IF)电路
1002...错误校正码生成电路
1003...调制电路
1004...存储器
1005...存储器控制电路
1006...校正码生成块计数器
1007...调制块计数器
1008...差分比较电路(比较电路)
1009...时钟控制电路
1010...可变时钟生成电路
MCLK...主脉冲
RCLK...同步时钟(再现时钟)
IFCLK...接口时钟(同步时钟)
WCLK...同步时钟(记录时钟)
具体实施方式
以下，根据附图详细说明本发明的实施方式。并且，在用于说明实施方式的全部附图中，对相同部分原则上标记同一标号并省略其重复说明。
(实施方式1)
使用图1～图2来说明本发明实施方式1的数字信号再现装置(光盘再现装置)。在实施方式1中，以从例如DVD或蓝光光盘(Blu-rayDisc)等光盘中读取并再现所记录的信号的光盘再现装置为例。
实施方式1的特点是：根据将解调处理块的计数值和错误校正处理块的计数值之差与设定值进行比较后的结果来切换主脉冲频率的升降。
<装置(1)>
在图1中，示出了本光盘再现装置的数字信号再现处理部分的框图结构。该装置包括解调电路101、错误校正电路(校正电路)102、接口(IF)电路103(输出电路)、存储器104、存储器控制电路105、错误校正块计数器(第二计数器)106、解调块计数器(第一计数器)107、差分比较电路(比较电路)108、时钟控制电路109、可变时钟生成电路110。该装置例如作为LSI而实现。
解调电路101将二值化后的再现信号(DATA IN)和同步时钟(RCLK)作为输入来进行依照(光盘的)记录格式的解调处理。
解调后的数据经由存储器控制电路105而被暂时存储在存储器104。存储器104例如是DRAM。存储器控制电路105对存储器104进行数据读写控制或刷新工作控制等。
存储在存储器104中的已解调的数据从存储器104经由存储器控制电路105而被读出到错误校正电路102，根据依照记录格式附加的错误校正码(ECC)进行错误校正处理，存储器104上的错误的数据被改写为正确的数据。
存储器104上的已完成错误校正处理的数据经由存储器控制电路105和IF电路103被输出到外部(例如主机CPU)。
IF电路103(输出电路)被提供用于与外部取得同步的接口时钟(IFCLK)，并输出数据(DATA OUT)。接口例如是SATA接口(Serial ATA Interface)。
解调块计数器107是每当解调电路101结束盘(DVD)的1个ECC块的处理时就进行加1运算的计数器电路。
错误校正块计数器106是每当错误校正电路102结束1个ECC块的错误校正处理时就进行加1运算的计数器电路。
差分比较电路108将错误校正块计数器106的变量(A2)与解调块计数器107的变量(A1)作为输入来计算差值。然后，差分比较电路108对该差值与预先设定的值(差值阈值)的大小关系进行比较判断。即，比较判断错误校正电路102的校正处理相对于解调电路101的解调处理是否延迟了预先设定的值(量)S。
根据上述判断结果，时钟控制电路109控制可变时钟生成电路110(输出主脉冲(MCLK)的电路)的时钟频率的升降。另外，即使是由时钟控制电路109进行上述判断的情况也相同。
由可变时钟生成电路110生成的主脉冲(MCLK)被提供到解调电路101、错误校正电路102、IF电路103、存储器104、存储器控制电路105、错误校正块计数器106、解调块计数器107、差分比较电路108、时钟控制电路109等相关的各部位。
在解调电路101中，对同步信号检测保护和解调处理中使用同步时钟(RCLK)，在与存储器控制电路105交换已解调的数据时使用主脉冲(MCLK)。
在IF电路103中，使用主脉冲(MCLK)进行与存储器控制电路105的交换后，与接口时钟(IFCLK)同步来进行数据的输出。
<控制(1)>
接着，参照图2说明图1的光盘再现装置中的主脉冲频率的控制。图2示出了时钟控制工作的定时图。(a)表示解调块计数器107的计数(count up)工作(变量：Al)，(b)表示错误校正块计数器106的计数工作(变量：A2)，(c)表示用差分比较电路108求得的计数器差值(A1-A2)，(d)表示从时钟控制电路109发送到可变时钟生成电路110的时钟频率上升指示，(e)表示从时钟控制电路109发送到可变时钟生成电路110的时钟频率下降指示。t1等表示定时。
从(a)的箭头a(表示解调处理开始)的位置(t1)开始进行解调电路101中的解调处理和解调数据(已解调数据)向存储器104的存储。由此，每当1个块(1个ECC块)的解调处理结束时，在解调块计数器107中，对值(变量)A1计数为0，1，2，3，......。计数的周期由从盘上再现的数据的信道位速率来决定。与信道位速率同步构成同步时钟(RCLK)。
在(b)的箭头b(表示校正处理开始)的位置(t2)存储1个ECC块量的已解调的数据，所以开始进行校正电路102中的错误校正处理。由此，每当错误校正处理结束1个ECC块量时，在错误校正块计数器106中对值(变量)A2计数为0，1，2，3，......。
(c)表示(a)、(b)的计数器(将各变量设为A1，A2)之差(A1-A2)。最初，在201所示的期间(t1～t2)，(a)A1和(b)A2都为0，差也为0。接着在202所示的期间(t2～t3)中，(a)的解调在结束1个ECC块的处理后成为1，而(b)的ECC(错误校正处理)处于对最初的ECC块执行ECC中，因此该计数值仍为0，它们差变为1。
例如在t1～t2期间进行解调处理后的1个ECC块的数据在接下来的t2～t3期间被进行错误校正处理，例如在t2～t3期间进行解调处理后的1个ECC块的数据在接下来的t4～t6期间被进行错误校正处理。
在图2中，为了在1个ECC块的解调处理时间内进行1个ECC块量的错误校正处理，设为主脉冲频率的初始值是低频的情况。即，在图2中，与1个ECC块的解调处理时间即t1～t2期间(201)相比，1个ECC块的错误校正处理时间即t2～t4期间(202，203)变长。
因此，从校正处理开始地点(t2)到1个ECC块的错误校正处理结束而计数为1的时刻(t4)滞后于在(a)中解调块计数器107计数为2的时刻(t3)。因此，在203所示的期间(t3～t4)，(c)差值取为值2。
在此，差分比较电路108在比较中使用的预先设定的值(差值阈值的设定值、图1中的S)在该情况下设为2。该设定值(S)是在本系统中预先在内部被设定或者可由用户设定的结构。
于是，在203期间差值变为2起始的定时(t3)，从时钟控制电路109输出(d)中的时钟频率上升指示209，按照该指示，可变频率时钟生成电路110使主脉冲(MCLK)的频率提高。
在主脉冲(MCLK)的频率被提高的状态下，在203期间继续进行校正处理，当其结束时，在(t4)，(b)A2计数为1。
在该定时(t4)，(a)A1变为2，(b)A2变为1，所以(c)差值在204所示的期间(t4～t5)返回为1。在该204期间起始的定时(t4)，该差值即1低于设定值S＝2，所以从时钟控制电路109中输出(e)中的时钟频率下降指示210，按照该指示，可变时钟生成电路110使主脉冲(MCLK)的频率降低。
以下，同样地进行控制，在205(t5～t6)中，差值变为2的起始的定时(t5)，发出时钟频率上升指示211而使主脉冲频率提高。在206(t6～t7)中差值变为1的起始的定时(t6)，发出时钟频率下降指示212而使主脉冲频率降低。在207(t7～t8)，在差值变为2的起始的定时(t7)，发出时钟频率上升指示213而使主脉冲频率提高。在208(t8～t9)，在差值变为1的起始的定时(t8)发出时钟频率下降指示214而使主脉冲频率提高。同样地，输出时钟频率上升指示215、时钟频率下降指示216，主脉冲频率被进行升降控制。
如以上那样，根据本实施方式1，当错误校正处理延迟时，提供给以错误校正电路102为首的各电路部位的时钟(主脉冲)上升，当错误校正处理补上延迟时，使该主脉冲下降。因而，1个ECC块的错误校正处理所需的时间接近于与1个ECC块的解调处理所需的时间大致相同的时间。也就是说，被控制成1个ECC块间的时钟平均频率为最佳。因此，能够实现功率效率极高的数字信号再现装置。能够根据进行错误校正处理时的错误的多少来最佳地控制时钟。
作为本实施方式1的主脉冲频率控制的例子，如以下那样进行控制即可。即，根据时钟频率上升指示，以下述时钟频率F1以上为目标值而使进行控制的主脉冲(MCLK)的频率上升，根据时钟频率下降指示，以下述时钟频率F2以下为目标值而使进行控制的主脉冲(MCLK)的频率下降。F1设为即使错误校正处理进行校正的数据量为最大也能处理的时钟频率。F2设为错误校正处理进行校正的数据为0且能处理的时钟频率。
在本实施方式1的说明中，将差分比较电路108进行比较的设定值(S)设为2，但如果存储器104的容量足够大，则使用更大的值作为该设定值，从而时钟(MCLK)有被控制得略低的趋势，使效果更有效。其原因是，即使存在暂时错误量较大的期间，也由于在与错误较少的期间的处理时间进行积分运算的状态下进行错误校正块计数器106与解调块计数器107之差的比较判断，所以被平均化。
在本实施方式1中，设置解调块计数器107和错误校正块计数器106而将其差与设定值进行比较，但也可以形成将从解调电路101向存储器104写入已解调的数据时的地址、和错误校正电路102从存储器104读出或向存储器104写入的地址之差与设定值进行比较的结构。在该情况下，如果是以ECC块为单位的地址比较，也能够用小型电路来实现。
另外，对于上述设定值(S)，在通过将S设定得较大而使差值较大时，在省电方面是有利的，在通过将S设定得较小而使差值较小时，存储器104减小即可。
另外，在实施方式1中，各计数器(106，107)的变量(A1，A2)设为每当进行1个校正(ECC)块处理时就进行更新，但不限于此，也可以设为根据由解调电路101进行解调处理后的数据量来进行更新的第一变量(A1)和根据由错误校正电路102进行错误校正处理后的数据量来进行更新的第二变量(A2)。
(实施方式2)
接着，使用图3～图5来说明本发明实施方式2的数字信号再现装置(光盘再现装置)。在实施方式2中，与实施方式1不同的部分是选择控制2种主脉冲的部分。
<装置(2)>
在图3中，示出了本光盘再现装置的数字信号再现处理部分的框图结构。对于标号相同的构成要素，工作等也大致相同。在图3中，与图1不同的部分是代替上述可变时钟生成电路110而具有时钟生成电路301和时钟选择电路302。时钟生成电路301产生频率高的时钟(第一时钟：CLK1)和频率低的时钟(第二时钟：CLK2)这2种时钟。时钟选择电路302根据来自时钟控制电路109的时钟频率上升指示、时钟频率下降指示，从时钟生成电路301的2种时钟(CLK1，CLK2)中进行选择后作为主脉冲(MCLK)输出到各部位。在上述实施方式1中，是相对的升降，没有特定为2种时钟。
<控制(2)>
使用图4来说明图3的装置中的主脉冲频率的控制。在图4中，示出了实施方式2的表示时钟控制工作的定时图。(a)～(c)与图2相同。(d)表示从时钟控制电路109发送到时钟选择电路302的时钟频率上升指示，(e)表示从时钟控制电路109发送到时钟选择电路302的时钟频率下降指示。(a)～(e)是与图2大致相同的工作。
并且，(f)表示基于(d)、(e)所选择的时钟(CLK1，CLK2)的主脉冲(MCLK)的频率。在本例中，时钟生成电路301的较高的时钟(CLK1)表示45MHz的情况，较低的时钟(CLK2)表示30MHz的情况。这些频率能够例如由时钟生成电路301将90MHz的时钟进行2分频和3分频而容易地生成。
作为初始状态，是选择30MHz的CLK2的情况。当输入时钟频率上升指示(例如定时t3)时，从30MHz的CLK2切换为45MHz的CLK1，另外，当输入时钟频率下降指示时(例如定时t4)，从45MHz的CLK1选择30MHz的CLK2。
在选择30MHz的CLK2和45MHz的CLK1的比例的控制中，为了使1个ECC块的校正处理时间接近于1个ECC块的解调处理时间而需要实施反馈。因此，被控制成主脉冲的平均频率为最佳。
根据实施方式2，能够利用简单的分频电路(时钟生成电路301)和选择电路(时钟选择电路302)来进行主脉冲的最佳控制，适合省电。
较高的时钟(CLK1)频率优选为上述时钟频率F1以上，较低的时钟(CLK2)频率优选为上述时钟频率F2以下。但是，如果较高的时钟(CLK1)频率为上述时钟频率F1以上，则即使较低的时钟(CLK2)频率仅选择错误校正处理要校正的数据为0且可处理的最低时钟频率以上，也能够通过使存储器104的容量足够大，将与计数器(106，107)的差进行比较的设定值(S)设定得较大，从而易于平均化，获得同等的效果。
另外，由于两种时钟(CLK1，CLK2)的切换受到1个ECC块的处理时间的限制，所以由DRAM(存储器104)的刷新控制等、与再现的线速度不成比例的绝对时间所决定的控制能够按每个时钟切换控制而容易地进行。
<CAV再现>
接着，使用图5来说明作为实施方式2的控制例的、在图3的光盘再现装置中进行CLV(线速度一定)格式即DVD的CAV(角速度一定)再现时的主脉冲频率的控制。示出即使传送速率(同步时钟)发生变化，利用本结构也能够很好地应对的情况。
在图5中，示出了在进行DVD的CAV再现时的盘的内周侧和外周侧的时钟控制工作的定时图。图5(A)是表示进行CAV再现时的内周侧(即线速度为低速)的主脉冲控制的图，(a)～(c)、(f)的各要素的工作与图4大致相同。而图5(B)的概略图形与图5(A)相同，为外周侧(即线速度为高速)的主脉冲控制的图，所以传送速率较高(同步时钟(RCLK)频率高)、解调块计数器107的增量(increment)(计数)周期变短。例如，用图示的刻度来讲，(A)中的A1＝0期间(t1～t2)501是7个单位长度，但(B)中的A1＝0期间(t11～t12)511变成6个单位长度。
因此，(B)中的(c)计数器差值在取为2的期间(t13～t14)513长于(A)(期间503)的地方(t14)反馈均衡。据此，30MHz和45MHz的时钟(CLK2，CLK1)的选择在45MHz的CLK1被选择的区间更多的地方进行均衡。这样，在30MHz和45MHz的比例中，45MHz的比例从盘上的内周侧向外周侧逐渐变高。
如以上那样，根据实施方式2，不仅是进行错误校正处理时的错误的多少，而且对于从盘上进行再现的再现速度(传送速率)的变化(例如CAV再现时)，也能够最佳地控制时钟，有效地实现省电。即使在上述CAV再现的例子以外的情况也能够使用该控制，其是有效的。被认为在进行CAV再现的情况下效果尤其好。
(实施方式3)
接着，使用图6～图8来说明本发明实施方式3的数字信号再现装置(光盘再现装置)。实施方式3通过使上述图1或图3的存储器控制电路105和错误校正电路102的控制(该电路进行的控制)具有特点，从而进一步高效地实现省电。图6表示存储器控制电路105的控制流程，图7表示错误校正电路102工作的时序图，图8表示实施方式3的装置的工作的时序图。
<存储器控制>
在图6中，说明实施方式3的装置的存储器控制电路105的工作(S表示处理步骤)。当开始工作时，在S601中，存储器控制电路105通过确认结束指令等来判断是结束处理还是继续处理。在判断为继续处理时，在S602中，存储器控制电路105等待对DRAM(存储器104)的访问请求(DRAM ACCESS REQUEST)的发生。当发生该访问请求时，在S603中，存储器控制电路105判断是否为来自解调电路101的请求(即，解调处理)。当判断为是来自解调电路101的请求时，在S604中，进行解调电路101对DRAM(存储器104)的访问(解调访问)。即，存储器控制电路105进行将已解调的数据写入存储器104的控制。如果不是来自解调电路101的请求，则接着在S605中，存储器控制电路105判断是否是来自输出电路(IF电路103)的请求。当判断为是来自输出电路的请求时，在S606中，进行输出电路对DRAM(存储器104)的访问(输出访问)。即，存储器控制电路105进行从存储器104读出解调和错误校正后的数据后发送到输出电路的控制。如果不是来自输出电路的请求，则在S607中，进行错误校正电路102对DRAM(存储器104)的访问(ECC访问)。即，存储器控制电路105进行从存储器104读出已解调的数据后发送到错误校正电路102的工作、或者将错误校正后的数据从错误校正电路102写入到存储器104的工作的控制。
即，在本实施方式3中，对DRAM(存储器104)的访问请求是以解调电路101、输出电路(IF电路103)、错误校正电路102的顺序的优先级来控制访问的。存储器控制电路105使解调电路101与存储器104之间的数据传送、和IF电路103与存储器104之间的数据传送优先于错误校正电路102与存储器104之间的数据传送。
<错误校正处理>
在图7中，说明实施方式3的装置的错误校正电路102的工作。图7(a)表示基本情况(存储器访问未混合的情况)，图7(b)表示存储器访问已混合的情况。
如图7(a)所示，错误校正处理被分为以下四部分：根据所输入的数据(已解调的数据)计算校验子(syndrome)的校验子运算(校验子运算：用A表示)；根据所求出的校验子生成多项式的错误位置多项式和错误评价多项式的生成(多项式生成：用B表示)；求出错误位置和值的运算(错误位置、值运算：用C表示)；校正错误数据的处理(错误数据校正：用D表示)。如图示那样，将ECC块的各ECC(错误校正处理)系列组成用时间t(1个流水线时间)分成的流水线(pipeline)处理。m表示各系列的行。例如在第m行中，Am，Bm，Cm，Dm分别以时间t依次进行。
被分开的各处理(A～D)中，校验子运算(A)由于是根据来自存储器104的输入数据进行运算，所以处理时间也因与存储器104之间的数据访问所需的时间而变化。另外，错误数据校正(D)改写存储器104上的错误数据，所以同样地，处理时间也因与存储器104之间的数据访问所需的时间而变化。
另外，多项式生成(B)和错误位置、值运算(C)构成为在与存储器104之间的数据访问条件为最好的情况下其所需的时间比校验子运算(A)和错误数据校正(D)所需的时间短。
在图7(b)中，示出错误数据校正(D)与校验子运算(A)的处理在时间t内没有结束的情况。在该情况下，使用流水线的各处理中最长的处理(在图7(b)中，为校验子运算(A))来确定流水线处理的时间t+Δt。Δt是流水线延长时间。也就是说，错误校正处理的1个流水线时间t根据与存储器104之间的访问状况而被延长Δt。
在错误校正电路102中，1个校正块的校正处理时间根据从存储器104读出数据的时间、或向存储器104写入已校正数据的时间而变化。另外，错误校正电路102向存储器104写入已校正数据的时间根据再现数据所包含的数据错误量而变化。另外，在错误校正电路102中，1个校正块的校正处理时间根据每一定时间的解调电路101的解调数据量的多少、和每一定时间的IF电路103的输出数据量的多少而变化。
<数据输出>
接着，使用图8来说明具有上述图6所示的存储器控制电路105、图7所示的错误校正电路102的实施方式3的装置的数字信号生成电路的工作。图8(A)的(a)～(c)、(f)示出与图5(A)同样的工作，并对其追加了用(g)表示的数据输出的状况。
而在图8(A)的(g)中，在错误校正处理中每当1个ECC块的处理结束时就输出1个ECC块的数据，数据输出的间隔被均等地分散。例如，在(b)中的b处开始的值为0的期间进行错误校正处理后的块的数据在接下来值为1的期间被IF电路103以均等间隔分成多次进行数据输出。
对此，在图8(B)中，示出了将错误校正块计数器106的值0、1所示的期间的错误校正处理结束后的数据如箭头801，802所示那样一起输出的情况。在该数据输出集中的期间，存储器104的访问量增大，所以错误校正处理的访问所需时间增大，由此错误校正处理时间增大。因此，错误校正块计数器106取值2的期间变长。由此，(c)计数器差值取值2的期间803变长。因此，选择频率较高的45MHz的时钟(CLK1)的期间变长。
如以上那样，根据本实施方式3，在由于来自外部设备(与IF电路103连接的主机CPU等)的请求而使数据输出等的处理量增加，从而存储器104的访问量增大时，错误校正处理时间自动延长，计数器(106，107)之差较大的期间被延长，选择频率较高的时钟的期间变长。由此，不仅是再现处理速率的变化，而且即使对于存储器104的访问量的增大，也能够适当地控制时钟(MCLK)。即，能够高效地实现省电。
<工作流程>
在图9中，示出了实施方式1的装置和实施方式3的装置等中的适当地控制主脉冲的工作的流程。当开始工作时，并行地循环地执行三个处理。第一循环是由解调电路101进行的解调处理的循环。执行解调处理，并在S901中检测结束定时(判断1个ECC块的解调的结束)。当检测到其结束时，在S902中使解调块计数器107增加1。
第二循环是由错误校正电路102进行的错误校正处理的循环。执行错误校正处理，并在S903中检测结束定时(判断1个ECC块的校正的结束)。当检测到其结束时，在S904中使错误校正块计数器106增加1。
第三循环是基于差值判断的时钟控制的循环。在S905中对解调块计数器107与错误校正块计数器106的差值进行运算。在S906中，由比较电路108比较判断其差值。如果其差值小于预先确定的设定值(S)时，则在S907中使主脉冲频率降低，如果大于设定值(S)时，则在S908中使主脉冲频率提高，如果与设定值(S)相等，则维持此时的频率。
使主脉冲频率升降的范围限于所限制的范围。另外，在上述中差值与设定值(S)相等时维持频率，但即使提高或降低也能够得到同样的效果。另外，也可以与图2的时序图相同，仅在超出设定值(S)的瞬间进行时钟频率的升降。
(实施方式4)
接着，使用图10～图11来说明本发明实施方式4的数字信号记录装置(光盘记录装置)。例如以DVD或Blu-rayDisc等光盘的记录装置为例。
<装置(4)>
在图10中，示出了本光盘记录装置的数字信号记录处理部分的框图结构。本装置包括接口(IF)电路1001(输入电路)、错误校正码生成电路1002、调制电路1003、存储器1004、存储器控制电路1005、校正码生成块计数器(第四计数器)1006、调制块计数器(第三计数器)1007、差分比较电路(比较电路)1008、时钟控制电路1009、可变时钟生成电路1010。
接口(IF)电路1001是输入从外部提供的用户数据(UDATA IN)和同步时钟(接口时钟)(IFCLK)的电路，将输入数据经由存储器控制电路1005暂时存储在存储器1004中。
暂时存储在存储器1004的用户数据经由存储器控制电路1005被读出到错误校正码生成电路1002。在错误校正码生成电路1002中，针对用户数据，依照盘的记录格式生成错误校正码(ECC)，所生成的错误校正码经由存储器控制电路1005暂时存储在存储器1004。
对用户数据附加了错误校正码的数据(带ECC的数据)从存储器1004经由存储器控制电路1005发送到调制电路1003。调制电路1003将所输入的数据(带ECC的数据)依照记录格式进行调制，并与记录时钟(同步时钟)(WCLK)同步输出，该记录时钟与盘的轨道(track)的摆动(wobble)同步。输出数据通过未图示的公知的硬件(模拟前端、拾取器等)记录到盘上。
调制块计数器1007是每当调制电路1003结束DVD的1个ECC块的处理时就进行加1运算的计数器电路(变量：A3)。校正码生成块计数器1006是每当错误校正码生成电路1002结束1个ECC块的错误校正码生成处理时就进行加1运算的计数器电路(变量：A4)。差分比较电路1008判断校正码生成块计数器1006(A4)与调制块计数器1007(A3)之差、和例如预先设定的值(差值阈值)的大小关系。即，判断错误校正码生成电路1002的校正处理相对于调制电路1003的调制处理，是否延迟预先设定的量。根据判断结果，时钟控制电路1009控制可变时钟生成电路1010的时钟频率的升降。由可变时钟控制电路1010生成的主脉冲(MCLK)被提供到IF电路1001、错误校正码生成电路1002、调制电路1003、存储器1004、存储器控制电路1005、校正码生成块计数器1006、调制块计数器1007、差分比较电路1008、时钟控制电路1009等各电路部位。
在调制电路1003中，在调制处理中使用同步时钟(记录时钟)(WCLK)，在与存储器控制电路1005的数据交换中使用主脉冲(MCLK)。在IF电路1001中，针对与同步时钟(接口时钟)(IFCLK)同步输入的用户数据，使用主脉冲(MCLK)进行与存储器控制电路1005的数据交换。
在错误校正码生成电路1002中，1个校正块的校正码生成处理时间按照每一定时间的调制电路1003的调制数据量的多少、以及每一定时间的IF电路1001的输出数据量的多少而变化。
<控制(4)>
使用图11说明图10的装置中的主脉冲频率的控制。在图11中，示出了表示时钟控制工作的定时图。(a)表示校正码生成块计数器1006的计数工作(A4)，(b)表示调制块计数器1007的计数工作(A3)，(c)表示由差分比较电路1008求出的计数器的差值(A4-A3)，(d)表示从时钟控制电路1009发送到可变时钟生成电路1010的时钟频率上升指示，(e)表示从时钟控制电路1009发送到可变时钟生成电路1010的时钟频率下降指示。
从(a)中的箭头a的位置开始进行错误校正码生成处理，每当1个ECC块的错误校正码生成处理结束时就将该计数器的值(变量)A4计数为0、1、2、3、4、5、......。设为在(b)中的箭头b处错误校正码生成后的数据被存储了3个ECC块的位置(定时t4)反馈充分的数据，开始(b)的调制处理。每当调制处理结束1个ECC块时，就将该计数器的值(变量)A3计数为0、1、2、......。计数的周期由记录在盘上的数据的信道位速率(基于此的同步时钟(记录时钟)(WCLK))来决定。
(c)表示(a)、(b)所示的计数器之差(A4-A3)。在1101期间，(a)、(b)都为0，差也为0。
在图11的例子中，为了在1个ECC块的调制处理时间内与来自1个ECC块的调制电路1003的访问和来自错误校正码生成电路1002的访问相对应而将主脉冲(MCLK)的频率的初始值设为低频的情况。
在1102期间，(a)的错误校正码生成在结束1ECC块的处理后成为A4＝1，而(b)的调制还未启动，仍为A3＝0，差值变为1。在1103期间，(a)的错误校正码生成在又结束1个ECC块的处理后成为A4＝2，而(b)的调制仍未启动，仍然为0，差值变为2。
在校正码生成块计数器1006的值A4为2的校正码生成处理结束时(t4)开始进行调制处理。另外，在调制处理的启动的同时，使时钟控制为有效(c：时钟控制使能)，(c)计数器差值小于3时，发出时钟频率上升指示，当差值为3以上时发出时钟频率下降指示。在此，比较电路1008的设定值(S)是3。
校正码生成块计数器1006的值A4为3的期间(t4～t6期间)，直到第一个ECC块的调制处理结束为止(t4～t5期间1104)，调制块计数器1007的值A3为0。校正码生成块计数器1006的值A4为3的期间(t4～t6)比值为0、1、2的期间长。其原因是，当调制处理开始后存储器1004的访问增加时，与实施方式3相同，使错误校正码生成电路1002对存储器访问的优先级降低。
因此，在校正码生成块计数器1006的值A4为3期间，调制电路1003结束1个ECC块的处理，调制块计数器1007的值A3变为1(t5)。因而，(c)计数器差值在该期间1105(t5～t6)的值变为2，不满足设定值(S)3，产生时钟频率上升指示1110(t5)。
根据该时钟频率上升指示1110，错误校正码生成处理被加速，1个ECC块的处理结束，校正码生成块计数器1006的值A4从3变为4(t6)。校正码生成块计数器1006的值A4从3变为4，从而(c)计数器差值变为3(t6～t7期间1106)，产生时钟频率下降指示1111，主脉冲频率被降低。
以下相同，调制处理结束1个ECC块后，调制块计数器1007的值A3变为2时，差值变为2(t7～t8期间1107)，根据时钟频率上升指示1112，主脉冲频率被提高。然后，在错误校正码生成处理中，1个ECC块的处理结束，A4从4变为5时(t8)，差值变为3(t8～t9期间1108)，根据时钟频率下降指示1113，主脉冲频率被降低。然后，当A3计数加1后(t9)，差值变为2(t9～t10期间1109)，根据时钟频率上升指示1114，主脉冲频率被提高。同样地，根据时钟频率下降指示1115，主脉冲频率被降低。
如以上那样，根据本实施方式4，当错误校正码生成处理延迟时，使提供给以错误校正码生成电路1002为首的各电路部位的时钟(MCLK)上升，当错误校正码生成处理补上延迟时，使提供给以错误校正码生成电路1002为首的各电路部位的时钟(MCLK)下降。因此，1个ECC块的错误校正码生成处理所需的时间接近于与1个ECC块的调制处理所需的时间大致相同的时间。也就是说，被控制成1个ECC块间的时钟的平均频率为最佳。因此，能够实现功率效率极好的数字信号记录装置。
在本例中，将差分比较电路1008进行比较的设定值(S)设为3，但如果存储器1004的容量足够大，则使用更小的值或者使调制处理的启动从b延迟，从而时钟(MCLK)有被控制得略低的趋势，使效果更有效。其原因是，如在实施方式3中对再现装置进行的说明那样，在构成为错误校正码生成处理时间依赖于存储器的访问量的情况下，例如输入接口的访问由于外部原因等暂时上升，即使校正码生成处理时间暂时变长，也由于在与访问较少的期间进行积分运算的状态下进行错误校正块计数器与解调块计数器之差的比较判断，所以被平均化。
在本实施方式4中，设置调制块计数器1007和校正码生成块计数器1006，将其差值与设定值(S)进行比较，但也可以是对调制电路1003从存储器1004读出校正码生成后的数据时的地址、和错误校正码生成电路1002从存储器1004读出或向存储器1004写入时的地址之差与设定值(S)进行比较的结构。在该情况下，如果是以ECC块为单位的地址比较，也能够用小型的电路来实现。
(实施方式5)
接着，使用图12来说明本发明实施方式5的数字信号记录装置(光盘记录装置)。实施方式5与实施方式4不同的部分是，与上述实施方式2一样，选择控制两种主脉冲。
在图12中，示出了本光盘记录装置的数字信号记录处理部分的框图结构。在图12中与图10不同的部分是代替上述可变时钟生成电路1010而具有时钟生成电路1201和时钟选择电路1202。时钟生成电路1201产生频率高的时钟(第一时钟：CLK1)和频率低的时钟(第二时钟：CLK2)这2种时钟。时钟选择电路1202根据来自时钟控制电路1009的时钟频率上升指示、时钟频率下降指示而从时钟生成电路1201的两种时钟(CLK1，CLK2)中选择一种作为主脉冲(MCLK)输出到各部位。在上述实施方式4中，是相对的升降，不特定为两种时钟。
根据实施方式5，与为再现装置的情况即实施方式2相同，能用简单的分频电路(时钟生成电路1201)和选择电路(时钟选择电路1202)来实现主脉冲的最佳控制，适于省电。
另外，即使对于CAV(角速度一定)记录，也由于较高的时钟(CLK1)和较低的时钟(CLK2)的选择比率随着线速度而变化，从而能使省电最佳化。
以上，根据实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，而是在不脱离其主旨的范围内可进行各种变更。
工业可利用性
本发明能够用于数字信号记录再现装置。

Claims (16)

1.一种数字信号再现装置，从调制将错误校正码附加在用户数据上而构成了校正块的数据来进行了记录的介质中再现数据，其特征在于，包括：
对从上述介质中读出的数据进行解调处理的解调电路；
存储由上述解调电路解调后的数据的存储器；
对从上述存储器中读出的数据进行错误校正处理的校正电路；
将错误校正完成的数据从上述存储器输出到外部的输出电路；
对上述解调电路、上述校正电路以及上述输出电路与上述存储器之间的数据的读出和写入进行控制的存储器控制电路；
比较在上述解调电路中每进行一次校正块处理就进行更新的第一变量和在上述校正电路中每进行一次校正块处理就进行更新的第二变量的比较电路；以及
根据上述比较电路的比较结果来切换提供给上述解调电路、上述校正电路、上述输出电路以及上述存储器控制电路的时钟的频率的时钟控制电路。
2.根据权利要求1所述的数字信号再现装置，其特征在于，
当在上述比较电路的比较结果中示出上述第一变量与上述第二变量之差大于设定值时，上述时钟控制电路提高上述时钟的频率。
3.根据权利要求1所述的数字信号再现装置，其特征在于，
上述时钟控制电路选择频率高的第一时钟和频率低的第二时钟这两种时钟中的任意一种时钟，且当在上述比较电路的比较结果中示出上述第一变量与上述第二变量之差大于设定值时选择上述第一时钟。
4.根据权利要求1所述的数字信号再现装置，其特征在于，
在上述校正电路中，1校正块的校正处理时间根据从上述存储器读出数据的时间或将校正完成数据写入上述存储器的时间而变化。
5.根据权利要求4所述的数字信号再现装置，其特征在于，
上述存储器控制电路使上述解调电路与上述存储器之间的数据传输、和上述输出电路与上述存储器之间的数据传输优先于上述校正电路与上述存储器之间的数据传输。
6.根据权利要求4所述的数字信号再现装置，其特征在于，
将上述校正电路的校正完成数据写入上述存储器的写入时间根据再现数据中包含的数据错误量而变化。
7.根据权利要求1所述的数字信号再现装置，其特征在于，
在上述校正电路中，1校正块的校正处理时间根据每一定时间的上述解调电路的解调数据量的多少和每一定时间的上述输出电路的输出数据量的多少而变化。
8.一种数字信号再现装置，从调制将错误校正码附加在用户数据上而构成了校正块的数据来进行了记录的介质中再现数据，其特征在于，
包括：
对从上述介质中读出的数据进行解调处理的解调电路；
存储由上述解调电路解调后的数据的存储器；
对从上述存储器中读出的数据进行错误校正处理的校正电路；
将错误校正完成的数据从上述存储器输出到外部的输出电路；
控制上述解调电路、上述校正电路以及上述输出电路与上述存储器之间的数据的读出和写入的存储器控制电路；
比较根据由上述解调电路进行了解调处理的数据量来进行更新的第一变量、和根据由上述校正电路进行了错误校正处理的数据量来进行更新的第二变量的比较电路；
根据上述比较电路的比较结果来切换提供给上述解调电路、上述校正电路、上述输出电路以及上述存储器控制电路的时钟的频率的时钟控制电路。
9.一种数字信号再现方法，该方法是数字信号再现装置中的对数据进行再现的方法，上述数字信号再现装置包括：对从介质中读出的数据进行解调处理的解调电路，其中上述介质是调制将错误校正码附加在用户数据上而构成了校正块的数据来进行了记录的介质；存储由上述解调电路进行解调后的数据的存储器；对从上述存储器中读出的数据进行错误校正处理的校正电路；将错误校正完成的数据从上述存储器输出到外部的输出电路；以及控制上述解调电路、上述校正电路以及上述输出电路与上述存储器之间的数据的读出和写入的存储器控制电路，
上述数字信号再现方法的特征在于，包括：
在上述解调电路中每进行一次校正块处理就更新第一变量的处理步骤；
在上述校正电路中每进行一次校正块处理就更新第二变量的处理步骤；
计算上述第一变量与上述第二变量之差的处理步骤；以及
进行根据上述差来切换提供给上述解调电路、上述校正电路、上述输出电路以及上述存储器控制电路的时钟频率的控制的处理步骤。
10.根据权利要求9所述的数字信号再现方法，其特征在于，
在进行切换上述时钟频率的控制的处理步骤中，当上述差超出设定值时提高上述时钟频率，当上述差小于上述设定值时降低上述时钟频率。
11.一种数字信号记录装置，调制将错误校正码附加在所输入的用户数据上而构成了校正块的数据来记录到介质上，其特征在于，
包括：
从外部输入用户数据的输入电路；
存储从上述输入电路输入的数据的存储器；
针对从上述存储器中读出的数据来生成错误校正码的校正码生成电路；
从上述存储器中读出附加上述错误校正码而构成了校正块的数据来进行调制处理的调制电路；
控制上述输入电路、上述校正码生成电路以及上述调制电路与上述存储器之间的数据的读出和写入的存储器控制电路；
比较在上述调制电路中每进行一次校正块处理就进行更新的第三变量、和在上述校正码生成电路中每进行一次校正块处理就进行更新的第四变量的比较电路；以及
进行根据上述比较电路的比较结果来切换提供给上述输入电路、上述校正码生成电路、上述调制电路以及上述存储器控制电路的时钟的频率的控制的时钟控制电路。
12.根据权利要求11所述的数字信号记录装置，其特征在于，
当在上述比较电路的比较结果中示出上述第三变量与上述第四变量之差小于设定值时，上述时钟控制电路提高上述时钟的频率。
13.根据权利要求11所述的数字信号记录装置，其特征在于，
上述时钟控制电路选择频率高的第一时钟和频率低的第二时钟这两种时钟中的任意一种时钟，且当在上述比较电路的比较结果中示出上述第三变量与上述第四变量之差小于设定值时选择上述第一时钟。
14.根据权利要求11所述的数字信号记录装置，其特征在于，
在上述校正码生成电路中，1校正块的校正码生成处理时间根据每一定时间的上述调制电路的调制数据量的多少和每一定时间的上述输出电路的输出数据量的多少而变化。
15.一种数字信号记录方法，该方法是数字信号记录装置中的对数据进行记录的方法，上述数字信号记录装置包括：从外部输入用户数据的输入电路；存储从上述输入电路输入的数据的存储器；针对从上述存储器中读出的数据来生成错误校正码的校正码生成电路；从上述存储器中读出附加了上述错误校正码的数据来进行调制处理的调制电路；以及控制上述输入电路、上述校正码生成电路以及上述调制电路与上述存储器之间的数据的读出和写入的存储器控制电路，
上述数字信号记录方法的特征在于，包括：
在上述校正码生成电路中每进行一次校正块处理就更新第四变量的处理步骤；
在上述调制电路中每进行一次校正块处理就更新第三变量的处理步骤；
计算上述第四变量与上述第三变量之差的处理步骤；以及
进行根据上述差来切换提供给上述输入电路、上述校正码生成电路、上述调制电路以及上述存储器控制电路的时钟频率的控制的处理步骤。
16.根据权利要求15所述的数字信号记录方法，其特征在于，
在切换上述时钟频率的控制中，当上述差超出设定值时降低上述时钟的频率，当上述差小于上述设定值时提高上述时钟的频率。
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