JP2000181635A - エラー訂正処理装置の制御方法、エラー訂正処理装置及び訂正処理能力制御回路 - Google Patents

Abstract

(57)【要約】 【課題】訂正前データと訂正後データを記憶するメモリ
の規模を小さくでき、オーバーフローの発生を未然に防
止することができる訂正処理能力制御回路を提供するこ
とにある。 【解決手段】 訂正処理能力制御回路２５は、負荷検出
回路３７と能力制御回路３８を有している。負荷検出回
路３７はエラー訂正処理回路部２４にかかる負荷を検出
する。能力制御回路３８は、その負荷検出回路３７が検
出した負荷に応じてエラー訂正処理回路部２４の訂正処
理速度を決めるクロック信号CLKの周期を変更して出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光ディスク等の記
録媒体から読み出されたデータのエラー訂正を行うエラ
ー訂正処理装置の制御方法、エラー訂正処理装置及び訂
正処理能力制御回路に関するものである。

【０００２】近年、光ディスク等の記録媒体の大容量化
に伴い、その読み取ったデータの処理速度はより高速化
が求められいる。特に、処理時間の長いエラー訂正処理
回路においては、処理時間の短縮化が重要となる。エラ
ー訂正処理回路の処理時間の短縮化を図るためには、メ
モリに一時記憶する訂正前データと訂正後データの処理
を効率よく行うことが特に重要となる。

【０００３】

【従来の技術】従来、光ディスク等のデータストレージ
制御装置では、デコーダにおいて光ディスクから取り出
した同期信号のタイミングでデータ領域のアナログ信号
波形をサンプリングして「１」か「０」のいずれかの値
（２値化した）データを作成する。この２値化されたデ
ータは、エラー訂正処理装置にて同データの中のエラー
訂正コード（ECC）に基づいてエラーの有無が確認され
データ上のエラー位置及び値が演算されてデータのエラ
ー訂正が行われる。そして、エラー訂正処理装置にて訂
正処理された訂正後のデータは、外部インタフェースを
介して外部装置に出力される。

【０００４】ところで、エラー訂正処理装置の処理時間
は光ディスクから読み出されたデータの品質によって大
きく左右される。つまり、エラー量の多いデータの場合
には、エラー訂正処理装置の処理時間は長くなり、デコ
ーダにて２値化された訂正前のデータが未処理のまま滞
留することになる。反対に、エラー量の少ないデータの
場合には、エラー訂正処理装置の処理時間は短くなり、
外部インタフェースから外部装置に出力される訂正後の
データが未出力まま滞留することになる。

【０００５】そこで、データストレージ制御装置では、
第１及び第２のデータ領域を有したバッファメモリを設
けている。そして、デコーダは、２値化した訂正前のデ
ータを一時的にバッファメモリの所定の領域（訂正前デ
ータ領域）に記憶する。エラー訂正処理装置は、訂正前
データ領域に記憶された２値化された訂正前のデータを
読み出しエラー訂正処理を行う。エラー訂正処理装置
は、訂正処理後のデータをバッファメモリの第２のデー
タ領域に記憶する。この所定の領域（訂正後データ領
域）に記憶された訂正後のデータは、外部インタフェー
スにて読み出され外部装置に出力される。

【０００６】

【発明が解決しようとする課題】ところで、バッファメ
モリの容量は、最悪の状況を考慮して決定される。つま
り、訂正前データ領域の容量は、２値化データのエラー
量が最大であって訂正処理時間が最も長い場合を想定し
た時のメモリ容量が決定される。又、訂正後データ領域
の容量は、２値化データのエラー量が最小であって訂正
処理時間が最も短い場合を想定した時のメモリ容量が決
定される。従って、メモリ容量を上記のように最悪の状
況に対処できる容量で実現すると、バッファメモリの規
模が大きくなるばかりか、最悪時以外は無駄なものとな
る。

【０００７】そこで、逆にバッファメモリの規模を縮小
することが考えられる。しかしながら、規模を縮小する
と、その縮小量に応じてオーバーフローの発生する確率
が高くなる。つまり、バッファメモリの訂正前及び訂正
後データ領域においてオーバーフローを起こすと、記憶
したデータが消失する。その結果、光ディスクからデー
タの再度読み出しを行う必要が生じる。この時、再度デ
ータ読み出しを行うためには、データ処理だけでは対処
できない光ディスク駆動系の制御が必要となり、全体の
処理時間がさらに長くなるといった問題が生ずる。

【０００８】本発明の目的は、訂正前データと訂正後デ
ータを記憶するメモリの規模を小さくできるとともに、
規模の縮小に伴うオーバーフローの発生を未然に防止す
ることができるエラー訂正処理装置の制御方法、エラー
訂正処理装置及び訂正処理能力制御回路を提供すること
にある。

【０００９】

【課題を解決するための手段】請求項１に記載の発明に
よれば、エラー訂正処理装置は負荷に応じて訂正処理速
度が変更される。従って、例えば、メモリに記憶する訂
正前データのデータ量と処理後データのデータ量を調整
することができる。その結果、訂正前データと訂正後デ
ータを記憶するメモリの規模を小さくできるとともに、
規模の縮小に伴うオーバーフローの発生を未然に防止す
ることができる。

【００１０】請求項２、３に記載の発明によれば、エラ
ー訂正処理回路部は負荷に応じて訂正処理速度が変更さ
れる。従って、メモリに記憶する訂正前データのデータ
量と処理後データのデータ量を調整することができる。
その結果、訂正前データと訂正後データを記憶するメモ
リの規模を小さくできるとともに、規模の縮小に伴うオ
ーバーフローの発生を未然に防止することができる。

【００１１】請求項４、５に記載の発明によれば、メモ
リに記憶した訂正後データの読み出し速度は負荷に応じ
て訂正処理速度が変更される。従って、メモリに記憶す
る訂正前データのデータ量と処理後データのデータ量を
調整することができる。その結果、訂正前データと訂正
後データを記憶するメモリの規模を小さくできるととも
に、規模の縮小に伴うオーバーフローの発生を未然に防
止することができる。

【００１２】請求項６に記載の発明によれば、負荷はメ
モリに記憶された前記訂正前データ及び訂正後データの
少なくともいずれか一方のデータ量に基づいて検出され
る。そして、エラー訂正処理回路部の訂正処理速度又は
訂正後データの読み出し速度は負荷に応じて訂正処理速
度が変更される。従って、メモリに記憶する訂正前デー
タのデータ量と処理後データのデータ量を調整すること
ができる。その結果、訂正前データと訂正後データを記
憶するメモリの規模を小さくできるとともに、規模の縮
小に伴うオーバーフローの発生を未然に防止することが
できる。

【００１３】請求項７に記載の発明によれば、負荷は前
記エラー訂正処理回路部の演算情報（エラー訂正に要す
る時間、エラー訂正の数又はエラー訂正処理回数）に基
づいて検出される。そして、エラー訂正処理回路部の訂
正処理速度又は訂正後データの読み出し速度は負荷に応
じて訂正処理速度が変更される。従って、メモリに記憶
する訂正前データのデータ量と処理後データのデータ量
を調整することができる。その結果、訂正前データと訂
正後データを記憶するメモリの規模を小さくできるとと
もに、規模の縮小に伴うオーバーフローの発生を未然に
防止することができる。

【００１４】請求項８に記載の発明によれば、負荷はデ
ィスク駆動装置からのリード情報（読み出し速度、シー
ク情報又はリードデータ）に基づいて検出される。そし
て、エラー訂正処理回路部の訂正処理速度又は訂正後デ
ータの読み出し速度は負荷に応じて訂正処理速度が変更
される。従って、メモリに記憶する訂正前データのデー
タ量と処理後データのデータ量を調整することができ
る。その結果、訂正前データと訂正後データを記憶する
メモリの規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生を未然に防止することができ
る。

【００１５】請求項９〜１１に記載の発明によれば、エ
ラー訂正処理回路部は訂正処理能力制御回路部からの制
御信号（動作クロック信号）に基づいて負荷に応じた訂
正処理速度に制御される。従って、メモリに記憶する訂
正前データのデータ量と処理後データのデータ量を調整
することができる。その結果、訂正前データと訂正後デ
ータを記憶するメモリの規模を小さくできるとともに、
規模の縮小に伴うオーバーフローの発生を未然に防止す
ることができる。

【００１６】請求項１２，１３に記載の発明によれば、
訂正後データの読み出し速度は訂正処理能力制御回路部
からの制御信号（動作クロック信号）に基づいて負荷に
応じた速度に制御される。従って、メモリに記憶する訂
正前データのデータ量と処理後データのデータ量を調整
することができる。その結果、訂正前データと訂正後デ
ータを記憶するメモリの規模を小さくできるとともに、
規模の縮小に伴うオーバーフローの発生を未然に防止す
ることができる。

【００１７】請求項１４，１５に記載の発明によれば、
負荷はポインタの内容（カウンタの内容）から検出され
る。そして、エラー訂正処理回路部の訂正処理速度又は
訂正後データの読み出し速度は負荷に応じて訂正処理速
度が変更される。従って、メモリに記憶する訂正前デー
タのデータ量と処理後データのデータ量を調整すること
ができる。その結果、訂正前データと訂正後データを記
憶するメモリの規模を小さくできるとともに、規模の縮
小に伴うオーバーフローの発生を未然に防止することが
できる。

【００１８】請求項１６に記載の発明によれば、負荷は
ディスク駆動装置のリード情報（読み出し速度信号、シ
ーク情報又はリードデータ）を入力して検出される。そ
して、エラー訂正処理回路部の訂正処理速度又は訂正後
データの読み出し速度は負荷に応じて訂正処理速度が変
更される。従って、メモリに記憶する訂正前データのデ
ータ量と処理後データのデータ量を調整することができ
る。その結果、訂正前データと訂正後データを記憶する
メモリの規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生を未然に防止することができ
る。

【００１９】請求項１７に記載の発明によれば、能力制
御回路は負荷検出回路が検出した負荷に応じてエラー訂
正処理回路部の訂正処理速度を制御するための制御信号
を生成する。従って、例えば、メモリに記憶する訂正前
データのデータ量と処理後データのデータ量を調整する
ことができる。その結果、訂正前データと訂正後データ
を記憶するメモリの規模を小さくできるとともに、規模
の縮小に伴うオーバーフローの発生を未然に防止するこ
とができる。

【００２０】請求項１８に記載の発明によれば、能力制
御回路は負荷検出回路が検出した負荷に応じて外部イン
ターフェースの読み出し速度を制御する制御信号を生成
する。従って、例えば、メモリに記憶する訂正前データ
のデータ量と処理後データのデータ量を調整することが
できる。その結果、訂正前データと訂正後データを記憶
するメモリの規模を小さくできるとともに、規模の縮小
に伴うオーバーフローの発生を未然に防止することがで
きる。

【００２１】

【発明の実施の形態】以下、本発明を光ディスク制御装
置に具体化した一実施形態を図面に従って説明する。

【００２２】図１は、光ディスク制御装置の全体構成を
説明するためのブロック図を示す。光ディスク制御装置
１は、コンピュータ２に接続されているとともに、光デ
ィスク駆動装置３に接続されている。光ディスク駆動装
置３は、記録媒体としての光ディスク４を所定の回転速
度で回転駆動させる。又、光ディスク駆動装置３は、光
ディスク４に記録されたデータを図示しない光学系読み
取り装置にて読み出し、その読み出したデータを光ディ
スク制御装置１に出力する。

【００２３】光ディスク制御装置１は、マイクロプロセ
ッサ１１、光ディスクコントローラ１２、メモリとして
のバッファメモリ１３、外部インターフェース回路１４
及び入出力駆動回路１５を有している。そして、光ディ
スク制御装置１は外部インターフェース回路１４を介し
てコンピュータ２に接続されている。又、光ディスク制
御装置１は入出力駆動回路１５を介して光ディスク駆動
装置３に接続されている。

【００２４】マイクロプロセッサ１１は、光ディスク４
に記録されたデータを読み出しコンピュータ２に出力す
るために、光ディスクコントローラ１２、バッファメモ
リ１３、外部インターフェース回路１４及び入出力駆動
回路１５を統括制御する。

【００２５】光ディスクコントローラ１２は、マイクロ
プロセッサ１１の命令により、入出力駆動回路１５を介
して光ディスク駆動装置３への命令送信とステータス受
信等を行って光ディスク駆動装置３に対してデータ読み
出しための駆動系の制御を行う。光ディスクコントロー
ラ１２は、光ディスク駆動装置３が光ディスク４の所定
のセクタに記録したデータを読み出すと、その読み出さ
れたデータ（アナログ信号）を入出力駆動回路１５を介
して入力する。光ディスクコントローラ１２は、入力し
たデータに対してフォーマットデコード処理を行う。

【００２６】詳述すると、光ディスク駆動装置３から出
力される光ディスク４の所定のセクタから読み出された
リード情報としてのリードデータ（アナログ信号）は、
入出力駆動回路１５において２値化（デジタル変換）さ
れて光ディスクコントローラ１２に出力される。尚、入
出力駆動回路１５は、光ディスク４が高速モードで回転
駆動されることに起因して、又は、光ディスク４がぶれ
ながら回転することに起因して光ディスク駆動装置３か
ら出力されるリードデータ（アナログ信号）が正常なア
ナログ信号でなく２値化できない場合には、入出力駆動
回路１５は、その旨のリード情報としての信号を光ディ
スクコントローラ１２に出力するようになっている。さ
らに、光ディスクコントローラ１２は、光ディスク駆動
装置３からデータ読み出しのためシーク動作を行ってい
る旨のリード情報としての信号を入力する。

【００２７】光ディスクコントローラ１２は、１セクタ
分の２値化したリードデータのパターンを解読してセク
タアドレス、同期パターン等を除去しデータのみ抽出
し、その抽出したデータを所定のフォーマットに復調す
る。光ディスクコントローラ１２は復調したユーザデー
タをバッファメモリ１３の所定のメモリ領域に一時格納
する。

【００２８】本実施形態の光ディスク４では、リード・
ソロモン符号で多量に符号化する方式にインターリーブ
（交錯法）を組み合わせた方式が採用されている。光デ
ィスクの１セクタ分のデータを配列で表すと、図６のよ
うに表すことができる。図６において、配列の一行（１
つの符号語）を１インターリーブといい、各本実施形態
では、インターリーブの数はｎ個で構成され、各インタ
ーリーブ１〜ｎはエラー訂正検査記号（ECC部分）と情
報記号（データ部分）とから構成されている。そして、
エラー訂正は、各インターリーブ１〜ｎ毎に行われる。

【００２９】各インターリーブ１〜ｎは、符号長が１２
０バイトの符号語で構成され、図中、下位１６バイト、
即ち、位置０〜位置１５がECC部分となる。又、各イン
ターリーブにおいて情報記号数（データ部分の長さ）
は、ECC部分を除いた上位１０４バイト（位置１６〜位
置１１９）となる。

【００３０】又、配列において、インターリーブ（ｉ＋
１）〜ｎは、他のインターリーブ１〜ｉの各位置０〜１
１９の訂正検査記号（ECC部分）を構成している。つま
り、たとえば、各インターリーブ１〜ｉの位置１１９の
各バイトを情報記号（データ部分）とし、インターリー
ブ（ｉ＋１）〜ｎの位置１１９の各バイトをその情報記
号（データ部分）に対する訂正検査記号（ECC部分）と
している。

【００３１】光ディスクコントローラ１２は、バッファ
メモリ１３に一時格納したデータを１セクタ分のデータ
を読み出し、１インターリーブの単位でエラー訂正処理
を行う。このエラー訂正処理は、前記エラー訂正検査記
号ECC（Error Correction Code）を元にして行う。そし
て、光ディスクコントローラ１２は、１セクタ分のデー
タからシンドロームを生成し、そのシンドロームを元
に、ユークリッド互除法により誤り位置・数値多項式を
生成する。次に、光ディスクコントローラ１２は、誤り
位置・数値多項式の解をチェーンサーチにより求め、欠
陥部分がどの位置かそしてどのように誤っているかを求
める。そして、その訂正処理によって得られた各インタ
ーリーブの欠陥部分の数及びその各欠陥部分の正しい値
を記憶する。

【００３２】光ディスクコントローラ１２は、１つのイ
ンターリーブについてのエラー訂正処理が終了すると、
次のインターリーブについてエラー訂正を同様に行う。
尚、誤り数が多くて訂正不能の場合にはそのインターリ
ーブのエラー訂正処理を終了して次のインターリーブに
ついてエラー訂正を同様に行う。

【００３３】そして、１セクタの全てのインターリーブ
１〜ｎがそれぞれの位置０〜位置１５の訂正検査記号
（ECC部分）に基づいてエラー訂正が一通り完了する
と、インターリーブ１〜ｎの少なくとも１つのインター
リーブについて誤り数（欠陥部分）が多くて訂正不能の
インターリーブがあったかどうかを判定する。

【００３４】訂正不能のインターリーブが存在する場合
には、インターリーブ１〜ｉの各位置０〜１１９の値を
それぞれインターリーブ（ｉ＋１）〜ｎの各位置０〜１
１９の値を訂正検査記号（ECC部分）としてエラー訂正
を行う。つまり、インターリーブ１〜ｎの位置１１９の
各数値から順番に位置０の各数値に対してエラー訂正を
行い、先の訂正不能となったインターリーブの欠陥部分
を訂正する。この時、その訂正処理によって得られた各
インターリーブの欠陥部分の数及びその各欠陥部分の正
しい値を記憶する。

【００３５】インターリーブ１〜ｎの各位置０〜１１９
毎のエラー訂正が行われると、再び当該セクタの各イン
ターリーブ１〜ｎのエラー訂正を行うかどうか判断す
る。本実施形態では、訂正不能のインターリーブが存在
しなくなったときには直ちに訂正処理を終了し、次の新
たなセクタのデータを読み出し、その新たなセクタのデ
ータについてのエラー訂正処理を実行する。

【００３６】又、訂正不能のインターリーブがいまだに
存在する場合には、再び同じ訂正処理を行う。つまり、
インターリーブ１〜ｎの各位置０〜１１９毎のエラー訂
正が行われた各インターリーブについて再びエラー訂正
が行われる。つまり、訂正不能であったインターリーブ
の欠陥部分の数が減少するため、再度の訂正処理を行う
ことによって完全にエラー訂正が行えることになる。そ
して、１つのセクタのデータについて訂正処理を複数回
（実施形態では３回）行っても訂正不能のインターリー
ブが存在する場合には、当該セクタのエラー訂正処理を
終了し、次の新たなセクタのデータを前記バッファメモ
リ１３から読み出し、その新たなセクタのデータについ
てのエラー訂正処理を実行する。

【００３７】１つのセクタのデータについてのエラー訂
正処理が終了し、その処理によって得られた各インター
リーブの欠陥部分の数及びその各欠陥部分の正しい値に
基づいて、前記バッファメモリ１３に記憶されているエ
ラー訂正処理の対象となっているセクタのデータを正し
い値に書き換える。

【００３８】そして、光ディスクコントローラ１２は、
エラー訂正処理が済むとその訂正後のデータを前記バッ
ファメモリ１３の所定のメモリ領域に一時格納する。光
ディスクコントローラ１２は、マイクロプロセッサ１１
の命令により、バッファメモリ１３の所定のメモリ領域
に一時格納した訂正後のデータを読み出し外部インター
フェース回路１４を介してコンピュータ２に出力するよ
うになっている。

【００３９】次に、光ディスクコントローラ１２内に設
けられたエラー訂正処理のための構成について説明す
る。図２は、光ディスクコントローラ１２内に設けられ
たエラー訂正処理のための回路構成を示すブロック回路
である。

【００４０】図２において、光ディスクコントローラ１
２は、内部プロセッサ２１、デコーダ２２、エラー訂正
処理回路部２４、訂正処理能力制御回路部２５を有する
とともに、前記外部インターフェース回路１４も本実施
形態ではその一部としている。

【００４１】内部プロセッサ２１は、マイクロプロセッ
サ１１との間で命令の授受が行われ、エラー訂正処理の
ために、デコーダ２２、エラー訂正処理回路部２４、訂
正処理能力制御回路部２５及び外部インターフェース回
路１４を統括制御する。又、内部プロセッサ２１は、マ
イクロプロセッサ１１の命令により、入出力駆動回路１
５を介して光ディスク駆動装置３に対してデータ読み出
しための駆動系の制御を行う。さらに、内部プロセッサ
２１は、マイクロプロセッサ１１の命令により、バッフ
ァメモリ１３に一時格納した訂正後のデータを読み出し
外部インターフェース回路１４を介してコンピュータ２
に出力するようになっている。

【００４２】デコーダ２２は入出力駆動回路１５からの
１セクタ分の２値化したリードデータを入力する。デコ
ーダ２２はその入力したリードデータのパターンを解読
してセクタアドレス、同期パターン等のいわゆるＩＤ部
のデータと、データ部の同期パターンを除去しデータ部
のデータのみ抽出し、その抽出したデータを所定のフォ
ーマットに復調する。デコーダ２２はそのデータをバッ
ファメモリ１３の所定のメモリ領域に一時格納する。

【００４３】外部インターフェース回路１４は、バッフ
ァメモリ１３に格納されたデータをエラー訂正処理回路
部２４にて訂正処理した訂正処理後のデータを読み出
し、前記コンピュータ２に出力する。

【００４４】エラー訂正処理回路部２４は、図３に示す
ように、シンドローム生成回路３１、ユークリッド互除
法による誤り位置多項式及び誤り数値多項式生成回路３
２、誤り位置・誤り数値検出回路３３、書き換え処理回
路３４、訂正結果レジスタ３５、ポインタ３６を有して
いる。

【００４５】シンドローム生成回路３１は、バッファメ
モリ１３に一時格納したデータをセクタ分のデータを読
み出し、１インターリーブの単位（１２０バイトのデー
タ）でシンドロームを求める公知の回路である。つま
り、各係数が１インターリーブ（１２０バイト）の各バ
イトの値となるシンドローム多項式であって、クロック
信号に基づいて各バイトの値が下位位置から又は上位位
置からクロック信号CLKに同期してそのシンドローム多
項式の各項に付加されるとともに、同じくクロック信号
に基づいて該インターリーブのエラー訂正検査記号（EC
C部分であって、位置０〜位置１５にある下位１６バイ
ト）の生成多項式の解がそのシンドローム多項式の各項
の変数に代入されて、シンドロームが求められる。尚、
誤りが無い場合にはシンドロームはゼロとなる。

【００４６】シンドローム生成回路３１は、一般に複数
のフリップフロップ回路と乗算回路から構成され、動作
クロック信号としてのクロック信号CLKを入力する毎
に、１インターリーブの各バイトの値（データ）が下位
位置から又は上位位置から順番に各フリップフロップに
同時に入力される。この時、各フリップフロップに入力
されるバイトは、その各フリップフロップ毎に特定され
たエラー訂正検査記号の生成多項式と乗算回路にて乗算
されて入力される。そして、各フリップフロップでラッ
チした値をシンドロームとして次段の誤り位置多項式及
び数値多項式生成回路３２に出力する。従って、クロッ
ク信号CLKの周期が短いと速く各シンドロームが求めら
れ誤り位置多項式及び誤り数値多項式生成回路３２に出
力されことになる。

【００４７】誤り位置多項式及び誤り数値多項式生成回
路３２は、シンドローム生成回路３１にて生成したシン
ドロームから誤り位置・誤り数値多項式の解を求めるた
めにユークリッド互除法により該誤り位置多項式の係数
と誤り数値多項式の係数を求める公知の回路である。誤
り位置多項式は、該インターリーブの何番目のバイト
（位置）が誤っているか求める多項式である。又、誤り
数値多項式は、誤り位置多項式によって得られた誤った
バイト（位置）がどのように誤っているのか求める多項
式である。

【００４８】この多項式生成回路３２は、シンドローム
生成回路３１と同様にクロック信号CLKに同期して各係
数が求められ次段の誤り位置・数値検出回路３３に出力
されるようになっている。従って、クロック信号CLKの
周期が短いと速く各係数が求められ誤り位置・誤り数値
検出回路３３に出力されることになる。

【００４９】誤り位置・誤り数値検出回路３３は、前記
多項式生成回路３２にて生成した誤り位置多項式の係数
と誤り数値多項式の係数から誤り位置多項式及び誤り数
値多項式の解を求める公知の回路である。誤り位置・誤
り数値検出回路３３は、一般的なチェンサーチ法にて解
を求めるようになっていて、前記クロック信号CLKを入
力するごとに該インターリーブの１のバイト（位置）が
検査され、エラーがあった時には正しい値に訂正され
る。従って、誤り位置・誤り数値検出回路３３は、クロ
ック信号CLKの周期が短いとインターリーブの各バイト
（位置）が検査が速く処理されることになる。

【００５０】誤り位置・誤り数値検出回路３３は、その
求めた誤り位置（バイト）とその正しい値を書き換え処
理回路３４に出力する。書き換え処理回路３４は、誤り
位置・誤り数値検出回路３３が求めた誤り位置（バイ
ト）とその正しい値を訂正結果レジスタ３５に一時保持
する。

【００５１】書き換え処理回路３４は、訂正結果レジス
タ３５に一時保持した誤り位置（バイト）とその正しい
値を読み出し、バッファメモリ１３におけるエラー訂正
処理対象にあるセクタの訂正バイトに対して正しい値に
書き換える。書き換え処理回路３４の訂正結果レジスタ
３５に対する読み出し及び書き換え処理と、バッファメ
モリ１３に対する書き換え処理は、クロック信号CLKに
同期して行われる。従って、書き換え処理回路３４は、
クロック信号CLKの周期が短いとインターリーブの各バ
イト（位置）の検査が速く処理されることになる。

【００５２】又、書き換え処理回路３４は、訂正処理を
行った結果、訂正不能のインターリーブがいまだに存在
する場合には、訂正処理を３回行ったかどうかを判定
し、３回行っていない場合には再びシンドローム生成回
路３１から先の訂正処理後のデータを使って訂正処理を
実行させるようになっている。

【００５３】尚、訂正処理回数の３回は予め設定されて
いて、内部プロセッサ２１によって設定されている。
又、３回行っていても訂正不能のインターリーブがいま
だに存在する場合には、書き換え処理回路３４は、内部
プロセッサ２１に対して当該セクタのデータは訂正でき
ないとしてその旨の演算情報としての信号を出力し、光
ディスク４から再度の読み出しを指示するようになって
いる。

【００５４】ポインタ３６は、バッファメモリ１３に記
憶されているデータであって、図５に示すようにデーコ
ーダ２２から入力された訂正処理前のデータ（訂正前デ
ータ）が記憶されている訂正前データ領域Ａの先頭アド
レスの次のアドレス（書き込み開始アドレスMP）と、シ
ンドローム生成回路３１に読み出されて訂正処理対象に
なっているデータ（訂正処理中データ）が記憶されてる
訂正中データ領域Ｂの最終アドレス（検査開始アドレス
ECP）と、書き換え処理回路３４にて訂正処理が完了さ
れたデータ（訂正後データ）が記憶された訂正後データ
領域Ｃの最終アドレス（出力開始アドレスOP）を保持す
る。

【００５５】詳述すると、バッファメモリ１３は、先頭
アドレスＡＳから最終アドレスＡＥの間で、データが書
き込まれる。そして、バッファメモリ１３は、デコーダ
２２から新たな訂正前データが入力されると、それまで
に書き込まれた訂正データのうち最新に書き込まれた訂
正前データが書き込まれたアドレスの次のアドレス（書
き込み開始アドレスMP）から最終アドレスAEに向かって
書き込まれるようになっている。又、最終アドレスAEに
到達したら、先頭アドレスASから最終アドレスAEに向か
って書き始めるようにしている。従って、書き込み開始
アドレスMPは、訂正前データが書き込まれるその度に最
新の書き込みアドレスに更新される。

【００５６】又、バッファメモリ１３は、書き込まれた
訂正前データについて訂正処理が行われる場合、最も先
に書き込まれた訂正前データが書き込まれたアドレス
（検査開始アドレスECP）から１セクタ分のデータが読
み出される。従って、その訂正処理のために読み出され
た１セクタ分のデータが訂正処理中データとなる。そし
て、訂正処理中データが書き換え処理されて訂正後デー
タになると、検査開始アドレスECPは１セクタ分のアド
レスだけインクリメントされる。

【００５７】従って、検査開始アドレスECPから書き込
み開始アドレスMPの間の記憶領域が訂正前データ領域Ａ
となる。又、訂正前データ領域Ａにおける検査開始アド
レスECPから１セクタ分のデータが記憶されているアド
レスまでの間の記憶領域を訂正中データ領域Ｂという。

【００５８】さらに、バッファメモリ１３は、外部イン
ターフェイス回路１４に出力するために訂正後データが
読み出される場合、最も先に訂正処理された訂正後デー
タが書き込まれたアドレス（出力開始アドレスOP）の訂
正後データから読み出される。

【００５９】そして、訂正後データが読み出されると、
その読み出された内容は消去され空データ領域Ｄとな
り、出力開始アドレスOPは最後に読み出されたデータの
アドレスの次のアドレスにインクリメントされる。従っ
て、出力開始アドレスOPから検査開始アドレスECPまで
の間の記憶領域を訂正後データ領域Ｃという。又、前記
書き込み開始アドレスMPから出力開始アドレスOPまでの
間の記憶領域を空データ領域Ｄという。

【００６０】そして、デコーダ２２は、ポインタ３６の
書き込み開始アドレスMPに従って訂正前データをバッフ
ァメモリ１３に書き込む。又、シンドローム生成回路３
１は、検査開始アドレスECPに基づいて訂正処理をする
１セクタ分のデータをバッファメモリ１３から読み出
す。さらに、外部インターフェース回路１４は、出力開
始アドレスOPに基づいて訂正後データをバッファメモリ
１３から読み出しコンピュータ２に出力する。

【００６１】次に、エラー訂正処理回路部２４の各回路
３１〜３４に出力され動作処理速度わ決定するクロック
信号CLKを生成する訂正処理能力制御回路部２５につい
て説明する。

【００６２】図４は、訂正処理能力制御回路部２５の構
成を説明するためのブロック図である。訂正処理能力制
御回路部２５は、負荷検出回路３７と能力制御回路３８
を有している。負荷検出回路３７は、前記エラー訂正処
理回路部２４にかかる負荷を検出する回路である。

【００６３】負荷検出回路３７は、内部プロセッサ２１
から前記光ディスク駆動装置３の光ディスク４の回転速
度（データ読み取り速度）が高速か低速かを示すリード
情報としての回転速度信号VSGを外部負荷要因信号とし
て入力する。又、負荷検出回路３７は、内部プロセッサ
２１から前記入出力駆動回路１５が何らかの原因でデー
タ読み取り不能な状態になったことを示すリード情報と
しての読み取り不能信号HSGを外部負荷要因信号として
入力する。負荷検出回路３７は、ポインタ３６から書き
込み開始アドレスMP、検査開始アドレスECP及び出力開
始アドレスOPを入力する。そして、これらの各信号及び
データから負荷を検出して前記クロック信号CLKの周期
を決定する調整信号を生成する。

【００６４】詳述すると、負荷検出回路３７は、高速を
示す回転速度信号VSGを入力した時、前記クロック信号C
LKの周期を予め設定した最も高い周期、即ち第１基本周
期Taとするための信号を能力制御回路３８に出力する。
又、負荷検出回路３７は、低速を示す回転速度信号を入
力した時、最も高い周期のクロック信号CLKより長い予
め定めた周期、即ち第２基本周期Tbとするための信号を
能力制御回路３８に出力する。

【００６５】又、負荷検出回路３７は、読み取り不能信
号HSGを入力した時、クロック信号CLKを停止させる旨の
停止信号STPを能力制御回路３８に出力する。さらに、
負荷検出回路３７は、各アドレスMP，ECP，OPに基づい
てその時々のバッファメモリ１３の訂正前データ領域Ａ
の大きさL1（＝MP−ECP）と訂正後データ領域Ｃの大き
さL2（＝ECP−OP）を求める。そして、本実施形態で
は、負荷検出回路３７は、この大きさL1，L2と、予め定
めた基準値L1k，L2kとで以下のような演算処理を行う。

【００６６】尚、L1kは訂正前データ領域Ａの大きさL1
に対して予め定めた基準値であって、これ以上訂正前デ
ータが増大すると支障が生じるおそれのある値として
る。又、L2kは訂正後データ領域Ｃの大きさL2に対して
予め定めた基準値であって、これ以上訂正後データが増
加すると支障が生じるおそれのある値としてる。

【００６７】（１）L1＞L1kであって、L2＜L2kの時、負
荷検出回路３７は、エラー訂正処理回路部２４の負荷が
大きくて訂正処理に時間を要し訂正前データが増大し訂
正後データが減少していると判断する。そして、負荷検
出回路３７は、その時のクロック信号CLKの周期を短く
するための予め設定した調整量ΔTd（＝−ΔT1）を調整
信号として能力制御回路３８に出力する。

【００６８】（２）L1＜L1kであって、L2＞L2kの時、負
荷検出回路３７は、エラー訂正処理回路部２４の負荷が
小さくて訂正処理に時間を要しておらず訂正前データが
減少し訂正後データが増大していると判断する。そし
て、負荷検出回路３７は、その時のクロック信号CLKの
周期を長くするための予め設定した調整量ΔTu（＝ΔT
1）を調整信号として能力制御回路３８に出力するよう
になっている。

【００６９】（３）L1≦L1kであって、L2≦L2kの時、負
荷検出回路３７は、エラー訂正処理回路部２４の負荷が
適正で訂正前データと訂正後データが適正に増減してい
ると判断する。そして、負荷検出回路３７は、その時の
クロック信号CLKの周期を現状維持するための予め設定
した調整量ΔT0（＝０）を調整信号として能力制御回路
３８に出力するようになっている。

【００７０】（４）L1＞L1kであって、L2＞L2kの時、負
荷検出回路３７は、エラー訂正処理回路部２４の負荷が
異常であって訂正前データと訂正後データが異常に増大
していると判断する。そして、負荷検出回路３７は、ク
ロック信号CLKを停止させる旨の停止信号STPを能力制御
回路３８に出力する。

【００７１】能力制御回路３８は、分周比制御回路４１
及びクロック制御・分周回路４２を有している。分周比
制御回路４１は、負荷検出回路３７から第１基本周期T
a、第２基本周期Tb、停止信号STP、調整量ΔTd，ΔTu，
ΔT0を入力する。分周比制御回路４１は、第１基本周期
Taを入力したとき、同第１基本周期Taと調整量ΔTd（又
はΔTu，ΔT0）とで分周比を演算する。又、分周比制御
回路４１は、第２基本周期Tbを入力したとき、同第２基
本周期Tbと調整量ΔTd（又はΔTu，ΔT0）とで分周比を
演算する。

【００７２】即ち、第１基本周期Taが入力された時に
は、分周比制御回路４１はクロック信号CLKの周期Tを最
初は最も周期の短い第１基本周期Taに設定する。そし
て、この状態から、その時々の調整量ΔTd（又はΔTu，
ΔT0）によってクロック信号CLKの周期T（＝T＋（ΔTd
（又はΔTu，ΔT0）））を調整する。つまり、調整量Δ
Td（又はΔTu，ΔT0：但し、最初はクロック信号CLKの
周期Tは最も周期の短い第１基本周期Taであるので、調
整量ΔTdは出力されない）が入力される毎に、分周比制
御回路４１はクロック信号CLKの周期Tを調整量ΔTd（又
はΔTu）を使って新たな周期Tを演算する。そして、分
周比制御回路４１はその演算した周期Tに対して次に出
力される調整量ΔTd（又はΔTu，ΔT0）をクロック信号
CLKの周期Tを更新する。

【００７３】又、第２基本周期Tbが入力された時には、
分周比制御回路４１はクロック信号CLKの周期Tを最初は
第２基本周期Tbに設定する。そして、この状態から、そ
の時々の調整量ΔTd（又はΔTu，ΔT0）によってクロッ
ク信号CLKの周期T（＝T＋（ΔTd（又はΔTu，ΔT
0）））を調整する。つまり、調整量ΔTd（又はΔTu，
ΔT0）が入力される毎に、分周比制御回路４１はクロッ
ク信号CLKの周期Tを調整量ΔTd（又はΔTu，ΔT0）を使
って新たな周期Tを演算する。そして、分周比制御回路
４１はその演算した周期Tに対して次に出力される調整
量ΔTd（又はΔTu，ΔT0）をクロック信号CLKの周期Tを
更新する。

【００７４】分周比制御回路４１は、新たなクロック信
号CLKの周期Tを演算すると、該周期Tのクロック信号CLK
を生成するための該周期Tに対する分周比Kを演算し分周
比Kのデータとしてクロック制御・分周回路４２に出力
する。

【００７５】又、分周比制御回路４１は、停止信号STP
を入力すると、クロック制御・分周回路４２に起動停止
信号STを出力する。クロック制御・分周回路４２は、分
周比制御回路４１から分周比Kのデータを入力すると、
その分周比Kに対する周期Tのクロック信号CLKを生成し
出力する。この生成されたクロック信号CLKは、エラー
訂正処理回路部２４の回路３１〜３４に出力される。従
って、エラー訂正処理回路部２４は、クロック信号CLK
の周期Tによってエラー訂正処理速度が調整される。つ
まり、周期Tが短いとエラー処理速度が速くなり、周期T
が長くなると処理速度が遅くなる。

【００７６】又、クロック制御・分周回路４２は、起動
停止信号STを入力すると、分周比Kのデータに関係なく
クロック信号CLKの生成を停止する。従って、エラー訂
正処理回路部２４の回路３１〜３４へのクロック信号CL
Kの供給は停止する。その結果、エラー訂正処理回路部
２４はエラー訂正処理動作を停止する。

【００７７】次に上記のように構成した光ディスク制御
装置１に設けた光ディスクコントローラ１２の作用につ
いて説明する。今、光ディスク駆動装置３から光ディス
ク４に記録されたデータが順次読み出され、光ディスク
コントローラ１２のデコーダ２２にて、訂正前データが
バッファメモリ１３に書き込まれている。又、エラー訂
正処理回路部２４は、バッファメモリ１３から訂正前デ
ータを読み出しエラー訂正処理を行い、バッファメモリ
１３の訂正前データをエラー訂正した順次訂正後データ
に書き換えられている。さらに、外部インターフェイス
回路１４は、バッファメモリ１３の訂正後データを読み
出しコンピュータ２に出力している。

【００７８】さらに、訂正処理能力制御回路部２５は、
最も短い周期T（第１基本周期Ta）のクロック信号CLKを
エラー訂正処理回路部２４に出力している。従って、訂
正処理能力制御回路部２５は最高速でエラー訂正処理を
行っている。

【００７９】この最高速でエラー訂正処理を行っている
状態で、高速処理又はエラー数が少ないことに起因し
て、訂正前データが減少し訂正後データが増加し、即
ち、L1＜L1k、L2＞L2kとなる。

【００８０】負荷検出回路３７は、エラー訂正処理回路
部２４が訂正処理に時間を要しておらず訂正前データが
減少し訂正後データが増大し、即ち、エラー訂正処理回
路部２４の負荷が軽く訂正処理速度を遅くしてもよいと
判断して、その時のクロック信号CLKの周期より長くす
べく調整量ΔTuを能力制御回路３８の分周比制御回路４
１に出力する。分周比制御回路４１は、この調整量ΔTu
と先の周期Tとで新たな周期T（＝T＋ΔTu）を求める。
続いて、分周比制御回路４１はこの新たな周期T（＝T＋
ΔTu）に対する分周比Kを求め、その分周比Kをクロック
制御・分周回路４２に出力する。

【００８１】クロック制御・分周回路４２は、この分周
比Kに基づいて前記周期Tとなるクロック信号CLKを生成
してエラー訂正処理回路部２４に出力する。従って、ク
ロック信号CLKが先の周期より長くなっため、エラー訂
正処理回路部２４の訂正処理速度が遅くなる。

【００８２】クロック信号CLKの周期より長くしたにも
かかわらず、L1＜L1k、L2＞L2kの状態の場合には、いま
だ、負荷検出回路３７はエラー訂正処理回路部２４の負
荷が軽く訂正処理速度を遅くしてもよいと判断する。負
荷検出回路３７は、先に更新したクロック信号CLKの周
期よりさらに長くすべく調整量ΔTuを能力制御回路３８
に出力する。能力制御回路３８は、前記と同様にさらに
周期の長いクロック信号CLKを生成してエラー訂正処理
回路部２４の訂正処理速度をさらに遅くする。以後、L1
≦L1k、L2≦L2kになるまで、上記のような動作を繰り返
してエラー訂正処理回路部２４の訂正処理速度をさらに
遅くする。従って、例えば、訂正処理速度が速すぎて訂
正後データがバッファメモリ１３に滞留し過ぎてしまう
ことはない。

【００８３】そして、所定の周期のクロック信号CLKで
エラー訂正処理回路部２４の訂正処理速度を行っている
ときにおいて、例えば訂正前のデータに誤り数が多くな
り訂正処理に時間を要するようになった時、訂正前デー
タ領域Ａの大きさL1は次第に増大するとともに、訂正後
データ領域Ｃの大きさL2は次第に減少する。

【００８４】そして、L1＞L1k、L2＜L2kとなった時、負
荷検出回路３７は、エラー訂正処理回路部２４が訂正処
理に時間を要するようになって、訂正前データが増大し
訂正後データが増加、即ち、エラー訂正処理回路部２４
の負荷が重くなり訂正処理速度を速くする必要があると
判断して、クロック信号CLKの周期を短くすべく調整量
ΔTdを能力制御回路３８の分周比制御回路４１に出力す
る。分周比制御回路４１は、この調整量ΔTdと先の周期
Tとで新たな周期T（＝T＋ΔTd）を求める。続いて、分
周比制御回路４１はこの新たな周期T（＝T＋ΔTd）に対
する分周比Kを求め、その分周比Kをクロック制御・分周
回路４２に出力する。

【００８５】従って、クロック制御・分周回路４２が生
成するクロック信号CLKは先の周期より短くなるため、
エラー訂正処理回路部２４の訂正処理速度が速くなる。
以後、L1≦L1k、L2≦L2kになるまで、上記のような動作
が繰り返されてエラー訂正処理回路部２４の訂正処理速
度はさらに上がることになる。従って、エラー数が多く
て時間を要したり、その他、例えば訂正処理速度が遅す
ぎる等の内部負荷が重くなり過ぎて訂正前データがバッ
ファメモリ１３に滞留し過ぎてしまうことはない。

【００８６】尚、訂正処理動作中に、内部プロセッサ２
１から負荷検出回路３７に低速を示す回転速度信号VSG
が入力されると、つまり、外部負荷が軽くなると、負荷
検出回路３７は、第２基本周期Tbを能力制御回路３８に
出力する。能力制御回路３８は、直ちに第２基本周期Tb
に対する分周比Kを求め、同分周比Kに対する周期T（こ
の時点では第２基本周期Tb）のクロック信号CLKを生成
して出力する。

【００８７】従って、クロック制御・分周回路４２が生
成するクロック信号CLKは、前記光ディスク駆動装置３
の低速回転速度に対応してより長い周期なるため、エラ
ー訂正処理回路部２４の訂正処理速度は遅くなる。つま
り、エラー訂正処理回路部２４の訂正処理速度は、前記
光ディスク駆動装置３の低速データ読み取り速度に対応
した処理速度となる。

【００８８】そして、以後、大きさL1，L2と基準値L1
k，L2kとに基づいて調整量ΔTd（又はΔTu，ΔT0）が負
荷検出回路３７から求められ、能力制御回路３８にて上
記と同様に新たな周期Tが求められ、その周期Tのクロッ
ク信号CLKが生成されエラー訂正処理回路部２４に出力
される。従って、光ディスク駆動装置３が低速回転速度
になった場合においても、内部負荷に応じてエラー訂正
処理回路部２４の訂正処理速度を変更することができ
る。

【００８９】又、訂正処理動作中に、内部プロセッサ２
１から負荷検出回路３７に読み取り不能信号HSGが入力
されたり、L1＞L1k及びL2＞L2kとなると、負荷検出回路
３７は、停止信号STPを能力制御回路３８に出力する。
能力制御回路３８は、停止信号STPに基づいてクロック
信号CLKの出力を停止する。従って、クロック信号CLKの
出力が停止されることにより、エラー訂正処理回路部２
４はその訂正処理動作を停止する。

【００９０】以上詳述したように、本実施形態の光ディ
スク制御装置によれば、以下に記載する特徴を有する。 （１）本実施形態によれば、負荷検出回路３７と能力制
御回路３８とからなる訂正処理能力制御回路部２５を設
けた。そして、負荷検出回路３７にて、ポインタ３６が
示すバッファメモリ１３の内容からエラー訂正処理回路
部２４にかかる負荷を判断する。そして、負荷が大きい
場合には、エラー訂正処理回路部２４の処理速度を上げ
るための調整量ΔTdを、負荷が小さい場合には、エラー
訂正処理回路部２４の処理速度を下げるの調整量ΔTuを
能力制御回路３８に出力するようにした。能力制御回路
３８は、負荷が大きい場合には調整量ΔTdに基づいてク
ロック信号CLKの周期Tを短くし（即ち周波数を上げ）、
負荷が小さい場合には調整量ΔTuに基づいてクロック信
号CLKの周期Tを長くする（周波数を下げる）ようにし
た。

【００９１】従って、エラー訂正処理回路部２４は負荷
に応じて処理速度が調整される。その結果、バッファメ
モリ１３の訂正前データ領域Ａを一定の大きさに制御で
きるとともに、訂正後データ領域Ｃも一定の大きさに制
御できる。つまり、バッファメモリ１３の規模を小さく
できるとともに、規模の縮小に伴うオーバーフローの発
生も未然に防止することができることになる。

【００９２】（２）本実施形態では、訂正処理能力制御
回路部２５は、内部プロセッサ２１から光ディスク駆動
装置３の読み出し速度を示す回転速度信号VSGを入力し
てその回転速度信号VSGに基づいてクロック信号CLKの周
期T（周波数）を制御した。つまり、光ディスク駆動装
置３の読み出し速度による外部負荷によってもクロック
信号CLKの周期T（周波数）を制御するようにした。

【００９３】従って、エラー訂正処理回路部２４は外部
負荷に応じて処理速度が調整される。その結果、この場
合においてもバッファメモリ１３の訂正前データ領域Ａ
を一定の大きさに制御できるとともに、訂正後データ領
域Ｃも一定の大きさに制御できる。つまり、バッファメ
モリ１３の規模を小さくできるとともに、規模の縮小に
伴うオーバーフローの発生も未然に防止することができ
ることになる。

【００９４】（３）本実施形態では、訂正処理能力制御
回路部２５は、内部プロセッサ２１から読み取り不能信
号HSGを入力すると、クロック信号CLKの出力を停止する
ようにした。

【００９５】従って、入出力駆動回路１５において、光
ディスク４が高速モードで回転駆動されることに起因し
て、又は、光ディスク４がぶれながら回転することに起
因して光ディスク駆動装置３から出力されるリードデー
タ（アナログ信号）が正常なアナログ信号でなく２値化
できない場合には、エラー訂正処理回路部２４は処理動
作が停止される。その結果、その無用なクロック信号CL
Kの生成がなくなるため、消費電力の低減を図ることが
できる。

【００９６】（４）本実施形態では、訂正処理能力制御
回路部２５は、訂正処理動作中に、L1＞L1k及びL2＞L2k
となると、クロック信号CLKの出力を停止するようにし
た。それ以上の訂正処理動作を続けることによって、オ
ーバーフローして先に記憶されている訂正前及び訂正後
データを書き換えてしまうことを未然に防止することが
できる。

【００９７】尚、実施の形態は上記実施形態に限定され
るものではなく、以下のように実施してもよい。 ・前記実施形態では、負荷の大きさの検出は、各データ
領域Ａ，Ｃの大きさL1，L2と予め定めた基準値L1k，L2k
との大小に基づいて行っている。これを、大きさL1，L2
のその時々の増加率や減少率を求め、その率と予め定め
た基準値（基準増加率及び基準減少率）とを比較して負
荷の大きさを検出するようにして実施してもよい。従っ
て、この場合においてもバッファメモリ１３の規模を小
さくできるとともに、規模の縮小に伴うオーバーフロー
の発生も未然に防止することができる。

【００９８】・又、負荷の大きさの検出を、その検出す
る時々で、その訂正前データ領域Ａの大きさL1，L2の増
大が又は減少が何回連続して生じているかをカウント
し、予め定めた回数連続した場合に負荷が大きくなった
又は小さくなったと検出するようにしてもよい。従っ
て、この場合においてもバッファメモリ１３の規模を小
さくできるとともに、規模の縮小に伴うオーバーフロー
の発生も未然に防止することができる。

【００９９】・前記実施形態では、負荷の大きさの検出
を、大きさL1，L2を使用して行っている。訂正前データ
領域Ａの大きさL1のみを使用して、又は、訂正後データ
領域Ｃの大きさL2のみを使用して行ってもよい。

【０１００】そして、訂正後データ領域Ａの大きさL1の
みを使用した場合には、訂正後データ領域Ａの大きさL1
が予め定めた基準値L1kより小さいとき、負荷が小さく
エラー訂正処理回路部２４の訂正処理が速やかに行われ
ているとして、クロック信号CLKの周期Tを長く（周波数
を下げる）ようにする。反対に、訂正後データ領域Ａの
大きさL1が予め定めた基準値L1kより大きい場合には、
負荷が大きくエラー訂正処理回路部２４の訂正処理が遅
いとして、クロック信号CLKの周期Tを短く（周波数を上
げる）ようにする。

【０１０１】一方、訂正後データ領域Ｃの大きさL2のみ
を使用した場合には、訂正後データ領域Ｃの大きさL2が
予め定めた基準値L2kより大きい場合には、負荷が小さ
くエラー訂正処理回路部２４の訂正処理が速やかに行わ
れているとして、クロック信号CLKの周期Tを長く（周波
数を下げる）ようにする。反対に、訂正後データ領域Ｃ
の大きさL2が予め定めた基準値より小さい場合には、負
荷が大きくエラー訂正処理回路部２４の訂正処理が遅い
として、クロック信号CLKの周期Tを短く（周波数を上げ
る）ようにする。

【０１０２】従って、これらの各場合においてもバッフ
ァメモリ１３の規模を小さくできるとともに、規模の縮
小に伴うオーバーフローの発生も未然に防止することが
できる。

【０１０３】勿論、大きさL1，L2を使用した場合におい
ても、前記したように、増加率及び減少率や、連続回数
を求めて負荷の大小を検出するようにして実施してもよ
い。この場合においてもバッファメモリ１３の規模を小
さくできるとともに、規模の縮小に伴うオーバーフロー
の発生も未然に防止することができる。

【０１０４】・又、負荷の検出を、空データ領域Ｄの大
きさに基づいて行ってもよい。この場合、例えば、空デ
ータ領域Ｄの大きさが基準値を超える場合には、負荷が
小さく訂正処理が速やかに行われていると判断し、クロ
ック信号CLKの周期Tを長くする。又、空データ領域Ｄの
大きさが基準値以下の場合には、負荷が大きく訂正処理
が遅れていると判断し、クロック信号CLKの周期Tを短く
する。

【０１０５】勿論、空データ領域Ｄの大きさを使用した
場合においても、前記したように、増加率及び減少率
や、連続回数を求めて負荷の大小を検出するようにして
実施してもよい。従って、この各場合においてもバッフ
ァメモリ１３の規模を小さくできるとともに、規模の縮
小に伴うオーバーフローの発生も未然に防止することが
できる。

【０１０６】・又、負荷の検出をバッファメモリ１３の
データ領域の大きさ以外で、即ちポインタ３６の内容以
外で行ってもよい。例えば、新たにタイマ等の計時手段
を追加し、エラー訂正処理回路部２４が１セクタ分のエ
ラー訂正処理に要する演算情報としての時間を計時手段
にて計時し、その時間に基づいて負荷の大小の検出す
る。この場合、計時手段が計時した時間が予め定めた基
準時間より長い場合には、負荷が大きく訂正処理が遅れ
ていると判断し、クロック信号CLKの周期Tを短くする。
又、計時手段が計時した時間が予め定めた基準時間より
短い場合には、負荷が小さく訂正処理が速やかに行われ
ていると判断し、クロック信号CLKの周期Tを長くする。

【０１０７】従って、この場合においてもバッファメモ
リ１３の規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生も未然に防止することができ
る。 ・さらに又、負荷の検出を以下のように行ってもよい。
即ち、エラー訂正処理回路部２４に構成されているシン
ドローム生成回路３１において、誤りがない場合には求
めらるシンドロームの数はゼロとなり、誤りがありその
誤りの数が多いほど求められるシンドロームの数は多く
なる。このシンドロームの数が多いほど、エラー訂正処
理回路部２４が行うエラー訂正処理に要する時間が長く
なり負荷が大きいことを意味する。

【０１０８】そして、このことに着目して、シンドロー
ム生成回路３１が求めたシンドロームの数を、例えば、
シンドローム生成回路３１内に図３に破線で示すように
誤り数カウンタ３１ａを設け、そのカウンタ３１ａにて
カウントさせる。そして、図４に破線で示すように、そ
の誤り数カウンタ３１ａがカウントしたシンドロームの
数を演算情報として訂正処理能力制御回路２５に出力す
る。訂正処理能力制御回路２５は、そのシンドロームの
数に基づいて負荷の大小の検出する。この場合、シンド
ロームの数が予め定めた数より大きい場合には、負荷が
大きく訂正処理が遅れると判断し、クロック信号CLKの
周期Tを短くする。又、シンドロームの数が予め定めた
数より小さい場合には、負荷が小さく訂正処理が速やか
に行われると判断し、クロック信号CLKの周期Tを長くす
る。

【０１０９】勿論、前記したポインタ３６の内容と誤り
数カウンタ３１ａの内容の２つの内容に基づいて、負荷
の大小を検出してもよい。従って、この各場合において
もバッファメモリ１３の規模を小さくできるとともに、
規模の縮小に伴うオーバーフローの発生も未然に防止す
ることができる。

【０１１０】・又、シンドローム生成回路３１の訂正結
果レジスタ３５に記録した誤り位置（バイト）とその正
しい値の数を演算情報として、図４に破線で示すよう
に、訂正処理能力制御回路２５に出力する。訂正処理能
力制御回路２５は、その数に基づいて負荷の大小の検出
する。この場合、数が予め定めた数より大きい場合に
は、負荷が大きく訂正処理が遅れると判断し、クロック
信号CLKの周期Tを短くする。又、数が予め定めた数より
小さい場合には、負荷が小さく訂正処理が速やかに行わ
れると判断し、クロック信号CLKの周期Tを長くする。

【０１１１】勿論、前記したポインタ３６の内容と訂正
結果レジスタ３５の内容の２つの内容に基づいて負荷の
大小を検出したり、前記した誤り数カウンタ３１ａの内
容と訂正結果レジスタ３５の内容の２つの内容に基づい
て負荷の大小を検出したり、さらに、ポインタ３６の内
容、誤り数カウンタ３１ａの内容及び訂正結果レジスタ
３５の内容の３つの内容に基づいて負荷の大小を検出し
てもよい。

【０１１２】従って、この各場合においもバッファメモ
リ１３の規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生も未然に防止することができ
る。・前記実施形態では、訂正処理能力制御回路２５か
ら出力されるクロック信号CLKはエラー訂正処理回路部
２４の各回路３１〜３４に一様に出力している。これ
を、それぞれ各回路３１〜３４に対してそれぞれ異なる
周期Tのクロック信号CLKを生成して出力するようにして
もよい。この場合、各回路３１〜３４に出力されるクロ
ック信号CLKの制御のための負荷に対する調整量ΔTd，
ΔTuの値は全て同じであったり、相違させて実施しても
よい。

【０１１３】又、各回路３１〜３４をそれぞれグループ
に分け、その分けたグループ毎にそれぞれ異なる周期T
のクロック信号CLKを生成して出力するようにしてもよ
い。この場合にも、各グループに出力されるクロック信
号CLKの制御のための負荷に対する調整量ΔTd，ΔTuの
値は全て同じであったり、相違させて実施してもよい。

【０１１４】又、演算処理時間を要する回路（例えば、
誤り位置多項式及び数値多項式生成回路３２や誤り位置
・数値検出回路３３）のみ、クロック信号CLKを負荷に
応じて変更し、他の回路３１，３３，３４については負
荷の大小に関係なく常に一定の周期のクロック信号CLK
を生成し出力するようにして実施してもよい。

【０１１５】従って、この各場合においてもバッファメ
モリ１３の規模を小さくできるとともに、規模の縮小に
伴うオーバーフローの発生も未然に防止することができ
る。 ・さらに、エラー訂正処理を３回行っても訂正不能のイ
ンターリーブが存在する場合には、この結果を演算情報
として負荷が大きく訂正処理が遅れると判断し、クロッ
ク信号CLKの周期Tを短くするようにしてもよい。従っ
て、この各場合においてもバッファメモリ１３の規模を
小さくできるとともに、規模の縮小に伴うオーバーフロ
ーの発生も未然に防止することができる。

【０１１６】つまり、前記実施形態では、インターリー
ブ１〜ｎの各位置０〜１１９毎のエラー訂正が行われ、
訂正不能のインターリーブが存在した場合には、再度の
訂正処理を行うことによって完全にエラー訂正できる場
合があるため、再び同じ訂正処理を行うようになってい
る。そして、本実施形態では、１つのセクタのデータに
ついて訂正処理を３回行っても訂正不能のインターリー
ブが存在する場合には、当該セクタのエラー訂正処理を
終了するようになっている。この場合、再び光ディスク
駆動装置３を駆動させて光ディスク４から当該データを
読み出さなければならず、エラー訂正処理回路部２４の
訂正処理が遅れるからである。

【０１１７】・又、前記１つのセクタのデータについて
訂正処理の回数は予め３回と設定したが、この回数は０
回、１回、２回又は４回以上と適宜変更して実施しても
よい。さらに、この回数を演算情報とし、その時々で同
様に変更するように内部プロセッサ２１からの制御で変
更してもよい。そして、これらの場合、回数の多いほ
ど、エラー訂正処理回路部２４の訂正処理に要する時間
が多くなることから、設定した回数に応じて、前記基本
周期Ta，Tbを変更して実施してもよい。つまり、回数の
多いほど、基本周期Ta，Tbを短くする。

【０１１８】この場合においても、バッファメモリ１３
の規模を小さくできるとともに、規模の縮小に伴うオー
バーフローの発生も未然に防止することができる。 ・又、負荷の検出に行うとき、リードデータから再生ク
ロックを抽出しその再生クロックをリード情報として入
力して負荷の検出してもよい。つまり、再生クロックの
周期が短いほど、訂正前データが増大することから負荷
が大きくなる。反対に、再生クロックの周期が長いほ
ど、訂正前データが減少することから負荷が小さくな
る。そして、これら周期を検出することによって、クロ
ック信号CLKの周期Tを制御することができる。又、再生
クロックが発生していない時には、リードデータが何ら
かの原因で読み出されていないので、読み取り不能信号
HSGと同様にクロック信号CLKの出力を停止させる。

【０１１９】この場合においても、バッファメモリ１３
の規模を小さくできるとともに、規模の縮小に伴うオー
バーフローの発生も未然に防止することができる。 ・又、負荷の検出に行うとき、内部プロセッサ２１から
光ディスク駆動装置３がサーボエラーの信号を入力した
時、サーボエラーの信号をリード情報として入力して負
荷の検出してもよい。この場合、訂正前データが減少す
るとして負荷が小さくなる。この場合においても、バッ
ファメモリ１３の規模を小さくできるとともに、規模の
縮小に伴うオーバーフローの発生も未然に防止すること
ができる。

【０１２０】・前記実施形態では、負荷の大小でエラー
訂正処理回路部２４の処理速度を制御した。これを図７
に示すように、負荷の大小に基づいてバッファメモリ１
３に記憶した訂正後データを読み出しコンピュータ２に
出力する外部インターフェース回路１４の読み出し速度
を制御してもよい。

【０１２１】図７において、訂正処理能力制御回路部２
５の負荷検出回路３７の負荷検出に基づいて能力制御回
路３８は、外部インターフェース回路１４の読み出し速
度を決定するクロック信号を同インターフェース回路１
４に出力する。つまり、前記実施形態と同様に、能力制
御回路３８は負荷の大小によってクロック信号の周期を
変更して出力する。

【０１２２】因みに、エラー訂正処理回路部２４にかか
る負荷が大きい場合には、訂正処理が遅く訂正後データ
の量は少ないと判断し、読み出し速度もそれに対応して
遅くてもよいことからクロック信号の周期を長くする。
反対に、エラー訂正処理回路部２４にかかる負荷が小さ
い場合には、訂正処理が速やかに行われ訂正後データの
量は多くなると判断し、読み出し速度を速くする必要が
あることからクロック信号の周期を短くする。この場合
においても、バッファメモリ１３の規模を小さくできる
とともに、規模の縮小に伴うオーバーフローの発生も未
然に防止することができる。

【０１２３】さらに、この場合、外部インターフェース
回路１４とともに前記エラー訂正処理回路部２４の処理
速度もあわせて制御するようにしてもよい。この場合に
も、バッファメモリ１３の規模を小さくできるととも
に、規模の縮小に伴うオーバーフローの発生も未然に防
止することができる。

【０１２４】・前記実施形態では、クロック信号CLKの
周期Tをその時の周期T（第１及び第２基本周期Ta，Tbを
含む）と調整量ΔTd，ΔTu，ΔT0を使って求めた。これ
を、その時々の負荷に対するクロック信号CLKの周期Tが
一義的に決めたデータを予め用意して該データに基づい
て実施してもよい。この場合においても、バッファメモ
リ１３の規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生も未然に防止することができ
る。

【０１２５】・前記実施形態では、訂正前データと訂正
後データは、共に１つのバッファメモリ１３を共有しそ
れぞれ同バッファメモリ１３に記憶されるようになって
いた。これを、訂正前データと訂正後データをそれぞれ
個別のメモリを設け、その個別のメモリに記憶するよう
にして実施してもよい。又、１つのメモリであっても、
その記憶領域をそれぞれ訂正前データを記憶領域と訂正
後データを記憶する領域を予め個々独立に決めて、その
決められた領域にそれぞれ独立に記憶するように実施し
てもよい。

【０１２６】この場合においても、バッファメモリ１３
の規模を小さくできるとともに、規模の縮小に伴うオー
バーフローの発生も未然に防止することができる。 ・前記実施形態では、光ディスク４に記録されたリード
データから抽出された訂正前データをエラー訂正処理を
行うものに具体化したが、光ディスク４に記録されたデ
ータに限定されるものではなく、訂正前データをエラー
訂正処理を行うものであるなら、磁気ディスクやその他
記録媒体に記録されたデータをエラー訂正処理する処理
装置に応用してもよい。この場合においても、バッファ
メモリ１３の規模を小さくできるとともに、規模の縮小
に伴うオーバーフローの発生も未然に防止することがで
きる。

【０１２７】・前記実施形態のエラー訂正処理回路部２
４は、シンドロームを求めユークリッド互助法により誤
り位置及び数値多項式を求めてエラー訂正処理を行うも
のであったが、その他の方法でエラー訂正する訂正処理
装置に応用してもよい。この場合においても、バッファ
メモリ１３の規模を小さくできるとともに、規模の縮小
に伴うオーバーフローの発生も未然に防止することがで
きる。

【０１２８】上記各実施の形態から把握できる請求項以
外の技術的思想について、以下にその効果とともに記載
する。 （イ）請求項７に記載のエラー訂正処理装置の制御方法
において、前記エラー訂正処理回路部の演算情報は、そ
のエラー訂正処理回路部のエラー訂正に要する時間であ
ることを特徴とするエラー訂正処理装置の制御方法。

【０１２９】（ロ）請求項７に記載のエラー訂正処理装
置の制御方法において、前記エラー訂正処理回路部の演
算情報は、前記エラー訂正処理回路部が求めたエラー訂
正の数であることを特徴とするエラー訂正処理装置の制
御方法。

【０１３０】（ハ）請求項７に記載のエラー訂正処理装
置の制御方法において、前記エラー訂正処理回路部の演
算情報は、前記エラー訂正処理回路部が１つのセクタに
ついて行うエラー訂正処理回数であることを特徴とする
エラー訂正処理装置の制御方法。

【０１３１】上記（イ）〜（ハ）によれば、負荷は前記
エラー訂正処理回路部の演算情報（エラー訂正に要する
時間、エラー訂正の数又はエラー訂正処理回数）に基づ
いて検出される。そして、エラー訂正処理回路部の訂正
処理速度又は訂正後データの読み出し速度は負荷に応じ
て訂正処理速度が変更される。従って、メモリに記憶す
る訂正前データのデータ量と処理後データのデータ量を
調整することができる。その結果、訂正前データと訂正
後データを記憶するメモリの規模を小さくできるととも
に、規模の縮小に伴うオーバーフローの発生を未然に防
止することができる。

【０１３２】（ニ）請求項８に記載のエラー訂正処理装
置の制御方法において、前記ディスク駆動装置のリード
情報は、そのディスク駆動装置の読み出し速度に基づい
て検出されることを特徴とするエラー訂正処理装置の制
御方法。

【０１３３】（ホ）請求項８に記載のエラー訂正処理装
置の制御方法において、前記ディスク駆動装置のリード
情報は、そのディスク駆動装置のシーク情報に基づいて
検出されることを特徴とするエラー訂正処理装置の制御
方法。

【０１３４】（へ）請求項８に記載のエラー訂正処理装
置の制御方法において、前記ディスク駆動装置のリード
情報は、そのディスク駆動装置が読み出したリードデー
タに基づいて検出されることを特徴とするエラー訂正処
理装置の制御方法。

【０１３５】上記（ニ）〜（ヘ）によれば、負荷はディ
スク駆動装置からのリード情報（読み出し速度、シーク
情報又はリードデータ）に基づいて検出される。そし
て、エラー訂正処理回路部の訂正処理速度又は訂正後デ
ータの読み出し速度は負荷に応じて訂正処理速度が変更
される。従って、メモリに記憶する訂正前データのデー
タ量と処理後データのデータ量を調整することができ
る。その結果、訂正前データと訂正後データを記憶する
メモリの規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生を未然に防止することができ
る。

【０１３６】（ト）請求項１１に記載のエラー訂正処理
装置において、前記能力制御回路は、前記負荷が大きい
とき動作クロック信号の周期を短くし、負荷が小さいと
き動作クロック信号の周期を長くすることを特徴とする
エラー訂正処理装置。

【０１３７】上記（ト）によれば、エラー訂正処理回路
部は訂正処理能力制御回路部からの制御信号（動作クロ
ック信号）に基づいて負荷に応じた訂正処理速度に制御
される。従って、メモリに記憶する訂正前データのデー
タ量と処理後データのデータ量を調整することができ
る。その結果、訂正前データと訂正後データを記憶する
メモリの規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生を未然に防止することができ
る。

【０１３８】（チ）請求項１３に記載のエラー訂正処理
装置において、前記能力制御回路は、前記負荷が大きい
とき動作クロック信号の周期を短くし、負荷が小さいと
き動作クロック信号の周期を長くすることを特徴とする
エラー訂正処理装置。

【０１３９】上記（チ）によれば、訂正後データの読み
出し速度は訂正処理能力制御回路部からの制御信号（動
作クロック信号）に基づいて負荷に応じた速度に制御さ
れる。従って、メモリに記憶する訂正前データのデータ
量と処理後データのデータ量を調整することができる。
その結果、訂正前データと訂正後データを記憶するメモ
リの規模を小さくできるとともに、規模の縮小に伴うオ
ーバーフローの発生を未然に防止することができる。

【０１４０】（リ）請求項１６に記載のエラー訂正処理
装置において、前記ディスク駆動装置のリード情報は、
そのディスク駆動装置の読み出し速度信号であることを
特徴とするエラー訂正処理装置。

【０１４１】（ヌ）請求項１６に記載のエラー訂正処理
装置において、前記ディスク駆動装置のリード情報は、
そのディスク駆動装置のシーク情報であることを特徴と
するエラー訂正処理装置。

【０１４２】（ル）請求項１６に記載のエラー訂正処理
装置において、前記ディスク駆動装置のリード情報は、
そのディスク駆動装置が読み出したリードデータである
ことを特徴とするエラー訂正処理装置。

【０１４３】上記（リ）〜（ル）によれば、負荷はディ
スク駆動装置のリード情報（読み出し速度信号、シーク
情報又はリードデータ）を入力して検出される。そし
て、エラー訂正処理回路部の訂正処理速度又は訂正後デ
ータの読み出し速度は負荷に応じて訂正処理速度が変更
される。従って、メモリに記憶する訂正前データのデー
タ量と処理後データのデータ量を調整することができ
る。その結果、訂正前データと訂正後データを記憶する
メモリの規模を小さくできるとともに、規模の縮小に伴
うオーバーフローの発生を未然に防止することができ
る。

【０１４４】

【発明の効果】請求項１〜１８に記載の発明によれば、
メモリに記憶する訂正前データのデータ量と処理後デー
タのデータ量を調整することができ、訂正前データと訂
正後データを記憶するメモリの規模を小さくできるとと
もに、規模の縮小に伴うオーバーフローの発生を未然に
防止することができる。

【図面の簡単な説明】

【図１】光ディスク制御装置の全体構成を説明するため
のブロック図

【図２】光ディスクコントローラ内に設けられたエラー
訂正処理のための回路構成を示すブロック図

【図３】エラー訂正処理回路部の回路構成を説明するた
めのブロック図

【図４】訂正処理能力制御回路部の回路構成を説明する
ためのブロック図

【図５】メモリバッファとポインタとの関係を説明する
説明図

【図６】１セクタ分のデータ配列を説明するための図

【図７】訂正処理能力制御回路部の別例を説明するため
のブロック図

【符号の説明】

１ 光ディスク制御装置 ２ コンピュータ ３ 光ディスク駆動装置 ４ 光ディスク １２ 光ディスクコントローラ １３ バッファメモリ １４ 外部インターフェース回路 １５ 入出力駆動回路 ２１ 内部プロセッサ ２２ デコーダ ２４ エラー訂正処理回路部 ２５ 訂正処理能力制御回路部 ３１ シンドローム生成回路 ３２ 誤り位置多項式及び誤り数値多項式生成回路 ３３ 誤り位置・数値検出回路 ３４ 書き換え処理回路 ３５ 訂正結果レジスタ ３６ ポインタ ３７ 負荷検出回路 ３８ 能力制御回路 ４１ 分周比制御回路 ４２ クロック制御・分周回路 CLK クロック信号 T 周期

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷島 秀明 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 上松 史明 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 堀部 康司 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 中野 学 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B065 BA03 EA03 EA36

Claims (18)

【特許請求の範囲】
1. 【請求項１】 訂正前データを入力しエラー訂正処理し
   た後、そのエラー訂正を行った訂正前データを訂正後デ
   ータとして出力するエラー訂正処理装置の制御方法にお
   いて、 前記エラー訂正処理装置にかかる負荷に応じて訂正処理
   速度を変更するようにしたことを特徴とするエラー訂正
   処理装置の制御方法。
2. 【請求項２】 メモリから読み出した訂正前データをエ
   ラー訂正処理回路部にてエラー訂正処理した後、そのエ
   ラー訂正を行った訂正前データを訂正後データとして前
   記メモリ又は別のメモリに記憶するエラー訂正処理装置
   の制御方法において、 前記エラー訂正処理回路部にかかる負荷を検出し、その
   検出した負荷に応じてエラー訂正処理回路部の訂正処理
   速度を変更するようにしたことを特徴とするエラー訂正
   処理装置の制御方法。
3. 【請求項３】 請求項２に記載のエラー訂正処理装置の
   制御方法において、 前記エラー訂正処理回路部における訂正処理速度の変更
   は、エラー訂正処理回路部の動作クロック信号の周期を
   前記負荷に応じて変更して行うことを特徴とするエラー
   訂正処理装置の制御方法。
4. 【請求項４】 メモリから読み出した訂正前データをエ
   ラー訂正処理回路部にてエラー訂正処理した後、そのエ
   ラー訂正を行った訂正前データを訂正後データとして前
   記メモリ又は別のメモリに記憶するエラー訂正処理装置
   の制御方法において、 前記エラー訂正処理回路部にかかる負荷を検出し、その
   検出した負荷に応じて前記メモリに記憶した訂正後デー
   タの読み出し速度を変更するようにしたことを特徴とす
   るエラー訂正処理装置の制御方法。
5. 【請求項５】 請求項４に記載のエラー訂正処理装置の
   制御方法において、 前記訂正後データの読み出し速度の変更は、前記訂正後
   データの読み出す外部インターフェイス回路の動作クロ
   ック信号の周期を前記負荷に応じて変更して行うことを
   特徴とするエラー訂正処理装置の制御方法。
6. 【請求項６】 請求項２〜５のいずれか１項に記載のエ
   ラー訂正処理装置の制御方法において、 前記負荷は、メモリに記憶された前記訂正前データ及び
   訂正後データの少なくともいずれか一方のデータ量に基
   づいて検出されることを特徴とするエラー訂正処理装置
   の制御方法。
7. 【請求項７】 請求項２〜５のいずれか１項に記載のエ
   ラー訂正処理装置の制御方法において、 前記負荷は、前記エラー訂正処理回路部の演算情報に基
   づいて検出されることを特徴とするエラー訂正処理装置
   の制御方法。
8. 【請求項８】 請求項２〜５のいずれか１項に記載のエ
   ラー訂正処理装置の制御方法において、 前記負荷は、ディスクに記録されたデータを読み出し訂
   正前データの元となるリードデータとして出力するディ
   スク駆動装置のリード情報に基づいて検出されることを
   特徴とするエラー訂正処理装置の制御方法。
9. 【請求項９】 メモリから読み出した訂正前データをエ
   ラー訂正処理回路部にてエラー訂正処理した後、そのエ
   ラー訂正を行った訂正前データを訂正後データとして前
   記メモリ又は別のメモリに記憶するエラー訂正処理装置
   において、 前記エラー訂正処理回路部にかかる負荷を検出し、その
   検出した負荷に応じてエラー訂正処理回路部の訂正処理
   速度を制御する制御信号を生成する訂正処理能力制御回
   路部を設けたことを特徴とするエラー訂正処理装置。
10. 【請求項１０】 請求項９に記載のエラー訂正処理装置
    において、 前記訂正処理能力制御回路部は、 前記負荷を検出する負荷検出回路と、 前記負荷検出回路が検出した負荷に応じてエラー訂正処
    理回路部の訂正処理速度を制御する制御信号を生成する
    能力制御回路とから構成したことを特徴とするエラー訂
    正処理装置。
11. 【請求項１１】 請求項１０に記載のエラー訂正処理装
    置において、 前記能力制御回路の制御信号は、エラー訂正処理回路部
    の処理動作のための動作クロック信号であって、その動
    作クロック信号の周期を前記負荷に応じて変更させるこ
    とを特徴とするエラー訂正処理装置。
12. 【請求項１２】 メモリから読み出した訂正前データを
    エラー訂正処理回路部にてエラー訂正処理した後、その
    エラー訂正を行った訂正前データを訂正後データとして
    前記メモリ又は別のメモリに記憶するエラー訂正処理装
    置において、 前記エラー訂正処理回路部にかかる負荷を検出し、その
    検出した負荷に応じて前記メモリに記憶した訂正後デー
    タの読み出し速度を制御する制御信号を生成する訂正処
    理能力制御回路を設けたことを特徴とするエラー訂正処
    理装置。
13. 【請求項１３】 請求項１２に記載のエラー訂正処理装
    置において、 前記能力制御回路は、前記訂正後データの読み出す外部
    インターフェイス回路の動作させる動作クロック信号を
    生成回路であって、その動作クロック信号の周期を前記
    負荷に応じて変更させることを特徴とするエラー訂正処
    理装置。
14. 【請求項１４】 請求項９〜１３のいずれか１項に記載
    のエラー訂正処理装置において、 前記負荷は、前記メモリに記憶された前記訂正前データ
    及び訂正後データの少なくともいずれか一方のデータ量
    をポインタの内容から検出されることを特徴とするエラ
    ー訂正処理装置。
15. 【請求項１５】 請求項９〜１３のいずれか１項に記載
    のエラー訂正処理装置において、 前記負荷は、前記エラー訂正処理回路部が求めたエラー
    訂正の数をカウントするカウンタの内容から検出される
    ことを特徴とするエラー訂正処理装置。
16. 【請求項１６】 請求項９〜１３のいずれか１項に記載
    のエラー訂正処理装置において、 前記負荷は、ディスクに記録されたデータを読み出し訂
    正前データの元となるリードデータとして出力するディ
    スク駆動装置のリード情報を入力して検出されることを
    特徴とするエラー訂正処理装置。
17. 【請求項１７】 メモリから読み出した訂正前データを
    エラー訂正処理し訂正後データとして出力するエラー訂
    正処理回路部にかかる負荷を検出する負荷検出回路と、 前記負荷検出回路が検出した負荷に応じてエラー訂正処
    理回路部の訂正処理速度を制御する制御信号を生成する
    能力制御回路とを設けたことを特徴とする訂正処理能力
    制御回路。
18. 【請求項１８】 メモリから読み出した訂正前データを
    エラー訂正処理し訂正後データとして出力するエラー訂
    正処理回路部にかかる負荷を検出する負荷検出回路と、 前記負荷検出回路が検出した負荷に応じて訂正後データ
    を外部装置に出力する外部インターフェースの読み出し
    速度を制御する制御信号を生成する能力制御回路とを設
    けたことを特徴とする訂正処理能力制御回路。