JP4870292B2

JP4870292B2 - 割り込み処理可能な情報処理装置

Info

Publication number: JP4870292B2
Application number: JP2001295412A
Authority: JP
Inventors: 忠由小堀
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2012-02-08
Anticipated expiration: 2021-09-27
Also published as: US20030061425A1; JP2003108258A; US6973583B2

Description

【０００１】
【発明の属する技術分野】
本発明は、割り込み処理を通知する割り込み信号を受けると、所定の周期を有するクロックに代えて前記クロックよりも短い周期を有するクロックに基づいて動作する情報処理装置に関する。
【０００２】
【従来の技術】
情報処理装置のアイドリング状態での消費電力の低減を図るために、一般的には、情報処理装置には、低速および高速のクロックを生成するための低速クロック生成回路および高速クロック生成回路が設けられている。
アイドリング状態では、情報処理装置の中央演算処理装置（以下、単にＣＰＵと称する。）には、低速クロック生成回路からの低速クロックが供給され、これによりアイドリング時の低い消費電力の実現が図られる。
【０００３】
情報処理装置に処理させるべきデータが送られるとき、この情報処理装置へのデータの供給に先立って、割り込み信号が情報処理装置に送られる。情報処理装置の前記ＣＰＵは、この割り込み信号を受けると、割り込み処理を行うべく、割り込み処理へ移行するための準備をする。前記ＣＰＵは、前記移行準備状態を終えると、非動作状態にある前記高速クロック生成回路を動作させるための制御信号をクロック切り替え回路を経て高速クロック生成回路に、発振開始信号として出力する。高速クロック生成回路は、前記発振開始信号を受けると、高速クロックの生成を開始し、この高速クロックが前記クロック切り替え回路により、低速クロックに代えて前記ＣＰＵに供給されると、該ＣＰＵは、割り込み処理を行うべく、高速動作を開始する。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の前記情報処理装置では、高速クロック生成回路を動作させるための発振開始信号が、前記ＣＰＵを経由して該クロック生成回路に供給される。すなわち、前記ＣＰＵが割り込み信号を受けてから該ＣＰＵが割り込み処理へ移行する準備に要する移行準備時間は、前記ＣＰＵから前記発振開始信号が出力されることはなく、しかも、前記高速クロック生成回路は前記発振開始信号を受けてから、所定の発振安定時間の経過後、安定した高速クロックを発生する。そのため、前記したＣＰＵが割り込み信号を受けてから安定した高速クロックを受けて割り込み処理を開始するまでの待ち時間として、該ＣＰＵの前記移行準備時間に加えて、高速クロックが安定するまでの発振安定時間が必要となる。このことから、従来の前記情報処理装置では、割り込み信号を受けてから割り込み処理を開始するまでに、前記移行準備時間と発振安定時間との和で表される比較的長い待ち時間が必要であった。
【０００５】
そこで、本発明の目的は、割り込み信号を受けてからその割り込み処理を実際に開始するまでの待ち時間の短縮化を図り得る情報処理装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る情報処理装置は、割り込み処理可能の情報処理装置であって、第１のクロックに基づいて動作する中央演算処理装置と、割り込み処理を通知する割り込み信号を受けるとき、第１のクロックの周期よりも短い周期を有する第２のクロックを生成する第２クロック生成回路と、記憶部を備える割り込み制御回路とを有し、前記割り込み信号は、前記割り込み制御回路に入力されると共に、前記第２クロック生成回路にも同時に入力され、前記割り込み制御回路は、前記第２のクロックを受けるとき、前記割り込み処理のためのデータを前記記憶部に一時的に格納すべく動作可能であり、前記割り込み信号を受けると、前記割り込み処理の開始を前記中央演算処理装置に通知すべく該中央演算処理装置にスタート信号を出力し、前記記憶部に格納された前記データを順次前記中央演算処理装置に供給することを特徴とする。
【００１１】
本発明に係る情報処理装置では、前記割り込み信号を前記割り込み制御回路が受けると、該割り込み制御回路は前記ＣＰＵに、割り込み処理の開始を通知するスタート信号を出力する。前記ＣＰＵが前記スタート信号を受けると、前記ＣＰＵは前記第１のクロックに基づいて、割り込み処理の準備を開始する。
他方、前記第２クロック生成回路が、前記割り込み信号を受けると、前記ＣＰＵが割り込み処理の準備に入ると同時的に、前記第２クロック生成回路は、前記第２のクロックの生成を開始し、前記第２クロック生成回路は前記第２のクロックを前記割り込み制御回路に出力する。
【００１２】
前記割り込み制御回路は、発振が安定した前記第２のクロックを受けると、前記第２のクロックに基づいて動作する。前記割り込み制御回路の記憶部は、前記第２のクロックに基づいて、割り込み処理のためのデータを一時的に格納すると該データを順次前記ＣＰＵに供給する。
【００１３】
本発明に係る情報処理装置では、前記割り込み制御回路および第２クロック生成回路が割り込み信号を受けると、前記ＣＰＵが割り込み処理の準備を開始すると同時に、これに並行して前記第２クロック生成回路が前記第２のクロックの生成を開始することから、前記ＣＰＵの前記割り込み処理の準備と並行して前記第２クロックの発振安定を図ることができる。従って、前記割り込み制御回路は、低速で動作する前記ＣＰＵの割り込み処理の準備の完了を待つことなく、高速で送信される割り込み処理データを一時的に確実に格納すべく早期に割り込み処理データを受信可能な状態に移行する。この割り込み制御回路により受信され、これに一時的に格納された前記処理データは、前記ＣＰＵに順次供給されることにより、該ＣＰＵに高速で前記割り込み処理データが直接的に供給されたときに生じるであろうデータのオーバフローによるその欠落を招くことなく、低速動作する前記ＣＰＵにより、確実に前記処理データを処理することができる。
従って、本発明に係る情報処理装置によれば、前記したと同様に、前記割り込み信号を受けてから割り込み処理を開始するまでの時間の短縮化が可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
図１は、本発明に係る具体例１の情報処理装置１０を示すブロック図である。
前記情報処理装置１０は、例えば、従来よく知られたＬＳＩと称する大規模集積回路の一部として、半導体チップに組み込まれる。前記情報処理装置１０は、第１のクロックを生成する第１クロック生成回路１１と、前記第１のクロックよりも高速の、すなわち、前記第１のクロックの周期よりも短い周期を有する第２のクロックを生成する第２クロック生成回路と、前記第１および第２の両クロックを受け、該第１および第２のクロックのいずれか一方のクロックを選択的に出力するクロック切り替え回路１３と、前記クロック切り替え回路１３を経て供給される前記クロック生成回路１１または１２からのクロックで動作する中央演算処理装置（ＣＰＵ）１４と、前記情報処理装置１０に処理させるべきデータが送られるに先立ち、前記ＬＳＩの外部または内部からの割り込み信号を受けると、前記ＣＰＵ１４に割り込み処理への移行準備の開始と第２クロック生成回路１２に前記第２のクロックの生成開始とを通知する、スタート信号を前記ＣＰＵ１４および前記第２クロック生成回路１２のそれぞれに出力する割り込み制御回路１５とを備える。
【００１５】
前記第１クロック生成回路１１は、例えば前記情報処理装置１０の起動と同時に起動され、クロック生成回路１１からの第１のクロックは、クロック切り替え回路１３を経て前記ＣＰＵ１４に供給される。
前記ＣＰＵ１４は、そのホルトモードでは、この第１のクロックの供給を受けて待機状態におかれる。
第２クロック生成回路１２は、前記したＣＰＵ１４のホルトモードでは、第２のクロックを生成することのない非発振状態にある。前記第２クロック生成回路１２は、前記割り込み制御回路１５からのスタート信号を受けると、第２のクロックを生成すべく発振動作を開始する。
【００１６】
前記割り込み制御回路１５は、割り込み処理の開始を通知する割り込み信号を受けると、前記第２のクロックを発振させるべく前記スタート信号を前記第２クロック生成回路１２に出力する。割り込み制御回路１５から出力された前記スタート信号は、同時に、前記ＣＰＵ１４に入力する。
前記ＣＰＵ１４は、割り込み制御回路１５から前記スタート信号を受けると、割り込み処理へ移行するための準備を開始する。
また、クロック切り替え回路１３は、前記ＣＰＵ１４が割り込み処理へ移行するための準備を完了し、しかも前記第２クロック生成回路１２からの第２のクロックの発振が安定した後、該第２のクロックを、前記第１クロック生成回路１１からの第１のクロックに代えて、前記ＣＰＵ１４に供給すべく、切り替え動作を行う。
【００１７】
前記情報処理装置１０の動作を図２のフローチャートに沿って説明する。
前記情報処理装置１０のアイドリング状態では、ＣＰＵ１４の電力の消費を抑えるために、該ＣＰＵ１４は、前記したホルトモードと称する待機状態にある。
待機状態で、前記割り込み制御回路１５が、例えば、前記ＬＳＩの外部から前記割り込み信号を受けると、前記スタート信号を前記ＣＰＵ１４および前記第２クロック生成回路１２に送出することにより、割り込み処理の開始を前記ＣＰＵ１４に通知し、かつ前記第２のクロックの生成の開始を前記第２クロック生成回路１２に通知する（ステップＳ１０）。
【００１８】
前記ＣＰＵ１４が割り込み処理の開始の通知を受けると、前記ＣＰＵ１４は、ホルトモードを抜けて動作モードに移行する（ステップＳ１１）。
前記ＣＰＵ１４は、動作モードに移行する（ステップＳ１１）と、該動作モードに移行した前記ＣＰＵ１４は、割り込み処理へ移行するための準備を開始する（ステップＳ１２）。
【００１９】
他方、前記第２クロック生成回路１２が前記スタート信号を受けると、前記第２クロック生成回路１２は、前記第２のクロックの生成を開始する（ステップＳ１３）。
【００２０】
前記第２クロック生成回路１２から第２のクロックを受けるクロック切り替え回路１３は、前記第２のクロックの発振が安定するに要する発振安定時間および前記ＣＰＵ１４が割り込み処理へ移行準備に要する移行準備時間のうちのいずれか一方の長い方の時間の経過後、前記ＣＰＵ１４への供給クロックを第１クロックから第２のクロックに切り替える（ステップＳ１４）。
このクロックの切り替えにより、前記ＣＰＵ１４は、高速処理での動作を開始し（ステップＳ１５）、割り込みデータを高速で処理する。
【００２１】
前記情報処理装置１０の動作を、更に、図３のタイムチャートに沿って説明する。
前記割り込み制御回路１５が割り込み信号を受けると（Ｔ１０）、前記割り込み制御回路１５は、前記第２クロック生成回路１２および前記ＣＰＵ１４に、同時的にスタート信号を出力する（Ｔ１１）。
前記スタート信号を前記ＣＰＵ１４が受けると、該ＣＰＵ１４は、ホルトモードから動作モードに移行し、割り込み処理を行うべく、割り込み処理へ移行するための準備を開始する（Ｔ１２）。
他方、前記スタート信号を前記第２クロック生成回路１２が受けると、該第２クロック生成回路１２は、前記第２のクロックの生成を開始する（Ｔ１３）。
従って、本発明に係る具体例１の情報処理装置１０では、図３に示すタイムチャートから明らかなように、前記した割り込み処理へ移行するための準備および前記第２のクロックの生成は、同時的に開始する。
【００２２】
前記クロック切り替え回路１３は、前記した割り込み処理へ移行するための準備に要した時間および前記第２のクロックが安定するに要した時間のうちのいずれか一方の長い方の時間の経過後に、前記第１のクロックから前記第２のクロックへの切り替えを実行する。
このクロックの切り替えにより、前記第２のクロックの供給を受けた前記ＣＰＵ１４は、前記第２のクロックに基づいて、高速に割り込み処理を行う（Ｔ１４）。
【００２３】
本発明に係る情報処理装置１０では、前記したように、割り込み処理の開始を通知するスタート信号が前記ＣＰＵ１４および前記第２クロック生成回路１２に同時的に送られることから、該第２クロック生成回路は、前記ＣＰＵ１４を経ることなく、前記割り込み制御回路１５から直接送られるスタート信号によりクロックの生成を開始する。
従って、前記した第２のクロックの発振が安定するに要する発振安定時間と、前記した割り込み処理へ移行するための準備に要する移行準備時間とが並行に経過することにより、前記割り込み制御回路１５が前記割り込み信号を受けると、発振安定時間と移行準備時間とのうちいずれか一方の長い方の時間の経過後、前記第１のクロックに代えて前記第２のクロックを前記ＣＰＵ１４に供給し、前記第２のクロックの供給を受ける前記ＣＰＵ１４は、前記第２のクロックでの動作により、割り込み処理を行う。
【００２４】
他方、従来の処理装置では、従来技術の項で説明したとおり、前記割り込み信号を受けてから、移行準備時間と発振安定時間との和で表される時間が経過後、前記第１のクロックに代えて前記第２のクロックで前記ＣＰＵ１４が動作するに過ぎない。
これに対し、本発明に係る前記処理装置１０によれば、移行準備時間と発振安定時間とのいずれか一方の時間が経過すると、前記ＣＰＵ１４は前記第２のクロックで動作することが可能となることから、割り込み信号を受けてから割り込み処理を行うまでの待ち時間を短縮することができる。
【００２５】
前記した前記情報処理装置１０では、前記ＣＰＵ１４が待機状態にあるホルトモードでの割り込み処理を行う例を示したが、これに代えて、前記ＣＰＵ１４が処理をしている動作モードの場合でも、前記したと同様に割り込み処理を行うことができる。
【００２６】
〈具体例２〉
図４は、本発明に係る具体例２の情報処理装置１０′を示すブロック図である。
前記情報処理装置１０′は、前記した具体例１と同様にＬＳＩの一部として、半導体チップに組み込まれる。前記情報処理装置１０′は、第１のクロックを生成する第１クロック生成回路１１と、前記第１のクロックよりも高速の第２クロックを生成する第２クロック生成回路１２と、前記第１のクロックを受け、該クロックを周辺回路に供給するクロック切り替え回路１３と、前記クロック切り替え回路１３を経て供給される前記第１クロック生成回路１１からの第１のクロックで動作する中央演算処理装置（ＣＰＵ）１４と、前記情報処理装置１０′に処理させるべきデータが送られるに先立ち、前記ＬＳＩの外部または内部からの割り込み信号を受けると、前記ＣＰＵ１４に割り込み処理への移行準備の開始を通知するスタート信号を前記ＣＰＵ１４に出力した後、前記第２クロック生成回路１２からの第２のクロックに基づいて前記割り込み処理のためのデータを一時的に格納し、該データを順次前記ＣＰＵ１４に供給する記憶部１５ａを有する割り込み制御回路１５とを備える。
【００２７】
具体例２に係る前記情報処理装置１０′では、前記ＣＰＵ１４は、第１クロック生成回路１１からの第１のクロックにより、動作する。第２クロック生成回路１２は、割り込み信号を受けると、高速の第２クロックを生成する。この第２クロック生成回路１２への割り込み信号は、前記割り込み制御回路１５を経ることなく、第２クロック生成回路１２に直接的に供給される。
前記割り込み制御回路１５には、前記したとおり、前記割り込み処理のためのデータを一時的に格納するための記憶部１５ａが設けられている。前記割り込み制御回路１５は、前記第２クロック生成回路１２からの第２のクロックに基づく動作により、割り込み制御回路に高速で送信されるデータのオーバフローを招くことなく、該データを前記記憶部１５ａに確実に保持する作用をなす。
【００２８】
前記具体例２の情報処理装置１０′の動作を図５のフローチャートに沿って説明する。前記情報処理装置１０′の前記ＣＰＵ１４は、前記した具体例１と同様にホルトモードの状態にある。
前記ＣＰＵ１４のホルトモードでは、前記割り込み制御回路１５は、前記割り込み信号を受けると、具体例１と同様に、前記ＣＰＵ１４に前記スタート信号が出力される（ステップＳ２０）。
前記具体例１とは異なり、前記第２クロック生成回路１２は、前記割り込み制御回路１５を経る制御信号（スタート信号）を受けることなく、前記割り込み制御回路が受ける割り込み信号を該割り込み制御回路と同時的に直接的に受ける。
【００２９】
前記ＣＰＵ１４が前記スタート信号を受けると、前記ＣＰＵ１４は、具体例１におけると同様に、ホルトモードを抜けて動作モードに移行する（ステップＳ２１）。
前記ＣＰＵ１４は、動作モードに移行すると、該動作モードに移行した前記ＣＰＵ１４は、前記したと同様に、割り込み処理へ移行するための準備を開始する(ステップＳ２２)。
【００３０】
前記割り込み制御回路１５と同時的に前記第２クロック生成回路１２が、割り込み信号を受けると、前記第２クロック生成回路１２は、第２のクロックの生成を開始する（ステップＳ２３）。
【００３１】
前記第２クロック生成回路１２から第２のクロックを受ける割り込み制御回路１５は、前記第２のクロックの発振が安定するに要する発振安定時間の経過後、前記第２のクロックに基づいて割り込み処理のためのデータの受信を開始し（ステップＳ２４）、該データを前記記憶部１５ａに一時的に格納する。
【００３２】
前記ＣＰＵ１４は、前記記憶部１５ａが一時的に格納したデータを前記記憶部１５ａから順次供給を受けて、前記ＣＰＵ１４は前記第１のクロックに基づいて割り込み処理を行う（ステップＳ２５）。
【００３３】
前記具体例２の情報処理装置１０′の動作を、更に、図６のタイムチャートに沿って説明する。
前記割り込み制御回路１５が割り込み信号を受けると（Ｔ２０）、前記割り込み制御回路１５は、前記ＣＰＵ１４にスタート信号を出力する（Ｔ２１）。
前記スタート信号を前記ＣＰＵ１４が受けると、該ＣＰＵ１４は、ホルトモードから動作モードに移行し、割り込み処理を行うべく、割り込み処理へ移行するための準備を開始する（Ｔ２２）。
前記割り込み制御回路１５と同時的に前記第２クロック生成回路１２が、割り込み信号を受けると、該第２クロック生成回路１２は、前記第２のクロックの生成を開始する（Ｔ２３）。
従って、本発明に係る具体例１の情報処理装置１０′では、図３に示すタイムチャートから明らかなように、前記した割り込み処理へ移行するための準備および前記第２のクロックの生成は、ほぼ同時的に開始する。
【００３４】
前記第２のクロックの発振の安定後、該クロックに基づいて前記割り込み制御回路１５は、前記割り込み処理のためのデータを受けて、前記割り込み制御回路１５の記憶部１５ａに一時的に格納し、該記憶部１５ａに格納されたデータは、前記ＣＰＵ１４が割り込み処理の移行準備の完了後、該ＣＰＵ１４に、順次、供給される。前記ＣＰＵ１４は、前記記憶部１５ａから順次供給されるデータを処理すべく、低速な前記第１のクロックに基づいて割り込み処理を行う（Ｔ２４）。
【００３５】
本発明に係る情報処理装置１０′では、前記したように、割り込み信号が前記ＣＰＵ１４および前記第２クロック生成回路１２に同時的に送られることから、該第２クロック生成回路１２は、前記ＣＰＵ１４を経ることなく、直接送られる割り込み信号により前記第２のクロックの生成を開始する。
従って、具体例１におけると同様に、前記ＣＰＵ１４の割り込み処理移行開始と、高速な第２クロック生成回路１２の生成開始とをほぼ同時的に行うことが可能となる。これにより、割り込み信号の受信後、従来に比較して早期に割り込み処理を開始することができることから、割り込み信号を受けてから割り込み処理を行うまでの待ち時間を短縮することができる。
【００３６】
更に、本発明に係る前記情報処理装置１０′によれば、割り込み処理のためのデータを高速な第２のクロックに基づいて動作する前記割り込み制御回路１５が受信し、前記データを低速な第１のクロックに基づいて動作する前記ＣＰＵ１４が処理することから、前記割り込み処理のためのデータは、高速クロックで動作する前記割り込み制御回路１５により欠落することなく受信することができ、かつ前記データに基づく割り込み処理は、低速クロックで動作する前記ＣＰＵ１４により低い消費電力で行うことができる。
【００３７】
【発明の効果】
本発明に係る前記情報処理装置では、前記したように、前記割り込み制御回路が割り込み信号を受けた後、前記ＣＰＵが割り込み処理へ移行するための準備を開始すると同時に、これに並行して前記第２クロック生成回路が第２のクロックの生成を開始する。この並行処理により、前記割り込み信号を受信してから前記割り込み処理を開始するまでの時間の短縮化が可能となることから、前記情報処理装置によれば、前記割り込み信号を受けると従来に比較して速く割り込み処理を開始することができる。
【００３８】
本発明に係る前記他の情報処理装置によれば、前記したように、前記割り込み制御回路が割り込み信号を受けた後、前記ＣＰＵが割り込み処理の準備を開始すると、これと並行して、前記第２クロック生成回路が前記割り込み信号を受けると、第２クロック生成回路が高速な第２のクロックの生成を開始する。前記第２のクロックの供給を受けて該クロックに基づいて高速に動作する前記割り込み制御回路は、低速で動作する前記ＣＰＵの割り込み処理の準備の完了とは関連なく、高速で送信されるであろう割り込み処理データをオーバフローによる欠落を招くことなく受信すると、前記データを一時的に格納し、該データを順次低速で動作する前記ＣＰＵに供給することから、割り込み処理のためのデータを確実に得ることができ、かつ該データに応じた割り込み処理を低消費電力で行うことができる。
【００３９】
更に、本発明に係る前記他の情報処理装置によれば、前記した並行処理により、前記割り込み信号を受信してから前記割り込み処理を開始するまでの時間の短縮化が可能となることから、前記割り込み信号を受けると従来に比較して速く割り込み処理を開始することができる。
【図面の簡単な説明】
【図１】情報処理装置のブロック図（具体例１）である。
【図２】情報処理装置のフローチャート（具体例１）である。
【図３】情報処理装置のタイムチャート（具体例１）である。
【図４】情報処理装置のブロック図（具体例２）である。
【図５】情報処理装置のフローチャート（具体例２）である。
【図６】情報処理装置のタイムチャート（具体例２）である。
【符号の説明】
１０具体例１の情報処理装置
１０′ 具体例２の情報処理装置
１１第１クロック生成回路
１２第２クロック生成回路
１３クロック切り替え回路
１４中央演算処理装置（ＣＰＵ）
１５割り込み制御回路
１５ａ記憶部

Claims

割り込み処理可能の情報処理装置であって、第１のクロックに基づいて動作する中央演算処理装置と、割り込み処理を通知する割り込み信号を受けるとき、第１のクロックの周期よりも短い周期を有する第２のクロックを生成する第２クロック生成回路と、記憶部を備える割り込み制御回路とを有し、
前記割り込み信号は、前記割り込み制御回路に入力されると共に、前記第２クロック生成回路にも同時に入力され、
前記割り込み制御回路は、前記第２のクロックを受けるとき、前記割り込み処理のためのデータを前記記憶部に一時的に格納すべく動作可能であり、前記割り込み信号を受けると、前記割り込み処理の開始を前記中央演算処理装置に通知すべく該中央演算処理装置にスタート信号を出力し、前記記憶部に格納された前記データを順次前記中央演算処理装置に供給することを特徴とする情報処理装置。