JP2012208804A

JP2012208804A - クロック信号生成回路

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Inventors: Kenichi Natsume; 賢一夏目
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Abstract

【目的】電源投入時点から高速に起動し且つ外乱が生じてもクロック信号の生成を継続することが可能なクロック信号生成回路を提供することを目的とする。
【構成】本発明においては、低速クロック信号及び高速クロック信号を夫々生成するにあたり、高速クロック信号の発振源となる第１発振回路において生成された第１発振クロック信号を上記高速クロック信号として出力する。また、低速クロック信号の発振源となる第２発振回路から第２発振クロック信号が送出されている場合にはこの第２発振クロック信号を上記低速クロック信号として出力する一方、第２発振クロック信号が送出されていない場合には、上記第１発振クロック信号を分周した分周クロック信号を低速クロック信号として出力する。
【選択図】図１

Description

本発明は、クロック信号生成回路、特に周波数が互いに異なる複数のクロック信号を生成するクロック信号生成回路に関する。

半導体集積装置（以下、ＬＳＩと称する）に構築される信号処理回路においては、高速処理が必要となる場合には高周波数のクロック信号で動作させる一方、高速処理が不要となる場合には低周波数のクロック信号で動作させることにより、低消費電力及び高速処理を実現するようにしている。

このようなクロック信号を生成すべくこのＬＳＩ内に構築される発振回路としては、水晶/セラミック発振回路、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）発振回路、コンデンサ及び抵抗からなるＣＲ発振回路が用いられる。ＣＲ発振回路は、電源投入時点からその発振周波数が安定するまでの待ち時間が水晶/セラミック発振回路、及びＰＬＬ発振回路よりも短いという特長を有する。また、ＰＬＬ発振回路は、発振安定待ち時間がＣＲ発振回路より長いものの、比較的高い周波数まで発振可能であるという特長を有する。水晶/セラミック発振回路は、その発振周波数自体は水晶振動子の特性によって決まるため、基本的には変更できないが、高精度の発振信号を生成することが可能である。

ここで、夫々の特長が有効となるように上記したＣＲ発振回路、ＰＬＬ発振回路、及び水晶発振回路を組み合わせることにより、低消費電力で且つ発振安定待ち時間を短縮したクロック信号生成回路が提案された（例えば、特許文献１の図９参照）。このクロック信号生成回路では、水晶発振回路で生成した低周波数のクロック信号ＣＬＫ１を上記した信号処理回路に供給する。また、ＣＲ発振回路が、高周波数を有する第１のクロック信号ＣＬＫ１１を生成する。更に、水晶発振回路で生成された低周波数のクロック信号ＣＬＫ１に基づき、ＰＬＬ発振回路が高周波数の第２のクロック信号ＣＬＫ１２を生成する。この際、動作開始時には、発振安定期間が比較的短いＣＲ発振回路にて生成された第１のクロック信号ＣＬＫ１１を信号処理回路に供給し、この間、ＰＬＬ発振回路の発振状態が安定してきたら、上記第１のクロック信号ＣＬＫ１１に代えて、ＰＬＬ発振回路が生成した第２のクロック信号ＣＬＫ１２を信号処理回路に供給するのである（例えば、特許文献１の図１５参照）。

しかしながら、上記した如きクロック信号生成回路では、水晶発振回路における電源投入時点からその発振動作が安定するまでに費やされる発振安定期間が数百msと長いため、低周波数のクロック信号ＣＬＫ１で動作する回路ブロックの起動時間が長くなってしまう。

また、水晶発振回路を動作させるべくＬＳＩに外部接続されている水晶振動子は、電磁波や振動等の外部ノイズや、水分、埃・ゴミ等による端子間ショート等の外乱の影響を受け易く、この外乱によって水晶振動子が停止してしまうと、ＰＬＬ発振回路において第２のクロック信号ＣＬＫ１２の生成が為されなくなる。よって、信号処理回路が用いるべきクロック信号が第１のクロック信号ＣＬＫ１１から第２のクロック信号ＣＬＫ１２に切り替わった途端、信号処理回路が動作停止状態になってしまう場合があった。

特開２００１−３４４０３９号公報

本発明は、かかる問題を解決すべく為されたものであり、電源投入時点から高速に起動し且つ外乱が生じてもクロック信号の生成を継続することが可能なクロック信号生成回路を提供することを目的とする。

本発明によるクロック信号生成回路は、第１周波数を有する高速クロック信号及び前記第１周波数よりも低い第２周波数を有する低速クロック信号を夫々生成するクロック信号生成回路であって、前記第１周波数を有する第１発振クロック信号を生成する第１発振回路と、前記第２周波数を有する第２発振クロック信号を生成する第２発振回路と、前記第１発振クロック信号を分周した分周クロック信号を生成する分周回路と、前記第１発振クロック信号を前記高速クロック信号として出力すると共に、前記第２発振回路から前記第２発振クロック信号が送出されている場合には当該第２発振クロック信号を前記低速クロック信号として出力する一方、前記第２発振回路から前記第２発振クロック信号が送出されていない場合には前記分周クロック信号を前記低速クロック信号として出力するクロック選択回路と、を有する。

本発明においては、第１発振回路で生成された高周波数の第１発振クロック信号を高速クロック信号、第２発振回路で生成された低周波数の第２発振クロック信号を低速クロック信号として夫々出力するにあたり、第２発振回路から第２発振クロック信号が送出されていない場合には、上記第１発振クロック信号を分周した分周クロック信号を低速クロック信号として出力するようにしている。ここで、第１発振回路をＣＲ発振回路、第２発振回路を水晶又はセラミック発振回路で構築すると、電源投入直後は、第２発振回路に比して短期間で発振状態が安定する第１発振回路で生成された第１発振クロック信号を分周した分周クロック信号が低速クロック信号となる。

これにより、電源投入後、水晶又はセラミック発振回路の発振動作が安定する前に、低速クロック信号を送出することが出来るので、この低速クロック信号で動作する信号処理回路を直ちに起動させることが可能となる。そして、第２発振回路の発振動作が安定したら、上記した分周クロック信号に代えてこの第２発振回路で生成された高精度な第２発振クロック信号が低速クロック信号として信号処理回路に供給されるようになる。

また、第２発振回路の発振動作が安定した後、例え外乱の影響により水晶又はセラミック発振器が動作不能状態に陥っても、この際、上記第２発振クロック信号に代えて分周クロック信号が低速クロック信号となるので、この低速クロック信号で動作する信号処理回路を継続して動作させることが可能となる。

本発明に係るクロック信号生成回路が構築されているＬＳＩの内部構成を示すブロック図である。図１に示されるクロック信号生成回路の動作を示すタイムチャートである。図１に示されるクロック信号生成回路の変形例を示すブロック図である。図３に示されるクロック信号生成回路の動作を示すタイムチャートである。

本発明によるクロック信号生成回路は、低速クロック信号及び高速クロック信号を夫々生成するにあたり、高速クロック信号の発振源となる第１発振回路において生成された第１発振クロック信号を上記高速クロック信号として出力する。また、低速クロック信号の発振源となる第２発振回路から第２発振クロック信号が送出されている場合にはこの第２発振クロック信号を上記低速クロック信号として出力する一方、第２発振クロック信号が送出されていない場合には、上記第１発振クロック信号を分周した分周クロック信号を低速クロック信号として出力する。

図１は、本発明に係るクロック信号生成回路が搭載されているＬＳＩの内部構成を示すブロック図である。

図１に示すように、かかるＬＳＩには、このＬＳＩの主となる各種信号処理を行う論理回路部１と、この論理回路部１を動作させる為の高速クロック信号ＨＣＬＫ及びこの高速クロック信号ＨＣＬＫよりも低周波数の低速クロック信号ＬＳＣＬＫを生成して論理回路部１に供給するクロック信号生成部２と、が構築されている。尚、このＬＳＩには、上記した低速クロック信号ＬＳＣＬＫの発振源となる低周波数の発振信号を発生する第１水晶発振器３と、かかる低速クロック信号ＬＳＣＬＫよりも高周波数の発振信号を生成する第２水晶発振器４と、が外部接続されている。

クロック信号生成部２において、起動制御回路２０は、発振動作を実行させる場合には論理レベル１、発振動作を停止させる場合には論理レベル０を有する発振イネーブル信号ＥＮ_１〜ＥＮ_３を夫々、低速水晶発振回路２１、高速水晶発振回路２２及び高速ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）発振回路２３の各々に供給する。また、起動制御回路２０は、電源投入に応じてリセットパルス信号ＲＳを生成しこれを低速クロック制御回路２４及び高速クロック制御回路２５の各々に供給する。

低速水晶発振回路２１は、論理レベル１の発振イネーブル信号ＥＮ_１が供給されている間は、第１水晶発振器３から供給された発振信号に基づき低周波数の発振クロック信号ＬＣＬＫを生成し、これを高速ＰＬＬ発振回路２３、低速クロック制御回路２４、及び低速クロック選択回路２６の各々に供給する。尚、論理レベル０の発振イネーブル信号ＥＮ_１が供給されている間は、低速水晶発振回路２１は、その発振動作を停止して上記した発振クロック信号ＬＣＬＫの生成動作を停止する。

低速水晶発振回路２１は、上記した如き発振イネーブル信号ＥＮ_１が論理レベル０から論理レベル１に推移したことによる起動開始指令に応じて発振動作を開始し、この起動開始指令が発令されてから発振安定期間ＴＡ（後述する）の経過後、上記した発振クロック信号ＬＣＬＫを安定して送出し得る状態に到る。

高速水晶発振回路２２は、論理レベル１の発振イネーブル信号ＥＮ_２が供給されている間は、第２水晶発振器４から供給された発振信号に基づき高周波数の発振クロック信号ＨＯＣＬＫを生成し、これを高速クロック選択回路２７に供給する。尚、論理レベル０の発振イネーブル信号ＥＮ_２が供給されている間は、高速水晶発振回路２２は、その発振動作を停止して上記した発振クロック信号ＨＯＣＬＫの生成動作を停止する。

高速ＰＬＬ発振回路２３は、論理レベル１の発振イネーブル信号ＥＮ_３が供給されている間は、上記した発振クロック信号ＬＣＬＫを基準クロックとし、その位相に同期させて、かかる発振クロック信号ＬＣＬＫよりも高周波数の発振クロック信号ＰＬＬＣＬＫを生成し、これを高速クロック選択回路２７に供給する。尚、論理レベル０の発振イネーブル信号ＥＮ_２が供給されている間は、高速ＰＬＬ発振回路２３は、その発振動作を停止して上記した発振クロック信号ＰＬＬＣＬＫの生成動作を停止する。

高速ＰＬＬ発振回路２３は、上記した如き発振イネーブル信号ＥＮ_３が論理レベル０から論理レベル１に推移したことによる起動開始指令に応じて発振動作を開始し、この起動開始指令が発令されてから発振安定期間ＴＣ（後述する）の経過後、上記した発振クロック信号ＰＬＬＣＬＫを安定して送出し得る状態に到る。

低速クロック制御回路２４は、リセットパルス信号ＲＳに応じて、先ず、分周クロック信号ＤＩＶＣ（後述する）を選択させるべき論理レベル１の低速クロック選択制御信号ＬＳＳを低速クロック選択回路２６に供給する。次に、低速クロック制御回路２４は、低速水晶発振回路２１から発振クロック信号ＬＣＬＫの供給が為されている否かを検出し、発振クロック信号ＬＣＬＫの供給が為されていたら、この発振クロック信号ＬＣＬＫを選択させるべき論理レベル０の低速クロック選択制御信号ＬＳＳを低速クロック選択回路２６に供給する。この間、発振クロック信号ＬＣＬＫの供給が停止したら、低速クロック制御回路２４は、かかる低速クロック選択制御信号ＬＳＳの状態を、分周クロック信号ＤＩＶＣを選択させるべき論理レベル１の状態に切り替える。尚、低速クロック制御回路２４は、上記した如き低速クロック選択制御信号ＬＳＳを高速クロック制御回路２５にも供給する。更に、低速クロック制御回路２４は、低速水晶発振回路２１から発振クロック信号ＬＣＬＫの供給が為されていない場合には、発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_４を高速ＣＲ発振回路２８に供給する。

高速ＣＲ発振回路２８は、低速クロック制御回路２４から論理レベル１の発振イネーブル信号ＥＮ_４が供給されている間、又は高速クロック制御回路２５から論理レベル１の発振イネーブル信号ＥＮ_５が供給されている間だけ、抵抗及びコンデンサによる発振動作を実行する。かかる発振動作により、高速ＣＲ発振回路２８は、発振クロック信号ＬＣＬＫよりも高周波数の発振クロック信号ＣＲＣＬＫを生成し、これを高速クロック選択回路２７及び分周回路２９の各々に供給する。

高速ＣＲ発振回路２８は、上記した如き発振イネーブル信号ＥＮ_４が論理レベル０から論理レベル１に推移したことによる起動開始指令に応じて発振動作を開始し、この起動開始指令が発令されてから発振安定期間ＴＢ（後述する）の経過後、上記した発振クロック信号ＣＲＣＬＫを安定して送出し得る状態に到る。

高速クロック制御回路２５は、リセットパルス信号ＲＳに応じて、先ず、高速ＣＲ発振回路２８から供給された発振クロック信号ＣＲＣＬＫを選択させるべき高速クロック選択制御信号ＨＣＳを高速クロック選択回路２７に供給する。その後、高速クロック制御回路２５は、クロック選択制御処理に従って、上記発振クロック信号ＣＲＣＬＫ、発振クロック信号ＰＬＬＣＬＫ、及び発振クロック信号ＣＲＣＬＫの内から１つを選択させるべき高速クロック選択制御信号ＨＣＳを生成し、高速クロック選択回路２７に供給する。ただし、この間、分周クロック信号ＤＩＶＣを選択させるべき論理レベル１の低速クロック選択制御信号ＬＳＳが供給された場合、つまり発振クロック信号ＬＣＬＫの供給が為されていない場合には、高速クロック制御回路２５は、発振クロック信号ＣＲＣＬＫを選択させるべき高速クロック選択制御信号ＨＣＳを高速クロック選択回路２７に供給する。更に、クロック選択制御処理に従って、高速クロック制御回路２５は、発振動作を実行させる場合には論理レベル１、その発振動作を停止させる場合には論理レベル０を有する発振イネーブル信号ＥＮ_５を高速ＣＲ発振回路２８に供給する。

高速クロック選択回路２７は、上記発振クロック信号ＣＲＣＬＫ、発振クロック信号ＰＬＬＣＬＫ、及び発振クロック信号ＣＲＣＬＫ各々の内から、上記した高速クロック選択制御信号ＨＣＳにて示される１つを選択し、これを高速クロック信号ＨＣＬＫとして論理回路部１に供給する。

分周回路２９は、高速ＣＲ発振回路２８から供給された発振クロック信号ＣＲＣＬＫを１／Ｎ分周（Nは自然数）した分周クロック信号ＤＩＶＣを生成し、これを低速クロック選択回路２６に供給する。この際、分周回路２９では、分周クロック信号ＤＩＶＣの周波数が、上記した発振クロック信号ＬＣＬＫの周波数と一致、又はその周波数に最も近い周波数となるように発振クロック信号ＣＲＣＬＫを分周する。例えば、発振クロック信号ＣＲＣＬＫの周波数が５００ＫＨｚ、発振クロック信号ＬＣＬＫの周波数が３２．７６８ＫＨｚである場合には、上記分周Ｎを”１６”に設定する。これにより、分周クロック信号ＤＩＶＣの周波数は、（５００ＫＨｚ／１６）＝３１．２５ＫＨｚとなる。

低速クロック選択回路２６は、上記した分周クロック信号ＤＩＶＣ、及び低速水晶発振回路２１から供給された発振クロック信号ＬＣＬＫの内から、上記した低速クロック選択制御信号ＬＳＳによって示される方を択一的に選択し、これを低速クロック信号ＬＳＣＬＫとして論理回路部１に供給する。

以下に、図１に示されるクロック信号生成部２の動作について、図２を参照しつつ説明する。

先ず、図２に示す如き時点Ｔ０において電源が投入されると、起動制御回路２０は、発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_１を低速水晶発振回路２１に供給すると共に、発振動作を停止させるべき論理レベル０の発振イネーブル信号ＥＮ_２及びＥＮ_３を夫々高速水晶発振回路２２及び高速ＰＬＬ発振回路２３の各々に供給する。時点Ｔ０にて供給された論理レベル１の発振イネーブル信号ＥＮ_１に応じて低速水晶発振回路２１は発振動作を開始し、発振安定期間ＴＡ（例えば数百ｍｓ）を経た時点Ｔ２において発振クロック信号ＬＣＬＫの送出状態に到る。よって、時点Ｔ０〜Ｔ２の期間中は、発振クロック信号ＬＣＬＫが生成された状態とはなっていないので、この間、低速クロック制御回路２４は、発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_４を高速ＣＲ発振回路２８に供給する。これにより、高速ＣＲ発振回路２８は発振動作を開始し、発振安定期間ＴＢ（例えば数十μｓ）を経た時点Ｔ１において発振クロック信号ＣＲＣＬＫの送出状態に到る。この際、分周回路２９は、発振クロック信号ＣＲＣＬＫを１／Ｎ分周した分周クロック信号ＤＩＶＣを低速クロック選択回路２６に供給する。

更に、時点Ｔ０での電源投入に応じて、起動制御回路２０は、リセットパルス信号ＲＳを低速クロック制御回路２４及び高速クロック制御回路２５の各々に供給する。かかるリセットパルス信号ＲＳに応じて、高速クロック制御回路２５は、上記発振クロック信号ＣＲＣＬＫを選択させるべき高速クロック選択制御信号ＨＣＳを高速クロック選択回路２７に供給し、低速クロック制御回路２４は、上記分周クロック信号ＤＩＶＣを選択させるべき論理レベル１の低速クロック選択制御信号ＬＳＳを低速クロック選択回路２６に供給する。よって、図２に示す如く、時点Ｔ１以降、高速ＣＲ発振回路２８によって生成された発振クロック信号ＣＲＣＬＫが高速クロック信号ＨＣＬＫとして論理回路部１に供給されると共に、分周回路２９によって生成された分周クロック信号ＤＩＶＣが低速クロック信号ＬＳＣＬＫとして論理回路部１に供給される。

ここで、図２に示す時点Ｔ２において発振クロック信号ＬＣＬＫの生成が為されるようになると、低速クロック制御回路２４は、低速クロック選択回路２６に供給すべき低速クロック選択制御信号ＬＳＳの状態を、発振クロック信号ＬＣＬＫを選択させるべき論理レベル０の状態に切り替える。更に、この際、低速クロック制御回路２４は、発振イネーブル信号ＥＮ_４の状態を発振動作を停止させるべき論理レベル０の状態に切り替える。これにより、上記した分周クロック信号ＤＩＶＣに代えて、低速水晶発振回路２１において生成された発振クロック信号ＬＣＬＫが低速クロック信号ＬＳＣＬＫとして論理回路部１に供給される。尚、時点Ｔ２において、低速クロック選択制御信号ＬＳＳが論理レベル１の状態から論理レベル０の状態に推移すると、これに応じて、高速クロック制御回路２５は、発振動作を実行すべき論理レベル１の発振イネーブル信号ＥＮ_５を高速ＣＲ発振回路２８に供給する。よって、高速ＣＲ発振回路２８は、時点Ｔ２以降も引き続き発振クロック信号ＣＲＣＬＫの生成動作を継続する。

そして、時点Ｔ２において低速クロック選択制御信号ＬＳＳが論理レベル１の状態から論理レベル０の状態に切り替わってから所定期間ＴＱだけ経過した時点Ｔ３において、高速クロック制御回路２５は、高速ＣＲ発振回路２８に供給する発振イネーブル信号ＥＮ_５を論理レベル１の状態から、発振動作を停止させるべき論理レベル０の状態に切り替える。これにより、高速ＣＲ発振回路２８における発振クロック信号ＣＲＣＬＫの生成が停止すると共に、分周回路２９による分周クロック信号ＤＩＶＣの生成動作が停止する。更に、かかる時点Ｔ３では、起動制御回路２０が、発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_３を高速ＰＬＬ発振回路２３に供給する。これにより、高速ＰＬＬ発振回路２３は発振動作を開始し、上記時点Ｔ３から発振安定期間ＴＣ（例えば数ｍｓ）を経た時点Ｔ４において発振クロック信号ＰＬＬＣＬＫの送出状態に到る。更に、上記時点Ｔ３において、高速クロック制御回路２５が、高速ＰＬＬ発振回路２３で生成された発振クロック信号ＰＬＬＣＬＫを選択させるべき高速クロック選択制御信号ＨＣＳを高速クロック選択回路２７に供給する。よって、図２に示すように、時点Ｔ４以降、高速ＰＬＬ発振回路２３で生成された発振クロック信号ＰＬＬＣＬＫが高速クロック信号ＨＣＬＫとして論理回路部１に供給されるようになる。

ここで、時点Ｔ５において、電磁波や振動等の外部ノイズ、或いは水分、埃・ゴミ等による端子間ショート等の外乱が発生し、それに伴い、ＬＳＩに外付けされている第１水晶発振器３が停止してしまうと、低速水晶発振回路２１では発振動作が停止し、発振クロック信号ＬＣＬＫの生成が為されなくなる。低速クロック制御回路２４は、低速水晶発振回路２１から発振クロック信号ＬＣＬＫの送出が為されなくなったことを検出すると、図２に示す如く、時点Ｔ５において、発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_４を高速ＣＲ発振回路２８に供給する。これにより、高速ＣＲ発振回路２８は発振動作を開始し、発振安定期間ＴＢ（例えば数十μｓ）を経た時点Ｔ６において発振クロック信号ＣＲＣＬＫの送出状態に到る。この際、分周回路２９は、発振クロック信号ＣＲＣＬＫを１／Ｎ分周することにより、低速水晶発振回路２１において生成される発振クロック信号ＬＣＬＫの周波数と同一又は略等しい周波数を有する分周クロック信号ＤＩＶＣを生成し、これを低速クロック選択回路２６に供給する。更に、低速クロック制御回路２４は、この時点Ｔ５において、分周クロック信号ＤＩＶＣを選択させるべき論理レベル１の低速クロック選択制御信号ＬＳＳを低速クロック選択回路２６及び高速クロック制御回路２５に供給する。

これにより、例え第１水晶発振器３が停止してしまっても、図２に示す時点Ｔ６以降、分周回路２９にて生成された分周クロック信号ＤＩＶＣが低速クロック信号ＬＳＣＬＫとして論理回路部１に供給されると共に、高速ＣＲ発振回路２８にて生成された発振クロック信号ＰＬＬＣＬＫが高速クロック信号ＨＣＬＫとして論理回路部１に供給されるようになる。

以上の如く、上記したクロック信号生成部２では、電源投入時点Ｔ０から低速水晶発振回路２１の発振動作が安定する時点Ｔ２までの発振安定期間ＴＡ中は、発振安定期間ＴＢが比較的短い高速ＣＲ発振回路２８にて生成された発振クロック信号ＣＲＣＬＫを、高速クロック信号ＨＣＬＫとして論理回路部１に供給する。更に、この高速ＣＲ発振回路２８において生成された発振クロック信号ＣＲＣＬＫを１／Ｎ分周することにより、低速水晶発振回路２１で生成されるべき発振クロック信号ＬＣＬＫの周波数と同一又は略等しい周波数を有する分周クロック信号ＤＩＶＣを生成し、これを低速クロック信号ＬＳＣＬＫとして論理回路部１に供給するようにしている。

すなわち、電源投入後、水晶発振回路２１の発振動作が安定するまでの間は、高速クロック信号ＨＣＬＫを生成すべく設けられた高速ＣＲ発振回路２８で生成された発振クロック信号ＣＲＣＬＫを１／Ｎ分周して低周波数化したものを、低速クロック信号ＬＳＣＬＫとして論理回路部１に供給している。

よって、論理回路部１中において低速クロックのみ、或いは低速及び高速クロックの両方で動作する回路の起動時間を短縮することが可能となる。

また、上記したクロック信号生成部２では、低速水晶発振回路２１の発振動作が安定する時点Ｔ２以降は、上記分周クロック信号ＤＩＶＣに代えて、この低速水晶発振回路２１において生成された発振クロック信号ＬＣＬＫを、低速クロック信号ＬＳＣＬＫとして論理回路部１に供給する。

その後、低速水晶発振回路２１から発振クロック信号ＬＣＬＫの送出が為されなくなったことを検出したとき（時点Ｔ５）には、高速ＣＲ発振回路２８及び分周回路２９を再び起動させる。そして、この分周回路２９で生成された分周クロック信号ＤＩＶＣを低速クロック信号ＬＳＣＬＫ、この高速ＣＲ発振回路２８で生成された発振クロック信号ＣＲＣＬＫを高速クロック信号ＨＣＬＫとして、夫々論理回路部１に供給する動作に自動的に切り替える（時点Ｔ６）ようにしている。

これにより、例えＬＳＩに外部接続されている低速クロック用の第１水晶発振器３、及び高速クロック用の第２水晶発振器４が外乱により振動停止してしまっても、低速クロック信号ＬＳＣＬＫ及び高速クロック信号ＨＣＬＫを継続して論理回路部１に供給することが可能となる。

図３は、図１に示されるクロック信号生成部２の変形例を示す図である。

尚、図３に示されるクロック信号生成部２においては、基準クロック選択回路３０を設けた点を除く他の構成は、図２に示されるものと同一である。

よって、以下に、基準クロック選択回路３０の動作を中心に、図３に示されるクロック信号生成部２の動作について説明する。

基準クロック選択回路３０は、低速水晶発振回路２１から送出された上記発振クロック信号ＬＣＬＫ、及び分周回路２９から送出された上記分周クロック信号ＤＩＶＣの内から、上記低速クロック選択制御信号ＬＳＳによって示される方を択一的に選択し、これを基準発振クロック信号ＲＣＬＫとして高速ＰＬＬ発振回路２３に供給する。よって、高速ＰＬＬ発振回路２３は、この基準発振クロック信号ＲＣＬＫの位相に同期させて、かかる基準発振クロック信号ＲＣＬＫよりも高周波数の発振クロック信号ＰＬＬＣＬＫを生成し、これを高速クロック選択回路２７に供給する。

以下に、図３に示されるクロック信号生成部２の動作について、図４を参照しつつ説明する。

先ず、図４に示す如き時点Ｔ０において電源が投入されると、起動制御回路２０は、発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_１を低速水晶発振回路２１及び高速ＰＬＬ発振回路２３に夫々供給すると共に、発振動作を停止させるべき論理レベル０の発振イネーブル信号ＥＮ_２を高速水晶発振回路２２に供給する。時点Ｔ０にて供給された論理レベル１の発振イネーブル信号ＥＮ_１に応じて低速水晶発振回路２１は発振動作を開始し、発振安定期間ＴＡを経た時点Ｔ２において発振クロック信号ＬＣＬＫの送出状態に到る。よって、時点Ｔ０〜Ｔ２の期間中は、発振クロック信号ＬＣＬＫが生成された状態とはなっていないので、この間、低速クロック制御回路２４は、発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_４を高速ＣＲ発振回路２８に供給する。これにより、高速ＣＲ発振回路２８は発振動作を開始し、発振安定期間ＴＢを経た時点Ｔ１において発振クロック信号ＣＲＣＬＫの送出状態に到る。この際、分周回路２９は、発振クロック信号ＣＲＣＬＫを１／Ｎ分周した分周クロック信号ＤＩＶＣを低速クロック選択回路２６及び基準クロック選択回路３０に供給する。

更に、時点Ｔ０での電源投入に応じて、起動制御回路２０は、リセットパルス信号ＲＳを低速クロック制御回路２４及び高速クロック制御回路２５の各々に供給する。かかるリセットパルス信号ＲＳに応じて、高速クロック制御回路２５は、上記発振クロック信号ＣＲＣＬＫを選択させるべき高速クロック選択制御信号ＨＣＳを高速クロック選択回路２７に供給し、低速クロック制御回路２４は、上記分周クロック信号ＤＩＶＣを選択させるべき論理レベル１の低速クロック選択制御信号ＬＳＳを低速クロック選択回路２６及び基準クロック選択回路３０に供給する。よって、図４に示す如く、時点Ｔ１以降、高速ＣＲ発振回路２８によって生成された発振クロック信号ＣＲＣＬＫが高速クロック信号ＨＣＬＫとして論理回路部１に供給されると共に、分周回路２９によって生成された分周クロック信号ＤＩＶＣが低速クロック信号ＬＳＣＬＫとして論理回路部１に供給される。尚、この際、図４に示す一例では高速ＰＬＬ発振回路２３を起動させていないが、ソフトウェア処理により高速ＰＬＬ発振回路２３を起動させ、この高速ＰＬＬ発振回路２３によって生成された発振クロック信号ＰＬＬＣＬＫを高速クロック選択回路２７で選択させることも可能である。

その後、図４に示す時点Ｔ５において前述した如き外乱が発生し、それに伴い、ＬＳＩに外付けされている第１水晶発振器３が停止してしまうと、低速水晶発振回路２１では発振クロック信号ＬＣＬＫの生成が為されなくなる。低速クロック制御回路２４は、この発振クロック信号ＬＣＬＫの生成停止を検出すると、図４に示すように、この時点Ｔ５において発振動作を実行させるべき論理レベル１の発振イネーブル信号ＥＮ_４を高速ＣＲ発振回路２８に供給する。これにより、高速ＣＲ発振回路２８は発振動作を開始し、発振安定期間ＴＢを経た時点Ｔ６にて発振クロック信号ＣＲＣＬＫを送出する状態に到る。この際、分周回路２９は、発振クロック信号ＣＲＣＬＫを１／Ｎ分周することにより、低速水晶発振回路２１にて生成される発振クロック信号ＬＣＬＫの周波数と同一又は略等しい周波数を有する分周クロック信号ＤＩＶＣを生成し、これを低速クロック選択回路２６に供給する。更に、時点Ｔ５において、低速クロック制御回路２４は、分周クロック信号ＤＩＶＣを選択させるべき論理レベル１の低速クロック選択制御信号ＬＳＳを低速クロック選択回路２６及び基準クロック選択回路３０に供給する。これにより、高速ＰＬＬ発振回路２３は、分周クロック信号ＤＩＶＣを基準クロックとした発振動作を開始し、発振安定期間ＴＣを経た時点Ｔ６において、発振クロック信号ＰＬＬＣＬＫの送出状態になる。

よって、例え、水晶発振器（３、４）が外乱等により停止してしまっても、時点Ｔ６以降において引き続き分周クロック信号ＤＩＶＣが低速クロック信号ＬＳＣＬＫとして論理回路部１に供給されると共に、高速ＰＬＬ発振回路２３で生成された発振クロック信号ＰＬＬＣＬＫが高速クロック信号ＨＣＬＫとして論理回路部１に供給される。

尚、低速クロック制御回路２４では、低速水晶発振回路２１から発振クロック信号ＬＣＬＫが送出されているか否かに基づき、クロック（ＰＬＬＣＬＫ、ＣＲＣＬＫ、ＤＩＶＣ、ＬＣＬＫ）の選択処理を実施しているが、高速水晶発振回路２２が発振クロック信号ＨＯＣＬＫを送出しているか否かに基づきこの選択処理を実行するようにしても良い。また、上記実施例においては、低速クロック制御回路２４によって発振クロック信号ＬＣＬＫの停止状態の検出、及び低速クロックの選択処理を行うようにしているが、このような処理をソフトウェアによって実行することも可能である。

また、図２及び図３では、電源投入直後の動作を例にとってクロック信号生成部２の動作を説明したが、電源投入状態において、論理回路１の全部または一部のみが一時的に停止した状態から、通常動作に復帰する時にも同様に実施することが可能である。

また、図１及び図３に示すＬＳＩにおいては、外付けの発振器（３、４）として水晶発振器を用いているが、セラミック発振器を用いるようにしても良い。この際、低速水晶発振回路２１に代えて低速セラミック発振回路を用いると共に、高速水晶発振回路２２に代えて高速セラミック発振回路を用いる。

３第１水晶発振器
４第２水晶発振器
２０起動制御回路
２１低速水晶発振回路
２２高速水晶発振回路
２３高速ＰＬＬ発振回路
２４低速クロック制御回路
２５高速クロック制御回路
２６低速クロック選択回路
２７高速クロック選択回路
２８高速ＣＲ発振回路
２９分周回路
３０基準クロック選択回路

Claims

第１周波数を有する高速クロック信号及び前記第１周波数よりも低い第２周波数を有する低速クロック信号を夫々生成するクロック信号生成回路であって、
前記第１周波数を有する第１発振クロック信号を生成する第１発振回路と、
前記第２周波数を有する第２発振クロック信号を生成する第２発振回路と、
前記第１発振クロック信号を分周した分周クロック信号を生成する分周回路と、
前記第１発振クロック信号を前記高速クロック信号として出力すると共に、前記第２発振回路から前記第２発振クロック信号が送出されている場合には当該第２発振クロック信号を前記低速クロック信号として出力する一方、前記第２発振回路から前記第２発振クロック信号が送出されていない場合には前記分周クロック信号を前記低速クロック信号として出力するクロック選択回路と、を有することを特徴とするクロック信号生成回路。
前記第２発振クロック信号に位相同期し且つ前記第１周波数を有する第３発振クロック信号を生成する第３発振回路を更に備え、
前記クロック選択回路は、電源投入時点から所定期間の経過前においては前記第１発振クロック信号を前記高速クロック信号として出力し、前記電源投入時点から前記所定期間が経過した後は、前記第１発振クロック信号に代えて前記第３発振クロック信号を前記高速クロック信号として出力することを特徴とする請求項１に記載のクロック信号生成回路。
前記第２発振回路は水晶又はセラミック発振回路であり、前記第１発振回路は抵抗及びコンデンサからなるＣＲ発振回路であり、前記第３発振回路はＰＬＬ発振回路であり、
前記所定期間は、前記電源投入に応じて前記第２発振回路が前記第２発振クロック信号の送出を開始し、当該第２発振クロック信号に応じて前記第３発振回路が前記第３発振クロック信号の送出を開始するまでの期間であることを特徴とする請求項２記載のクロック信号生成回路。
前記第３発振回路は、前記第２発振回路から前記第２発振クロック信号が送出されている場合には前記第２発振クロック信号に位相同期し且つ前記第１周波数を有する前記第３発振クロック信号を生成する一方、前記第２発振回路から前記第２発振クロック信号が送出されていない場合には前記分周クロック信号に位相同期し且つ前記第１周波数を有する前記第３発振クロック信号を生成することを特徴とする請求項３記載のクロック信号生成回路。