JP5793986B2 - 画像形成装置および情報処理装置 - Google Patents
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特許文献2には、電源投入時に演算処理装置の初期化を行うリセット部からの入力によって周辺制御部用に設けた専用制御バスの動作を開始し、該周辺制御部の初期化を行うことによって、制御プログラムによる周辺制御ASIC初期化に要する時間を削除し、システム復帰時間を短縮することによって低消費電力化を実現し、ユーザの利便性を向上させる画像形成装置が記載されている。
特許文献3には、内部レジスタが不揮発性である不揮発回路と、内部レジスタが揮発性である一以上の揮発回路と、初期化要求機構とを備えた情報処理装置であって、前記初期化要求機構は、前記揮発回路を駆動する電源がオフになったことを検知する一以上の電源検知部と、前記電源がオフになったことを記録する初期化要求レジスタと、を備え、前記電源検知部は、前記電源がオフになったことを検知した場合、前記電源がオフになったことを示す第1情報を前記初期化要求レジスタに記録し、前記初期化要求機構は、前記初期化要求レジスタに少なくとも一以上の前記第1情報が記録されている場合、前記揮発回路の初期化が必要であることを前記不揮発回路に通知し、前記不揮発回路は、前記初期化要求機構から前記通知を受信した場合、前記不揮発回路の内部レジスタに保持されているプロセスの実行状態に合わせて、前記揮発回路の内部レジスタを設定し、前記内部レジスタの設定後に、前記揮発回路を起動する情報処理装置が記載されている。
本発明は、動作可能になるまでの所要時間を短くした情報処理装置等を提供することを目的とする。
請求項2に記載の発明は、論理演算または算術演算を実行する演算モジュールと、前記演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段と、を備え、前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段と、を備え、前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ、当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線を備えることを特徴とする情報処理装置である。
請求項3に記載の発明は、前記機能モジュールが、前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項2に記載の情報処理装置である。
請求項4に記載の発明は、前記記憶手段が、MRAM、FeRAM、PRAM、ReRAM等の読み書き可能な不揮発性メモリであることを特徴とする請求項3に記載の情報処理装置である。
請求項5に記載の発明は、前記実行手段が初期化によって設定される初期状態は、当該実行手段が初めて動作可能になったときの状態または当該実行手段の実行を再開するために実行が中断したときの状態であることを特徴とする請求項2ないし4のいずれか1項に記載の情報処理装置である。
請求項2の発明によれば、初期化手段を備えない場合に比べ、情報処理装置が動作可能になるまでの所要時間を短くできる。
請求項3、4の発明によれば、本構成を備えない場合に比べ、情報処理装置が動作可能になるまでの所要時間をさらに短くできる。
請求項5の発明によれば、本構成を備えない場合に比べ、動作を再開させる状態が選択できる。
[第1の実施の形態]
(情報処理装置1)
図1は、第1の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。
情報処理装置1は、論理演算および算術演算を行うALU(Alithmetic Logical Unit:論理算術演算ユニット)などを備えた演算モジュールの一例としての中央演算処理装置(以下ではCPUと表記する。)10、CPU10の演算結果に基づいて、予め定められた機能を実行する機能モジュール20、読み書き可能なメインメモリ30、データ、アドレス、命令(コマンド)などを転送するバス40、機能モジュール20を初期化する指示である初期化信号(/RST)を送信する初期化信号送信手段の一例としての初期化信号送信ユニット50を備えている。
なお、「/RST」などの「/」は、そのあとに続く記号(アルファベットなど)の上にあるもの(アッパーバー)とし、記号(アルファベットなど)で示される信号が負論理であることを示す。また、端子(例えば、初期化信号送信端子51(/RST))とその端子に送受信される信号(例えば、初期化信号51(/RST))とを区別しないで同じ番号で表記する。
CPU10、機能モジュール20、メインメモリ30は、データ、アドレス、命令などを双方向に送受信可能なように、バス40に接続されている。すなわち、CPU10、機能モジュール20、メインメモリ30は、バス40に並列に接続され、バス40を介してデータ、アドレス、命令などを相互に送受信可能になっている。
機能モジュール20のビジー信号送信端子27(/BUSY)とCPU10の初期化信号受信端子11(/RST)とは、通報信号線の一例としてのビジー信号線42で接続されている。つまり、機能モジュール20がビジー信号送信端子27(/BUSY)から送信したビジー信号(/BUSY)は、CPU10の初期化信号受信端子11(/RST)に初期化信号11(/RST)として受信される。また、ビジー信号線42は、電流制限抵抗Rを介して、電源電位Vddに接続されている。
なお、図1では、上記の信号の流れを矢印で示している。
次に、機能モジュール20の構成を説明する。
図2は、機能モジュール20の構成の一例を示した図である。
機能モジュール20は、予め定められた機能を実行する実行手段の一例としての実行部21、実行部21を初期状態に設定する初期化手段の一例としての初期化部22、実行部21を初期状態に設定するためのデータを保持する記憶手段の一例としての不揮発性メモリ23を備えている。さらに、機能モジュール20は、オープンドレインバッファ24とインバータ25とを備えている。なお、実行部21は実行を停止する停止手段の一例でもある。
不揮発性メモリ23は、“1”/“0”で表されたデータを記憶する機能を有している。そして、「不揮発性」とは、電力が供給されている間はもとより電力の供給がない場合であっても、データを保持することをいう。
なお、機能モジュール20の実行部21、初期化部22はレジスタなどを有し、電力が供給されているときはデータを保持するが、電力が供給されていないときはデータが失われる揮発性である。CPU10およびメインメモリ30も揮発性であるとする。
一方、インバータ25は、入力信号と極性が反転した信号を出力する。
機能モジュール20の実行部21と初期化部22とは、データ、アドレス、命令などを双方向に転送可能に接続されている。同様に、初期化部22と不揮発性メモリ23とは、データ、アドレス、命令などを双方向に転送可能に接続されている。
一方、初期化部22のビジー信号送信端子222(/BUSY)は、オープンドレインバッファ24を介して、機能モジュール20のビジー信号送信端子27(/BUSY)に接続されている。すなわち、ビジー信号222(/BUSY)が“0”(「L」)のときは、ビジー信号27(/BUSY)も“0”(「L」)になる。しかし、ビジー信号222(/BUSY)が“1”(「H」)のときは、オープンドレインバッファ24の出力端子は「Hi−Z」になるので、ビジー信号27(/BUSY)はビジー信号線42の状態により設定される。
また、オープンドレインバッファ24の出力端子は、インバータ25を介して実行部21に設けられたイネーブル信号受信端子212(/EN)に接続されている。つまり、初期化部22から発信されたビジー信号222(/BUSY)が“0”(「L」)のときは、イネーブル信号212(/EN)は“1”(「H」)になり、初期化部22から発信されたビジー信号222(/BUSY)が“1”(「H」)のときは、イネーブル信号212(/EN)はビジー信号線42の状態により設定される。
なお、機能モジュール20では、実行部21がバス40と接続されている。
ここで、初期状態とは、実行部21が初めて動作可能になったときの状態(リセット後の状態)であってもよく、実行部21の実行が中断されたとき、動作を再開したい状態であってもよい。実行が中断されたときの例としては、情報処理装置1がオフになる直前の実行部21の状態が上げられる。
そして、機能モジュール20は、初期化信号送信ユニット50からの初期化信号51(/RST)を受信する(後述するようにネゲートからアサートになる)と、実行部21は動作状態から停止状態に移行し、初期化部22は実行部21を初期状態に設定するための処理を開始可能な状態に移行する。そして、初期化信号51(/RST)が解除される(アサートからネゲートに移行する)と、初期化部22は実行部21を初期状態に設定するための処理(初期化)を実行するようになっている。
これは、電源が投入されて規定の電圧に上昇し切らない間に機能モジュール20が動作を開始することを抑制するためである。また、電源投入後に安定な動作状態になるまで暫く待たなければならない部品(例えば、水晶発振器)がある場合には、安定な動作状態になるまで待つためである。これにより、機能モジュール20の不安定な動作が抑制される。
CPU10でも同様である。
ここでは、一例として電圧レベルが高い状態(「H」)をネゲートとし、低い状態(「L」)をアサートとする負論理で示す。また、“0”がアサートに対応し、“1”がネゲートに対応する。そして、電源電位Vddは「H」に対応する。
ビジー信号(/BUSY)がアサートであるとは、ビジー信号(/BUSY)を送信する回路(初期化部22など)が他の回路(実行部21など)に、新たな動作の準備が整っていないことを示す。例えば、初期化部22からのビジー信号222(/BUSY)がアサートであると、初期化部22が実行部21への初期化を実行中で、初期化が完了していないことを示す。そして、ビジー信号222(/BUSY)がネゲートになると、初期化部22は実行部21の初期化を完了し、実行部21への新たな実行指示が受付可能な状態にあることを示す。
さらに、イネーブル信号(/EN)がアサートであるとは、イネーブル信号(/EN)を受信した回路が動作することを許可され、動作状態(イネーブル)になることを示す。例えば、実行部21が受信するイネーブル信号212(/EN)がアサートであると、実行部21は動作状態(イネーブル)にある。そして、イネーブル信号212(/EN)がネゲートであると、実行部21は停止状態(ディセーブル)になる。
次に、機能モジュール20の動作を説明する。
図3は、機能モジュール20の動作を説明するフローチャートである。
ここでは、初期化信号送信ユニット50からの初期化信号51(/RST)がアサートになってからの機能モジュール20の動作を説明する。すなわち、“Reset”からの動作を説明する。
初期化信号51(/RST)がアサートになると、図1に示すように、機能モジュール20の初期化信号26(/RST)がアサートになる。そして、図2に示すように、機能モジュール20の実行部21の初期化信号211(/RST)および初期化部22の初期化信号221(/RST)がアサートになる。
すると、実行部21は動作状態から停止状態に移行し、初期化部22は実行部21を初期状態に設定するための処理を開始可能な状態に移行する(ステップ101)。
このとき、初期化部22のビジー信号222(/BUSY)がアサートになると、前述したように、イネーブル信号212(/EN)がネゲートになる。
なお、初期化信号51(/RST)がアサートである期間は予め定められている。すなわち、前述したように、電源が投入されて規定の電圧に上昇しきらない間に機能モジュール20が動作を開始することを抑制したり、水晶発振器などが電源投入後に安定な動作状態になるまで待ったりするためである。
そして、実行部21の初期化が終了するのを待つ(ステップ104)。
すると、オープンドレインバッファ24の出力端子が「Hi−Z」になる。このとき、図1で示したように、ビジー信号線42は、電流制限抵抗Rを介して、電源電位Vddに接続されているので、ビジー信号27(/BUSY)はアサートからネゲートに移行する。よって、イネーブル信号212(/EN)はネゲートからアサートに移行する(ステップ105)。
また、時刻t1から時刻t4へと時間が経過するとする。なお、時刻t3は後述する図6、13、15との整合を図るために設けている。
時刻t1において、初期化信号送信ユニット50からの初期化信号51(/RST)がネゲートからアサートになる(「H」から「L」になる)とする。
初めに、時刻t1の直前の状態を説明する。時刻t1の直前では、CPU10および機能モジュール20の実行部21は動作状態にあるとする。
この状態を説明する。時刻t1の直前では、初期化信号51(/RST)はネゲート(「H」)である。前述したように、初期化部22のビジー信号222(/BUSY)はネゲート(「H」)であるので、機能モジュール20のオープンドレインバッファ24の出力端子は「Hi−Z」となる。よって、機能モジュール20のビジー信号27(/BUSY)は「Hi−Z」である。しかし、ビジー信号線42(/BUSY)は、電流制限抵抗Rを介して、電源電位Vddに接続されている。これにより、イネーブル信号212(/EN)はアサート(「L」)になる。すなわち、機能モジュール20の実行部21は動作状態にある。
また、ビジー信号線42(/BUSY)は「H」であるので、CPU10の初期化信号11(/RST)もネゲートである。よって、CPU10も動作状態である。
そして、時刻t4で初期化部22による実行部21の初期化が完了すると、初期化部22の送信するビジー信号27(/BUSY)が「L」から「Hi−Z」に移行する。これにより、ビジー信号線42(/BUSY)が「L」から「H」に移行し、イネーブル信号212(/EN)がネゲートからアサート(「H」から「L」)に移行する(ステップ105)。そして、実行部21が停止状態から動作状態に移行する。
不揮発性メモリ23は、実行部21が初めて動作可能になったときの状態(リセット後の状態)に設定するデータを保持してもよく、実行部21の実行が中断されたときの状態であって、その状態から動作を再開したい状態のデータを保持してもよい。例えば、不揮発性メモリ23は、情報処理装置1のオフになる直前における実行部21の状態のデータ(レジスタおよびカウンタなどのデータ、シーケンサ、フリップフロップなどの状態に関するデータ)を保持する。
初期化部22が、実行部21が初めて動作可能になったときの状態(リセット後の状態)に設定するデータを読み出して、実行部21を初期化する場合には、機能モジュール20(実行部21)は初めて動作可能になったときの状態(リセット後の状態)で動作可能になる。
一方、初期化部22が、情報処理装置1のオフになる直前における実行部21の状態のデータを読み出して、実行部21を初期化する場合には、機能モジュール20(実行部21)は情報処理装置1がオフになる直前の状態(実行が中断したときの状態)から動作が可能になる(実行を再開する)。
一方、機能モジュール20をオフになる直前の状態から再開させるには、不揮発性メモリ23は、オフになる直前の実行部21の状態を示すデータを保持(退避)し、オフになっても保持し続けていることが必要となる。よって、不揮発性メモリ23は、読み書き可能な「不揮発性」のメモリであることが必要となる。
ここで、「不揮発性」とは、電力の供給がある場合に加え、電力の供給がなくなった場合においても、情報(“1”/“0”)を保持する(保持し続ける)記憶機能をいう。
しかし、実行部21の状態が変化するタイミング毎に行う場合には、読み書き可能な不揮発性メモリ23は、高速に読み書きできる不揮発性記憶素子を用いることが好ましい。これにより、書き込み時間による機能モジュール20や情報処理装置1の処理速度の低下が抑制される。
MRAMは、2枚の磁性積層膜をトンネル磁気抵抗膜で挟み、重ねた磁性積層膜の磁化のなす相対角度によりトンネル磁気抵抗膜の抵抗が変化する磁気抵抗(magnetoresistive:MR)効果を用いて情報(“1”/“0”)を保持する。FeRAMは、PZT(Pb(Zr、Ti)O3)などの強誘電体の分極を用いて情報(“1”/“0”)を保持する。PRAMは、カルコゲナイドの相変化にともなう抵抗変化により情報(“1”/“0”)を保持する。ReRAMは、電圧の印加による電気抵抗の大きな変化(CER(colossal electro−resistance)効果)を利用し、抵抗変化により情報(“1”/“0”)を保持する。
このため、これらの不揮発性記憶素子(MRAM、FeRAM、PRAM、ReRAM等)は、不揮発性メモリ23に適用しやすい。
これらのフラッシュメモリおよびEEPROMを、不揮発性メモリ23に適用してもよい。
そして、機能モジュール20のビジー信号27(/BUSY)をCPU10の初期化信号11(/RST)としているので、機能モジュール20の初期化が終わり、ビジー信号27(/BUSY)がネゲートになると、CPU10が動作状態になる。これにより、機能モジュール20の初期化の終了とCPU10の動作開始との間に不要な待ち時間(オーバヘッド)が発生することが抑制される。すなわち、情報処理装置1は、初期化信号51(/RST)がアサートになってから動作可能になるまでの立ち上げに要する時間が短い。
また、機能モジュール20は初期化部22を備えているので、機能モジュール20の初期化にCPU10の制御を必要としない。そして、機能モジュール20の初期化部22による実行部21の初期化をハードウエア制御で行うと、ソフトウエアを用いたソフトウエア制御で行う場合に比べ、機能モジュール20の初期化に要する所要時間をさらに短くすることができる。
また、ボタン等が押されることで、初期化信号送信ユニット50から初期化信号51(/RST)が送信されてもよい。このときも、初期状態への設定またはボタン等が押される直前の状態からの再開のいずれかを選択できるようにしてもよい。
第1の実施の形態の情報処理装置1は、機能モジュール20を1つ備えていた。第2の実施の形態の情報処理装置1は、複数の機能モジュール20−1〜20−n(nは整数)を備えている。
図5は、第2の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。
情報処理装置1は、CPU10、機能モジュール20−1〜20−n、メインメモリ30、バス40、初期化信号送信ユニット50を備えている。
なお、機能モジュール20−1〜20−nをそれぞれ区別しないときは、機能モジュール20と表記する。
また、初期化信号送信ユニット50の初期化信号送信端子51(/RST)は、初期化信号線41を介して、機能モジュール20−1〜20−nのそれぞれの初期化信号受信端子26(/RST)に並列に接続されている。
そして、機能モジュール20−1〜20−nのそれぞれのビジー信号送信端子27(/BUSY)は、ビジー信号線42に並列に接続されている。そして、ビジー信号線42の一端は、CPU10の初期化信号受信端子11(/RST)に接続されている。また、ビジー信号線42の他端は、電流制限抵抗Rを介して、電源電位Vddに接続されている。
図6は、第2の実施の形態が適用される情報処理装置1の動作を説明するタイミングチャートである。ここでは、第1の実施の形態の図4と同様に、時刻t1において初期化信号送信ユニット50が初期化信号51(/RST)をネゲートからアサートにする場合について説明する。
図6では、初期化信号51(/RST)、ビジー信号線42(図6の説明では/BUSYを付記する。)の出力レベル、機能モジュール20−1〜20−nのそれぞれの実行部21の状態およびビジー信号27(/BUSY)の出力レベル、CPU10の状態を示している。
なお、時刻t1から時刻t4へと時間が経過するとする。この時刻t1〜時刻t4は図4と同じである。
初期化信号送信ユニット50から機能モジュール20−1〜20−nのそれぞれの初期化信号受信端子26(/RST)に送信される初期化信号51(/RST)はネゲート(「H」)である。このとき、機能モジュール20−1〜20−nの初期化部22のビジー信号222(/BUSY)は「H」である。よって、オープンドレインバッファ24の出力端子は「Hi−Z」である。これにより、機能モジュール20−1〜20−nのそれぞれのビジー信号27(/BUSY)はともに「Hi−Z」である。しかし、ビジー信号線42(/BUSY)は、電流制限抵抗Rを介して電源電位Vddに接続されているので、ネゲートであり、機能モジュール20−1〜20−nのそれぞれのイネーブル信号212(/EN)はアサートである。
そして、ビジー信号線42(/BUSY)の一端が接続されたCPU10の初期化信号11(/RST)も「H」(ネゲート)になっている。また、機能モジュール20の実行部21のイネーブル信号212(/EN)は「L」(アサート)になっている。
すなわち、時刻t1の直前においては、CPU10、および機能モジュール20−1〜20−nのそれぞれの実行部21は動作状態にある。そして、機能モジュール20−1〜20−nの初期化部22は停止状態にある。
そして、機能モジュール20−1〜20−nのそれぞれのビジー信号27(/BUSY)が「Hi−Z」から「L」に移行する。これにより、ビジー信号線42(/BUSY)が「H」から「L」に移行する。
そして、CPU10の初期化信号11(/RST)が「H」から「L」に移行して、ネゲートからアサートになり、CPU10が動作状態から停止状態に移行する。
そして、時刻t3で、最も初期化の所要時間が短い機能モジュール20−1の初期化が完了する。すると、図2において説明したように、機能モジュール20−1の初期化部22のビジー信号222(/BUSY)がネゲート(「H」)になる。これにより、機能モジュール20−1のオープンドレインバッファ24の出力端子が「L」から「Hi−Z」になって、ビジー信号27(/BUSY)は「Hi−Z」になる。しかし、他の機能モジュール20−2〜20−nは初期化が完了していないため、機能モジュール20−2〜20−nのビジー信号27(/BUSY)は「L」である。このため、ビジー信号線42(/BUSY)が「L」に維持され、機能モジュール20−1のビジー信号27(/BUSY)は「H」になることができず「L」を維持する。すると、機能モジュール20−1のイネーブル信号212(/EN)も「H」でネゲートを維持する。
つまり、機能モジュール20−1の実行部21は、時刻t3で初期化が完了するが、時刻t3から後述する時刻t4までの間は停止状態にある。
これにより、情報処理装置1が動作可能な状態になる。
一方、機能モジュール20−1〜20−nのそれぞれが初期化部22と実行部21を初期化するデータを保持する不揮発性メモリ23とを備えない場合には、機能モジュール20−1〜20−nのそれぞれの初期化は、ソフトウエア処理によりCPU10がシーケンシャル(順)に行うことになる。
すなわち、第2の実施の形態の情報処理装置1は、機能モジュール20−1〜20−nが初期化部22および不揮発性メモリ23を備えず、初期化をソフトウエア処理により順に行う情報処理装置1に比べ、初期化を短い時間で行うことができる。
一方、機能モジュール20−1〜20−nのそれぞれの初期化の終了をCPU10から問い合わせ(ポーリング)する場合には、機能モジュール20−xの初期化が終了してから、CPU10がポーリングを実行するまでの時間が不要な待ち時間(オーバヘッド)となってしまう。
すなわち、第2の実施の形態の情報処理装置1では、機能モジュール20−1〜20−nは並行して初期化が行われるとともに、機能モジュール20−1〜20−nの初期化の終了とともにCPU10が動作状態になる。よって、初期化信号51(/RST)がアサートになってから動作可能になるまでの立ち上がり時間が短い。
次に、第2の実施の形態の情報処理装置1を画像形成装置100の制御部として構成する場合を説明する。
図7は、画像形成装置100の構成の一例を示す図である。
画像形成装置100は、制御部としての情報処理装置1と、ボタンなどユーザが指示を与えるためのUI(ユーザインターフェイス)部120、プリンタなどの画像形成部130、スキャナなどの画像読取部140、通信回線200(後述する図8参照)とデータなどの送受信を行う送受信部150を備えている。
画像形成部130は、LEDなどにより感光体ドラムに潜像を書き込み、潜像をトナーで現像して紙などの記録材に転写する方式のプリンタでもよく、インクジェットなどで記録材に像を形成する方式のプリンタであってもよい。そして、画像形成制御モジュール20−2は、メインメモリ30内の画像データを画像形成部130に送信したり、画像形成部130から動作状態に関するデータを受信してCPU10に送信したりする。
画像読取部140は、画像が記録された記録材に対向させた受光素子アレイをスキャンさせる方式の画像読取機器であってもよく、CCDなどの撮像素子で画像を読み取る方式の撮像機器であってもよい。そして、画像読取制御モジュール20−3は、CPU10と画像読取部140との間にあって、CPU10から画像読取部140の読み取り条件などを設定するデータを受信して画像読取部140に送信したり、画像読取部140が読み取った画像データを受信してメインメモリ30に送信したりする。
送受信部150は、通信回線200を介してコンピュータ300またはファクシミリ装置400から送信された画像などのデータを受信する(後述する図8参照)。送受信制御モジュール20−4は、送受信部150が受信したデータをCPU10やメインメモリ30に送信する。また、送受信部150は、通信回線200に接続されたコンピュータ300またはファクシミリ装置400に、画像読取部140が読み取った画像などのデータを、送受信制御モジュール20−4を介して送信する。
画像形成装置100は、送受信部150を介して、インターネット、電話網などの通信回線200に接続されている。そして、通信回線200には、コンピュータ300、ファクシミリ装置400、サーバ500などが接続されている。
画像形成装置100は、画像読取部140から読み取った画像を、画像形成部130により記録材に印刷する。
また、画像形成装置100は、通信回線200を介して、画像形成装置100の外部に置かれたコンピュータ300、ファクシミリ装置400またはサーバ500から送信された画像などのデータを画像形成部130により記録材に印刷する。
一方、画像形成装置100は、画像読取部140が読み取った画像などのデータを、送受信部150から通信回線200を介して画像形成装置100の外部に置かれたコンピュータ300および/またはファクシミリ装置400に送信する。
このため、図7に示すように、第2の実施の形態における情報処理装置1を、画像形成装置100の制御部とすると、UI制御モジュール20−1、画像形成制御モジュール20−2、画像読取制御モジュール20−3、送受信制御モジュール20−4は、初期化信号51(/RST)を並行して受信し(アサートになり)、初期化信号51(/RST)が解除される(ネゲートになる)と並行して実行部21の初期化を実行するので、順に初期化がされる場合に比べ、初期化信号51(/RST)を受信してから(アサートになってから)短い時間で動作可能な状態になる。
第1の実施の形態および第2の実施の形態の情報処理装置1では、機能モジュール20(20−1〜20−n)が不揮発性メモリ23を備えていた。
第3の実施の形態では、機能モジュール20(20−1〜20−n)が不揮発性メモリ23を備えず、機能モジュール20(20−1〜20−n)の外部に不揮発性メモリ63を備えている。
図9は、第3の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。
第3の実施の形態の情報処理装置1では、CPU10、機能モジュール60−1〜60−n、メインメモリ30、不揮発性メモリ63および初期化信号送信ユニット50を備えている。不揮発性メモリ63は、バス40にデータが送受信可能なように接続されている。
不揮発性メモリ63を除いて、他の構成は、第1の実施の形態の情報処理装置1と同様であるので、説明を省略する。
機能モジュール60−1〜60−nは、図2に示した第1の実施の形態の機能モジュール20から不揮発性メモリ23を除いた構成である。そして、実行部21および初期化部22がバス40にデータなどを入出力可能に接続されている。
他の構成は、第1の実施の形態における機能モジュール20と同様であるので、詳細な説明を省略する。
なお、機能モジュール60−1〜60−nをそれぞれ区別しないときは、機能モジュール60と表記する。
第3の実施の形態の機能モジュール60は、第1の実施の形態で説明した図3のフローチャートのステップ103の初期化部22による実行部21の初期化の手順が異なる。
第1の実施の形態で説明した機能モジュール20では、初期化部22は機能モジュール20の不揮発性メモリ23から実行部21の初期化に用いるデータを読み出して、実行部21を初期化していた。
これに対して、第3の実施の形態における機能モジュール60−1〜60−nでは、バス40に接続された不揮発性メモリ63から、機能モジュール60−1〜60−nのそれぞれの実行部21を初期化するデータを、バス40を介して読み出す。このため、機能モジュール60−1〜60−nの初期化部22は、バス40に接続されている。
なお、不揮発性メモリ63は、機能モジュール60−1〜60−nのそれぞれに対応するデータを異なるアドレスの領域に保持し、アドレスによってデータを選択するようになっている。
そして、すべての機能モジュール60−1〜60−nの実行部21を初期化するデータを不揮発性メモリ63に保持するとしたが、一部の機能モジュール60であってもよい。また、機能モジュール60を複数の組に分け、それぞれの組に対応した複数の不揮発性メモリ63を備えてもよい。
そして、不揮発性メモリ23を備えた機能モジュール20(図2参照)と不揮発性メモリ23を備えない機能モジュール60とを混在させてもよい。
なお、OSを必要としない場合もある。
なお、不揮発性メインメモリ31は、前述した高速な読み書きができ、書き換え回数の制限が小さい不揮発性記憶素子(MRAM、FeRAM、PRAM、ReRAM等)で構成されているのが好ましい。
また、第3の実施の形態における情報処理装置1を制御部として、第2の実施の形態で説明した画像形成装置に用いてもよい。
第1の実施の形態、第2の実施の形態、第3の実施の形態における情報処理装置1(図1、図5、図9)では、機能モジュール20(または60)のビジー信号(/BUSY)が、CPU10の初期化信号受信端子11(/RST)に送信されていた。このため、図4、図6のタイミングチャートに示したように、すべての機能モジュール20の実行部21の設定が完了したのちに、CPU10が動作状態になる。
ここで、CPU10も初期化が必要な場合には、機能モジュール20の実行部21の初期化が完了してから、CPU10の初期化を行うことになる。すなわち、機能モジュール20の実行部21の初期化とCPU10の初期化とがシーケンシャルで(順に)行われることになる。
これに対して、第4の実施の形態の情報処理装置1では、CPU10の初期化と機能モジュール20の実行部21の初期化とを並行して行う。
図11は、第4の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。
情報処理装置1は、CPU10、機能モジュール20、メインメモリ30、バス40、初期化信号送信ユニット50を備えている。
CPU10は、初期化信号送信ユニット50からの初期化信号51(/RST)を受信する初期化信号受信端子11(/RST)と、ビジー信号を送信するビジー信号送信端子12(/BUSY)とを備えている。
さらに、CPU10のビジー信号送信端子12(/BUSY)と、機能モジュール20のビジー信号送信端子27(/BUSY)とが、許可信号線の一例としてのビジー信号線42に接続されている。そして、ビジー信号線42は、電流制限抵抗Rを介して電源電位Vddに接続されている。
CPU10は、命令処理部や読み出し/書き込み実行部や算術演算部などからなり、命令を実行する命令実行手段の一例としての命令実行部13、命令実行部13を初期状態に設定する他の初期化手段の一例としての初期化部14、命令実行部13を初期状態に設定するためのデータを保持する不揮発性メモリ15を備えている。さらに、CPU10は、オープンドレインバッファ16とインバータ17とを備えている。
不揮発性メモリ15、オープンドレインバッファ16、インバータ17は、図2の不揮発性メモリ23、オープンドレインバッファ24、インバータ25と同様であるので説明を省略する。
CPU10の命令実行部13と初期化部14とは、データ、アドレス、命令などを双方向に転送可能に接続されている。同様に、初期化部14と不揮発性メモリ15とは、データ、アドレス、命令などを双方向に転送可能に接続されている。
一方、初期化部14のビジー信号送信端子142(/BUSY)は、オープンドレインバッファ16を介して、CPU10のビジー信号送信端子12(/BUSY)に接続されている。
また、オープンドレインバッファ16の出力端子は、インバータ17を介して命令実行部13に設けられたイネーブル信号受信端子132(/EN)に接続されている。つまり、初期化部14から発信されたビジー信号142(/BUSY)がアサート(「L」)のときは、オープンドレインバッファ16の出力端子が「L」であって、CPU10のビジー信号12(/BUSY)がアサート(「L」)になる。また、ビジー信号142(/BUSY)がネゲート(「H」)のときは、オープンドレインバッファ16の出力端子は「Hi−Z」であって、CPU10のビジー信号12(/BUSY)は「Hi−Z」になる。
なお、CPU10では、命令実行部13がバス40と接続されている。
一方、機能モジュール20は、第1の実施の形態において図2で示した構成と同様である。
図13は第4の実施の形態における情報処理装置1の動作を説明するタイミングチャートである。ここでは、第1の実施の形態の図4と同様に、時刻t1において初期化信号送信ユニット50が送信する初期化信号51(/RST)がアサートになる場合について説明する。
図13では、初期化信号51(/RST)、ビジー信号線42(図13の説明では/BUSYを付記する。)の出力レベル、機能モジュール20の実行部21の状態およびビジー信号27(/BUSY)の出力レベル、CPU10の命令実行部13の状態およびビジー信号12(/BUSY)の出力レベルを示している。
なお、時刻t1から時刻t4へと時間が経過するとする。この時刻t1〜時刻t4は図4と同じである。
すなわち、時刻t1の直前においては、CPU10の命令実行部13および機能モジュール20の実行部21は動作状態にあって、機能モジュール20の初期化部22は停止状態にある。
そして、CPU10のビジー信号12(/BUSY)および機能モジュール20のビジー信号27(/BUSY)がネゲートからアサート(「Hi−Z」から「L」)になる。さらに、ビジー信号線42が「H」から「L」になる。
そして、時刻t3で、機能モジュール20の初期化が完了すると、図2において説明したように、機能モジュール20の初期化部22のビジー信号送信端子222(/BUSY)がネゲート(「H」)になる。これにより、機能モジュール20のビジー信号27(/BUSY)が「Hi−Z」になる。しかし、CPU10の命令実行部13は初期化が完了していないため、ビジー信号12(/BUSY)は「L」に維持される。このため、ビジー信号線42が「L」に維持されたままとなる。すると、機能モジュール20のイネーブル信号212(/EN)も「H」でネゲートを維持する。
つまり、機能モジュール20の実行部21は、時刻t3で初期化が完了するが、イネーブル信号212(/EN)がネゲートであるので、時刻t3から後述する時刻t4までの間は停止状態にある。
これにより、CPU10の命令実行部13のイネーブル信号132(/EN)および機能モジュール20の実行部21のイネーブル信号212(/EN)がネゲートからアサート(「H」から「L」)になる。そして、CPU10の命令実行部13および機能モジュール20の実行部21が停止状態から動作状態に移行する。すなわち、情報処理装置1が動作可能な状態になる。
すなわち、CPU10または機能モジュール20の一方が初期化中であると、ビジー信号線42は、「L」に引き込まれた状態となって、初期化が終わっていても他方は停止状態となる。そして、CPU10および機能モジュール20の両方の初期化が完了したタイミングで、CPU10および機能モジュール20の両方が並行して停止状態から動作状態に移行する。
また、CPU10の初期化と機能モジュール20の実行部21の初期化とのうち、所要時間が長い方の初期化が完了すると、ビジー信号線42(/BUSY)が「L」から「H」になって、CPU10および機能モジュール20の動作が開始する。よって、CPU10の初期化と機能モジュール20の実行部21の初期化の完了と、CPU10および機能モジュール20の動作の開始との間に、不要な待ち時間(オーバヘッド)が発生するのが抑制される。
第4の実施の形態の情報処理装置1は、機能モジュール20を1つ備えていた。
第5の実施の形態の情報処理装置1では、第2の実施の形態と同様に、複数の機能モジュール20−1〜20−nを備えている。
図14は、第5の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。
情報処理装置1は、CPU10、機能モジュール20−1〜20−n、メインメモリ30、バス40、初期化信号送信ユニット50を備えている。
CPU10は、第4の実施の形態において図12に示した構成と同様である。
機能モジュール20は、第1の実施の形態において図2に示した構成と同様である。
さらに、CPU10のビジー信号送信端子12(/BUSY)と、機能モジュール20−1〜20−nのビジー信号送信端子27(/BUSY)とが、ビジー信号線42に接続されている。そして、ビジー信号線42は、電流制限抵抗Rを介して、電源電位Vddに接続されている。
図15は第5の実施の形態における情報処理装置1の動作を説明するタイミングチャートである。ここでは、第2の実施の形態の図6と同様に、時刻t1において初期化信号送信ユニット50が初期化信号51(/RST)をネゲートからアサートにする場合について説明する。
図15では、初期化信号51(/RST)、ビジー信号線42(図15の説明では/BUSYを付記する。)、機能モジュール20−1〜20−nの実行部21の状態およびビジー信号27(/BUSY)の出力レベル、CPU10の命令実行部13の状態およびビジー信号12(/BUSY)の出力レベルを示している。
なお、時刻t1から時刻t4へと時間が経過するとする。この時刻t1〜時刻t4は図6と同じである。
すなわち、初期化信号送信ユニット50からの初期化信号51(/RST)はネゲート(「H」)であるので、CPU10の初期化信号11(/RST)ならびに機能モジュール20−1〜20−nの初期化信号26(/RST)は「H」である。すると、CPU10の初期化部14のビジー信号12(/BUSY)および機能モジュール20−1〜20−nのそれぞれの初期化部22のビジー信号27(/BUSY)は、「Hi−Z」になっている。
ビジー信号線42(/BUSY)は、電流制限抵抗Rを介して電源電位Vddに接続されているので、CPU10におけるイネーブル信号132(/EN)(図12参照)および機能モジュール20−1〜20−nにおけるイネーブル信号212(/EN)(図2参照)は「L」(アサート)になっている。
すなわち、時刻t1の直前においては、CPU10の命令実行部13および機能モジュール20−1〜20−nのそれぞれの実行部21は動作状態にあって、CPU10の初期化部14および機能モジュール20−1〜20−nの初期化部22は停止状態にある。
そして、CPU10のビジー信号12(/BUSY)および機能モジュール20−1〜20−nのそれぞれのビジー信号27(/BUSY)が「Hi−Z」から「L」になる。そして、ビジー信号線42が「H」から「L」になる。すると、CPU10におけるイネーブル信号132(/EN)および機能モジュール20−1〜20−nにおけるイネーブル信号212(/EN)はアサートからネゲート(「L」から「H」)に移行する。これにより、CPU10の命令実行部13および機能モジュール20−1〜20−nのそれぞれの実行部21は動作状態から停止状態になる。
そして、時刻t3で、初期化の所要時間が最も短い機能モジュール20−1の初期化が完了すると、図2において説明したように、機能モジュール20−1の初期化部22のビジー信号222(/BUSY)がネゲートになる。これにより、機能モジュール20−1のビジー信号27(/BUSY)が「L」から「Hi−Z」になる。しかし、CPU10および他の機能モジュール20−2〜20−nは初期化が完了していないため、CPU10のビジー信号12(/BUSY)および機能モジュール20−2〜20−nのビジー信号27(/BUSY)は「L」に維持される。このため、ビジー信号線42(/BUSY)は「L」に維持されたままとなる。すると、機能モジュール20−1のイネーブル信号212(/EN)も「H」でネゲートを維持する。
つまり、機能モジュール20−1の実行部21は、時刻t3で初期化が完了するが、イネーブル信号222(/EN)がネゲートであるので、時刻t3から後述する時刻t4までの間は停止状態にある。
なお、CPU10の命令実行部13は、時刻t3と時刻t4との間の時刻において、初期化が完了し、機能モジュール20−1と同様に停止状態になっている。他の機能モジュール20−3〜20−nも同様である。
すなわち、CPU10の命令実行部13または機能モジュール20−1〜20−nの実行部21いずれかが初期化中であると、ビジー信号線42(/BUSY)は、「L」に引き込まれた状態となっている。このため、CPU10または機能モジュール20−1〜20−nのいずれかの初期化が終わっていても停止状態となっている。そして、CPU10および機能モジュール20−1〜20−nのすべての初期化が完了した時点で、CPU10および機能モジュール20−1〜20−nのすべてが並行して動作状態に移行する。
また、CPU10の命令実行部13の初期化と機能モジュール20−1〜20−nのそれぞれの実行部21の初期化とのうち、最も所要時間が長い初期化が完了すると、ビジー信号線42が「L」から「H」になる。これにより、CPU10および機能モジュール20−1〜20−nの動作が開始するので、不要な待ち時間(オーバヘッド)の発生が抑制されている。
初期化信号51(/RST)が解除された(アサートからネゲートになった)とき、CPU10がソフトウエアを起動する。そして、ソフトウエアの起動が完了すると、IOポートへのビジー信号(/BUSY)を解除(ネゲート)し、機能モジュール20−1〜20−nへのアクセスを許可すると同時に、ソフトウエアがIOポートのビジー信号(/BUSY)の状態を監視し、ビジー信号(/BUSY)が解除(ネゲート)されるのを確認してから機能モジュール20−1〜20−nを使用するソフトウエアを起動するように構成する。このようにすることで、ソフトウエアを起動する時間が短縮される。
Claims (5)
- 画像を記録材に形成する画像形成部と、
算術演算および論理演算を行う演算モジュールと、当該演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段、当該初期化信号が解除されると当該実行手段を初期化する初期化手段を備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段と、を有し、前記画像形成部を制御する制御部と、を備え、
前記制御部の前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段と、を備え、
前記制御部において、前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ、当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線を備える
ことを特徴とする画像形成装置。 - 論理演算または算術演算を実行する演算モジュールと、
前記演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、
前記初期化信号を送信する初期化信号送信手段と、を備え、
前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段と、を備え、
前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ、当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線を備える
ことを特徴とする情報処理装置。 - 前記機能モジュールが、前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項2に記載の情報処理装置。
- 前記記憶手段が、MRAM、FeRAM、PRAM、ReRAM等の読み書き可能な不揮発性メモリであることを特徴とする請求項3に記載の情報処理装置。
- 前記実行手段が初期化によって設定される初期状態は、当該実行手段が初めて動作可能になったときの状態または当該実行手段の実行を再開するために実行が中断したときの状態であることを特徴とする請求項2ないし4のいずれか1項に記載の情報処理装置。
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