JPS62259121A - １チツプｃｐｕの電源装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、駆動電圧が供給され゛たのちリセット信号入
力に応動して動作状態へ移行するとともに停電時にはバ
ッテリのバックアップ電圧で休止状態を維持する１チッ
プＣＰＵの電源装置に関する。

［従来の技術］ 汎用のパーソナルコンピュータに組込まれている、ＣＰ
Ｕ　（中央処理装置）や入出力ポート。

ＲＡＭ、ＲＯＭ等の記憶素子、クロック発振器等の基本
構成部材が組込まれた１チップＣＰＵは、この１チップ
ＣＰＵを稼働させるために、外部の電源回路から例えば
５Ｖの駆動電圧ＶＣＣを電源端子へ印加するとともにリ
セット端子ヘリセット信号を入力することによって、始
めて動作状態へ移行するように構成されている。

すなわち、例えば第６図に示すよう、図示しない電源回
路の駆動電圧の出力端子にコンデンサ１と抵抗２との直
列回路が接続され、コンデンサ１と抵抗２との接続点が
１チップＣＰＵ３のリセット端子へ接続されている。そ
して第７図（ａ）に示すように、電源回路の電源スイチ
が投入されると、１チップＣＰＵ３の図示しない電源端
子に５Ｖの駆動電圧ＶＣＣが供給開始されるとともに、
コンデンサ２の充電特性で定まる所定時間後にリセット
信号Ｒが入力される。

一方、商店の各売場に配置された電子キャッシュレジス
タに組込まれた１チップＣＰＵ等においては、一般に販
売業務時間以外は電源回路の電源スィッチを遮断する。

この場合ＲＡＭ等の記憶部に登録された販売データ等の
重要なデータが消去されるのを防止するために、電源ス
ィッチを遮断すると同時にＲＡＭ等の揮発性メモリにバ
ッテリから供給されるバックアップ電圧を供給するよう
にしている。したがって、予告なしの停電事故等が生じ
て電源回路から１チップＣＰＵに対する駆動電圧の供給
が停止されると、バッテリからバックアップ電圧を記憶
部に供給するとともに、停電発生直前における１チップ
ＣＰＵの各構成部材の動作状態を記憶部に記憶（退避）
させておく必要がある。そして、停電復帰した時点で記
憶部に一時記憶（退避）させた停電直前の各構成部材の
動作状態を読出して上記多元の構成部材にセットで動作
開始させる。

したがって、このような１チップＣＰＵに駆動電圧を供
給する電源装置には停電検出回路とこの停電検出回路が
停電復帰を検出したときに１チップＣＰＵヘリセット信
号を印加するリセット信号発生回路が組込まれている。

［発明が解決しようとする問題点］ しかしながら、このような停電検出回路およびリセット
信号発生回路を備えた１チップＣＰＵの電源装置におて
いも次のような問題があった。すなわち、上述した各回
路は一般にＴＴＬＩＣ回路素子で構成されたコンパレー
タ、ＩＣ素子で構成された単安定マルチバイブレータ等
の組合わせで構成されている。しかしながら、単安定マ
ルチバイブレークは雑音入力によって誤動作する確率が
高く、ＴＴＬ　Ｉ　Ｃ回路素子においては、停電期間中
にこのＴＴＬ　Ｉ　Ｃ回路素子を動作状態に維持してお
くためにバッテリから供給される電力の消費量が増加す
る。また、ＴＴＬＩＣ回路素子は動作保証電圧が高いの
で、バッテリから供給される電圧を一定水準以上に維持
する必要がある。したがって、停電期間中のバッテリの
消費電力が増大するので、大容量のバッテリを使用する
必要がある。

本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、停電検出回路と１チップＣ
ＰＵとの間にＣ−ＭＯＳゲートを介挿してこのＣ−ＭＯ
Ｓゲートの出力信号レベルをリセット信号発生回路へ入
力することによって、雑音による誤動作を防止できると
ともにバックアップ用バッテリの容量を小さくでき、装
置全体の信頼性向上と小型化とを図ることが可能な１チ
ップＣＰＵの電源装置を提供することにある。

［問題点を解決するための手段］ 本発明の１チップＣＰＵの電源装置においては、停電検
出回路によって、１チップＣＰＵへ駆動電圧を供給する
電源回路の停電状態を検出して停電信号を出力し、電源
回路の停電状態時に１チップＣＰＵへ休止状態維持およ
び記憶保持用のバックアップ電圧を供給するバッテリに
て常時駆動電圧が供給されているＣ−ＭＯＳゲートでも
って停電検出回路から出力された停電信号を１チップＣ
ＰＵへ送出し、さらに、リセット信号発生回路によって
、Ｃ−ＭＯＳゲートの出力信号の信号レベル変化を検出
して１チップＣＩ’Ｕヘリセット信号を送出するように
している。

〔作用］ このように構成された１チップＣＰＵの電源装置におい
て、電源回路に停電が発生すると、停電検出回路から停
電信号が出力される。そして、この停電信号はバッテリ
にて常時駆動電圧が供給されているＣ−ＭＯＳゲートを
介して１チップＣＰＵへ印加される。したがって、１チ
ップＣＰＵは停電信号が入力した時点で各構成部材の動
作状態を記憶部に記憶（退避）させることが可能である
。そして、電源回路が停電復帰すると、停電検出回路が
作動して停電信号を解除する。停電信号が解除されると
Ｃ−ＭＯＳゲートの出力信号レベルが変化して、リセッ
ト信号発生回路からリセット信号が１チップＣＰＵへ送
出され、この１チップＣＰＵは動作状態になる。この場
合、Ｃ−ＭＯＳゲートを使用することによって、バッテ
リの消費電力を低減できるとともに雑音による誤動作発
生が抑制される。

［実施例］ 以下本発明の一実施例を図面を用いて説明する。

第２図は実施例の１チップＣＰＵの電源装置の概略構成
を示すブロック図である。図中１１は外部の商用電源１
２から供給された交流電圧を例えば直流＋５ｖの駆動電
圧Ｖｃｃに変換する電源回路であり、この電源回路１１
から出力される駆動電圧Ｖｃｃは１チップＣＰＵ１３の
電源端子へ入力される。この１チップＣＰＵ１３は、例
えば内部にＣＰＵ、入出力ボート、ＲＯＭ、Ｃ−ＭＯＳ
素子で形成されたＲＡＭ等の記憶部、クロック信号を出
力するクロック発振器等が内蔵されている。なお、図中
１４は前記クロック発振器の水晶振動子である。

電源回路１１から出力された駆動電圧ＶＣＣは１チップ
ＣＰＵ１３へ供給されるとともに停電検出回路１５へ供
給される。また、電源回路１１内の電源トランスの二次
側端子間に接続された整流回路の出力電圧ＶＭは停電検
出回路１５へ入力される。そして、この停電検出回路１
５は入力した出力電圧Ｖ　Ｍが規定電圧Ｖｏ以下に低下
すると、Ｃ−Ｍ　ＯＳゲート１７へＨレベルの停電信号
を出力する。Ｃ−ＭＯＳゲート１７は入力した停電信号
をＬレベルの停電信号ＰＦへ変換して１チップＣＰＵ１
３の停電検出端子へ入力するとともに、リセット信号発
生回路１６へ入力する。リセット信号発生回路１６はＣ
−ＭＯＳゲート１７から出力されるＬレベルの停電信号
ＰＦがＨレベルへ立上がる動作に応動してＨレベルのリ
セット信号Ｒを１チップＣＰＵ１３のリセット端子へ入
力する。

さらに、１チップＣＰＵ１３のバッテリ電源端子には停
電期間中にバッテリ１８から１チップＣＰＵ１３が休止
状態を維持するとともにＣ−ＭＯＳ素子で形成されたＲ
ＡＭの記憶内容を維持するための約２ｖのバックアップ
電圧ＶＢが入力される。

なお、前記Ｃ−ＭＯＳゲート１７およびリセット信号発
生回路１６にはバッテリ１８から直流５Ｖの駆動電圧Ｖ
Ｃが供給されている。

第１図は停電検出回路１５とＣ−ＭＯＳゲート１７とリ
セット信号発生回路１６の具体的回路図である。

すなわち、電源回路１１の出力電圧ＶＭは抵抗１９．２
０で分圧された後、比較回路２１の（−）個入力端子へ
入力されるとともに、この比較回路２１の電源端子へ入
力される。比較回路２１の（＋）個入力端子にはバッテ
リ２２から基準電圧が入力されており、この比較回路２
１の出力信号はトランジスタ２３のベースへ入力される
。トランジスタ２３のコレクタから出力される出力信号
、すなわち停電信号はナントゲートで構成されたＣ　−
Ｍ　ＯＳゲート１７の再入力端子へ入力される。

このトランジスタ２３のエミッタは接地されている。ま
た、このトランジスタ２３のコレクタはプルアップ抵抗
２４を介して前記電源回路１１の駆動電圧Ｖｃｃの出力
端子へ接続されている。また、コレクタから出力された
停電信号は抵抗２５を介して比較回路２１の（−）個入
力端子へ帰還される。

なお、前記抵抗１９．１８は停電検出回路１５の動作電
圧、すなわち前述の規定電圧ｖ０を設定する抵抗であり
、抵抗２５は動作後の安定性を維持する抵抗である。

Ｃ−ＭＯＳゲート１７は停電検出回路１５から入力され
た停電信号の信号レベルを反転して停電信号ＰＦとして
出力するとともに、この停電信号ＰＦをリセット信号発
生回路１６へ入力する。リセット信号発生回路１６内へ
入力した停電信号ＰＦはＣ−ＭＯＳ素子で形成されたナ
ントゲート２６の一方の入力端子へ入力するとともに、
同じ（Ｃ−Ｍ　ＯＳ素子で形成されたノアゲート２７お
よび抵抗とコンデンサからなる積分回路２８を介して前
記ナントゲート２６の他方の入力端子へ入力される。ナ
ントゲート２６から構成される装置ット信号Ｒは前記１
チップＣＰＵ１３のリセット端子へ入力される。

次に第１図の回路の動作説明を第３図のタイムチャート
を用いて行なう。すなわち、時刻１．）以前は停電状態
で、時刻ｔｏにて電源回路１１は停電復帰したとする。

時刻ｔｏ以前においては、出力電圧ＶＭおよび駆動電圧
ＶＣＣは出力されていないので、停電検出回路１５は停
止状態である。その結果、停電検出回路１５の出力信号
はＯｖのＬレベル状態である。しかし、Ｃ−ＭＯＳゲー
ト】７およびリセット信号発生回路１６はバッテリ１８
にて駆動電圧Ｖｃが供給されている。したがって、Ｃ−
ＭＯＳゲート１７から出力される停電信号ＰＦはバッテ
リ１８の出力電圧で定まるＨレベル信号となっている。

また、リセット信号発生回路１６の出力信号は、Ｃ−Ｍ
ＯＳゲート１７の停電信号ＰＦが一定レベルであるので
、ＬレベルをＩｔ　Ｆ４ｉしたままである。

時刻ｔｏにて電源回路１１が停電復帰すると、出力電圧
ＶＭおよび駆動電圧Ｖｃｃは上昇開始する。

そして、時刻ｔ、にて駆動電圧Ｖｃｃが規定の５Ｖに上
昇すると、停電検出回路１５が動作状態になる。同時に
１チップＰＵ１３もクロック発振器が動作開始してリセ
ット信号入力可能状態になる。

時刻ｔ２にて出力信号ＶＭが規定電圧Ｖｏに達すると、
比較回路２１が作動して、比較回路２１の出力信号がＨ
レベルになる。すると、トランジスタ２３が導通して、
この停電検出回路１５から出力される停電信号はＨレベ
ルになる。その結果、Ｃ−Ｍ　ＯＳゲート１７から出力
される停電信号ＰＦがＬレベルへ変化する。

停電信号ＰＦが時刻ｔ２にてＨレベルからＬレベルへ変
化すると、リセット信号発生回路１６内においては、時
刻ｔ２から積分回路２８の時定数で定まる一定時間Ｔ０
だけＨレベルとなるパルス状のリセット信号Ｒがナント
ゲート２６から１チップＣＰＵ１３のリセット端子へ送
出される。

次に、例えば時刻ｔ３にて出力電圧ＶＭが一時的に規定
電圧■ｏを下回ると、出力電圧ＶＭが規定電圧Ｖ。に回
復した時刻ｔ４にてリセット信号発生回路１６からリセ
ット信号Ｒが出力される。

そして、時刻ｔ５にて再び停電が発生し、時刻ｔ６にて
出力信号ＶＭが規定電圧０を下回ると、Ｃ−Ｍ　ＯＳゲ
ート１７から出力される停電信号ＰＦは再びＨレベルと
なる。

また、１チップＣＰＵ１３は第４図の流れ図に従って停
電発生時の処理を実行するように構成されている。すな
わち、クロック発振器のクロック信号に基づき１０ａ＋
ｓ毎に停電検出端子（入力ボート）の信号レベルを検出
する。そして、停電検出端子の停電信号ＰＦの信号レベ
ルがＨレベルであれば、電源回路１１に停電事故が発生
したと判断して、処理速度モードを低速モードに変換す
る。

つぎに各入出力ボートを初期化する。そして、１チップ
ＣＰＵ１３の各構成部材の動作状態をＲＡ　Ｍへ格納す
る。そして、処理動作を停止する。

すなわち、ＲＡＭの供給電圧を電源回路１１からの駆動
電圧ＶＣＣからバッテリ１８からのバックアップ電圧Ｖ
Ｂへ切換え、１チップＣＰＵ１３全体を停止モードへ移
行する。

また、第６図はリセット端子へパルス状のリセット信号
Ｒが人力した場合の１チップＣＰＵＩ　３のリセット動
作を示す流れ図である。すなわち、リセット信号Ｒが入
力すと各入出力ボートを動作状態に設定する。次に、そ
の時のバッテリ１８のバックアップ電圧ＶＢ等をチェッ
クしてＲＡＭの、記憶内容が正しいことを確認する。そ
の後、停電発生時にＲＡＭに格納した各構成部材の動作
状態を読□出して、元の各構成部材に設定する。しかし
て、この１チップＣＰＵＩ　３は停電発生直前状態に復
帰する。

このように構成された１チップＣＰＵの電源装置であれ
ば、ｍ源回路１１に停電事故が発生すると、Ｈレベルの
停電信号ＰＦが１チップＣＰＵ１３へ入力され、第４図
に示したように各構成部材の動作状態をＲＡＭに格納（
退避）したのち、動作停止状態（休止モード）になる。

ＲＡＭの記憶内容は駆動電圧Ｖｃｃより低いバッテリ１
８の約２■のバックアップ電圧ＶＢにて記憶保持される
。

そして、電源回路１１が停電復帰すると、電源端子へ駆
動電圧Ｖｃｃが供給されるとともにリセット端子ヘリセ
ット信号Ｒが入力され、第５図のリセット処理を実施す
る。しかして、１チップＣＰＵ１３は正常な動作状態に
なる。

このような構成において、第１図の停電検出回路１５か
ら出力される停電信号を、常時バッテリ１８から駆動電
圧Ｖｃが供給されている　Ｃ−Ｍ　ＯＳゲート１７を介
して１チップＣＰＵ１３へ送出するようにしているので
、停電期間中において石１チップＣＰＵ１３に対しては
Ｈレベルの停電信号ＰＦを印加できるので、雑音等によ
って、１チップＣＰＵ１３が誤って停電解除および再停
電発生処理を行なうことを抑制できる。また、リセット
信号発生回路１６に対しても停電期間中は常時Ｈレベル
の停電信号ＰＦが印加されているので、雑音等にて誤っ
てリセット信号Ｒが１チップＣＰＵＩ　３へ人力するこ
とを抑制できる。

さらに、実施例においては、リセット信号発生回路１６
にもバッテリ１８から常時駆動電圧Ｖｃが供給されてい
るので、停電期間中に誤ってリセット信号Ｒが出力され
ることを確実に抑制できる。

また、一般にＣ−ＭＯＳ素子は動作時の消費電力も少な
く、一つの動作状態を保持するのみであると、更に消費
電力が少ないので、バッテリ１８の容量を小さくできる
。

さらに、実施例においては、リセット信号発生回路１６
もＣ−ＭＯＳ素子のナントゲート２６およびノアゲート
２７を使用しているので、バッテリの使用電力をさらに
低減できる。

［発明の効果］ 以上説明したように本発明によれば、停電検出回路と１
チップＣＰＵとの間にＣ−ＭＯＳゲートを介挿してこの
Ｃ−ＭＯＳゲートの出力信号レベルをリセット信号発生
回路へ入力するようにしている。したがって、１チップ
ＣＰＵの雑音による誤動作を防止できるとともにバック
アップ用バッテリの容量を小さくでき、装置全体の信顆
性向上と小型化とを図ることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる１チップＣＰＵの電
源装置の要部を示す回路図、第２図は同実施例全体を示
すブロック図、第３図は同実施例の動作を示すタイムチ
ャート、第４図及び第５図は１チップＣＰＵの動作を示
す流れ図、第６図は従来の１チップＣＰＵの電源装置を
示す回路図、第７図は同従来装置の動作を示すタイムチ
ャートである。 １１・・・電源回路、１３・・・１チップＣＰＵ、１５
・・・停電検出回路、１６・・・リセット信号発生回路
、１７・・・Ｃ−ＭＯＳゲート、１８・・・バッテリ、
１９゜２０．２５・・・抵抗、２１・・・比較回路、２
３・・・トランジスタ、２６・・・ナントゲート、２７
・・・ノアゲート、２８・・・積分回路。 出願人代理人　弁理士　鈴江武彦 箔４図 第６図

Claims (1)

【特許請求の範囲】
1. 電源回路から駆動電圧が供給開始されたのちに入力され
   たリセット信号にて動作状態に移行し、前記駆動電圧の
   遮断期間中はバッテリから供給されるバックアップ電圧
   により休止状態を維持するとともに記憶内容を記憶保持
   する１チップＣＰＵの電源装置において、前記電源回路
   の停電状態を検出して停電検出信号を出力する停電検出
   回路と、前記バッテリにて常時駆動電圧が供給されてお
   り、前記停電検出回路から出力された停電信号を前記１
   チップＣＰＵへ送出するＣ−ＭＯＳゲートと、このＣ−
   ＭＯＳゲートの出力信号の信号レベル変化を検出して前
   記１チップＣＰＵへリセット信号を送出するリセット信
   号発生回路とを備えたことを特徴とする１チップＣＰＵ
   の電源装置。