JPS62143153A - 中央処理装置の制御装置 - Google Patents
中央処理装置の制御装置Info
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- JPS62143153A JPS62143153A JP60283936A JP28393685A JPS62143153A JP S62143153 A JPS62143153 A JP S62143153A JP 60283936 A JP60283936 A JP 60283936A JP 28393685 A JP28393685 A JP 28393685A JP S62143153 A JPS62143153 A JP S62143153A
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- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、２電源方式を用いた中央処理装置（以下、Ｃ
ＰＵという）の電源遮断時に、処理中のデータを記録部
に退避させる等の処理を行う制御装置に関する。
ＰＵという）の電源遮断時に、処理中のデータを記録部
に退避させる等の処理を行う制御装置に関する。
近年、ＣＰＵを用いて種々の制御を行うマイクロコンピ
ュータ制御方式の制御装置が広く使用され、例えば画像
形成装置等にも使用されている。
ュータ制御方式の制御装置が広く使用され、例えば画像
形成装置等にも使用されている。
ＣＰＵを用いる場合、一時的にデータを記憶するＲＡＭ
（ランダムアクセスメモリ）や、ＣＰＵを動作させる
プログラムを記１．９シたＲＯＭ （リードオンリメモ
リ）が使用され、ＣＰＵとＲＡＭ、ＲＯＭがデータの授
受を行うことによって、所定の制御動作が行われる。こ
のような場合、電源が遮断すると、ＣＰＵの処理中のデ
ータが消失するため、バ・７クアソプ用の電池を用いた
２電源方式の給電系が使用されている。電源の遮断は、
電圧検出回路により電源電圧が所定電圧に降下したこと
を検知し、この検知信号により電源電圧が完全に遮断す
る前に、ＣＰＵ内のデータを電池によってバックアップ
されたＲＡＭに退避させる等のＣＰＵがバックアップモ
ードに入る前の処理が行われる。ＣＰＵは、この処理力
ｑ名工した後、作動を停止するバックアップモートにな
り、電源が回復した時再び作動を開始する。
（ランダムアクセスメモリ）や、ＣＰＵを動作させる
プログラムを記１．９シたＲＯＭ （リードオンリメモ
リ）が使用され、ＣＰＵとＲＡＭ、ＲＯＭがデータの授
受を行うことによって、所定の制御動作が行われる。こ
のような場合、電源が遮断すると、ＣＰＵの処理中のデ
ータが消失するため、バ・７クアソプ用の電池を用いた
２電源方式の給電系が使用されている。電源の遮断は、
電圧検出回路により電源電圧が所定電圧に降下したこと
を検知し、この検知信号により電源電圧が完全に遮断す
る前に、ＣＰＵ内のデータを電池によってバックアップ
されたＲＡＭに退避させる等のＣＰＵがバックアップモ
ードに入る前の処理が行われる。ＣＰＵは、この処理力
ｑ名工した後、作動を停止するバックアップモートにな
り、電源が回復した時再び作動を開始する。
しかしながら、電源が遮断した場合、電源電圧が正常に
降下したときは問題はないが、例えば商用電源の瞬時停
電、あるいは誤操作による電源スィッチの極く短時間の
オフ等により、電源電圧が降下途中から再び定常電圧に
復帰することがある。
降下したときは問題はないが、例えば商用電源の瞬時停
電、あるいは誤操作による電源スィッチの極く短時間の
オフ等により、電源電圧が降下途中から再び定常電圧に
復帰することがある。
このような場合、上述のＣＰＵがバックアップモードに
入る前の処理は、ＣＰＵのＮＭｒ（ノンマスカブルイン
クラブド）入力端子に電源遮断信号を入力し、これによ
り上述の如＜ ＣＰＵがデータをＲＡＭに退避させる等
の処理（以下ＮＭＩルーチンと呼ぶ）を実行する。ＮＭ
Ｉルーチンは、プログラムがループになっているため終
りがなく、従って上述の如く電源が遮断した後、再び復
帰した場合は、ＣＰＵがＮＭＩルーチンを実行したまま
、リセットされず動作停止状態（ホールド状態）となる
。そのため電源が投入されているにもかがわらず、作動
停止状態となり、ＣＰＵを画像形成装置に使用した場合
は装置の作動が停止して異常状態に陥る欠点があった。
入る前の処理は、ＣＰＵのＮＭｒ（ノンマスカブルイン
クラブド）入力端子に電源遮断信号を入力し、これによ
り上述の如＜ ＣＰＵがデータをＲＡＭに退避させる等
の処理（以下ＮＭＩルーチンと呼ぶ）を実行する。ＮＭ
Ｉルーチンは、プログラムがループになっているため終
りがなく、従って上述の如く電源が遮断した後、再び復
帰した場合は、ＣＰＵがＮＭＩルーチンを実行したまま
、リセットされず動作停止状態（ホールド状態）となる
。そのため電源が投入されているにもかがわらず、作動
停止状態となり、ＣＰＵを画像形成装置に使用した場合
は装置の作動が停止して異常状態に陥る欠点があった。
本発明は上記欠点に鑑み、電源が遮断して再び復帰する
ようなことがあっても、ＣＰＵが動作停止という異常状
態に陥ることを防止できる中央処理装置の制御装置を提
供することを目的とする。
ようなことがあっても、ＣＰＵが動作停止という異常状
態に陥ることを防止できる中央処理装置の制御装置を提
供することを目的とする。
上記目的は本発明によれば、記憶手段と、中央処理装置
と、該中央処理装置の電源電圧が所定電圧に下降したこ
とを検出して処理中のデータを前記記憶手段に退避させ
る指令信号を発生する退避信号発生手段と、前記中央処
理装置を所定の周期毎に初期状態に設定するためのリセ
ット信号を発生するリセット信号発生手段と、前記退避
信号発生手段からデータを退避させる指令信号を出力し
ているときは、前記リセット信号発生手段からリセット
信号が出力されることを禁止する制御手段とを備えたこ
とを特徴とする中央処理装置の制御装置を提供すること
により達成される。
と、該中央処理装置の電源電圧が所定電圧に下降したこ
とを検出して処理中のデータを前記記憶手段に退避させ
る指令信号を発生する退避信号発生手段と、前記中央処
理装置を所定の周期毎に初期状態に設定するためのリセ
ット信号を発生するリセット信号発生手段と、前記退避
信号発生手段からデータを退避させる指令信号を出力し
ているときは、前記リセット信号発生手段からリセット
信号が出力されることを禁止する制御手段とを備えたこ
とを特徴とする中央処理装置の制御装置を提供すること
により達成される。
以下、本発明の実施例を図面を参照して詳細に説明する
。第１図に本発明の一実施例のブロック図を示す。
。第１図に本発明の一実施例のブロック図を示す。
第１図において、１は画像形成装置（図示せず）の主制
御部から出力されるプリント信号によりプリント枚数を
計数して、後述するように表示器に表示させるＣＰＵで
ある。ＣＰＵＩはＲＯＭ１８に格納された制御プログラ
ムに従って、プリント枚数を計数する。またＣＰＵは内
部にＲＡＭ２を有するＲＡＭ内蔵のＣＰＵである。
御部から出力されるプリント信号によりプリント枚数を
計数して、後述するように表示器に表示させるＣＰＵで
ある。ＣＰＵＩはＲＯＭ１８に格納された制御プログラ
ムに従って、プリント枚数を計数する。またＣＰＵは内
部にＲＡＭ２を有するＲＡＭ内蔵のＣＰＵである。
ＣＰＵ１の電ｔＡ端子ＶＣｃには定常状態において主電
源として直流電源３から電圧■、の直流電圧をダイオー
ド４を通して給電している。また電源遮断時のＲＡＭ２
の記憶データ保護のため、ＣＰＵＩの電源端子ＶＣＣに
リチウム電池等を用いた電圧ｖｂ のバックアップ用
の電池５からダイオード６を通して給電している。
源として直流電源３から電圧■、の直流電圧をダイオー
ド４を通して給電している。また電源遮断時のＲＡＭ２
の記憶データ保護のため、ＣＰＵＩの電源端子ＶＣＣに
リチウム電池等を用いた電圧ｖｂ のバックアップ用
の電池５からダイオード６を通して給電している。
ｃｐｕｉに給電される電圧は、ＮＭＴレベル検出回路７
及びＲＥＳレヘル検出回路８によりそれぞれ検出してい
る。ＮＭＩレヘル検出回路７は、第２図ｆａｔに示すよ
うに闇値として設定したＮＭＩレベル■、を検出し、ま
たＲＥＳレベル検出回路８は同じく闇値として設定した
ＲＥＳレヘル■ｓを検出する。ＲＥＳレベル検出回路８
は、第２図（ａ）にＡとして示すように、主電源の投入
時にＣＰＵ１の電源電圧が定常状態に上昇するまでの間
、電圧変動による誤動作を防止するため、上述の如＜
ＲＥＳレヘル■７を検出する。この検出信号を受けてＲ
ＥＳ信号発生回路１０が、ノア回路１１を介してＣＰＵ
ＩのＲＥＳ端子にＲＥＳ信号を出力する。ＲＥＳ信号は
、第２図（ｇ）に示すように、電源電圧がＶｌを越えて
から時間１．の間はローレヘル信号であり、このｔｌの
時間をＣＰＵＩにリセットし、この後ＣＰＵＩが始動す
る。また、ＮＭＩレヘル検出回路７は、主電源の投入時
にＮＭｌレベルＶ１を検出し、この検出信号を受けてＮ
ＭＩ信号発生回路９が第２図［ｆ）に示すように、ＮＭ
Ｉ信号をＣＰＩＪ １に出力する。このＮＭＩレベル■
１の検出は後述する電源遮断時の電源電圧降下を検出す
ることを目的としたものだが、電源投入時にも同様にＮ
ＭＩ信号が変化する。
及びＲＥＳレヘル検出回路８によりそれぞれ検出してい
る。ＮＭＩレヘル検出回路７は、第２図ｆａｔに示すよ
うに闇値として設定したＮＭＩレベル■、を検出し、ま
たＲＥＳレベル検出回路８は同じく闇値として設定した
ＲＥＳレヘル■ｓを検出する。ＲＥＳレベル検出回路８
は、第２図（ａ）にＡとして示すように、主電源の投入
時にＣＰＵ１の電源電圧が定常状態に上昇するまでの間
、電圧変動による誤動作を防止するため、上述の如＜
ＲＥＳレヘル■７を検出する。この検出信号を受けてＲ
ＥＳ信号発生回路１０が、ノア回路１１を介してＣＰＵ
ＩのＲＥＳ端子にＲＥＳ信号を出力する。ＲＥＳ信号は
、第２図（ｇ）に示すように、電源電圧がＶｌを越えて
から時間１．の間はローレヘル信号であり、このｔｌの
時間をＣＰＵＩにリセットし、この後ＣＰＵＩが始動す
る。また、ＮＭＩレヘル検出回路７は、主電源の投入時
にＮＭｌレベルＶ１を検出し、この検出信号を受けてＮ
ＭＩ信号発生回路９が第２図［ｆ）に示すように、ＮＭ
Ｉ信号をＣＰＩＪ １に出力する。このＮＭＩレベル■
１の検出は後述する電源遮断時の電源電圧降下を検出す
ることを目的としたものだが、電源投入時にも同様にＮ
ＭＩ信号が変化する。
一方、主電源の遮断時には、ＮＭ ｉレベル検出回路７
が電源電圧が所定電圧降下したことを検出する。即ち、
第２図ｔａ＋にＢとして示すように、主電源の定常電圧
■。が閾値として設定したＮＭＩレヘル■１に下降した
ことを検出し、その検出信号をＮＭＩ信号発生回路９に
出力する。ＮＭＴ信号発生回路９は、第２図（ｂ）に示
すように、上記の検出信号を受げてＣＰＵＩのＮＭＩ端
子（ノンマスカブルインクラブド端子）に、処理中のデ
ータをＲＡＭ２に退避させる指令信号を出力する。ＣＰ
ｕ１ｌはこの指令信号の立下がりにより、それまで実行
していた処理を中断し、上述の処理中のデータをＲＡＭ
２に退避させる等のバックアップモードに入る前の処理
を行う。この処理は、電源電圧が完全に遮断する前のＲ
ＥＳレベル検出回路８がＲＥＳレヘル■７を検出するま
でに行われる。
が電源電圧が所定電圧降下したことを検出する。即ち、
第２図ｔａ＋にＢとして示すように、主電源の定常電圧
■。が閾値として設定したＮＭＩレヘル■１に下降した
ことを検出し、その検出信号をＮＭＩ信号発生回路９に
出力する。ＮＭＴ信号発生回路９は、第２図（ｂ）に示
すように、上記の検出信号を受げてＣＰＵＩのＮＭＩ端
子（ノンマスカブルインクラブド端子）に、処理中のデ
ータをＲＡＭ２に退避させる指令信号を出力する。ＣＰ
ｕ１ｌはこの指令信号の立下がりにより、それまで実行
していた処理を中断し、上述の処理中のデータをＲＡＭ
２に退避させる等のバックアップモードに入る前の処理
を行う。この処理は、電源電圧が完全に遮断する前のＲ
ＥＳレベル検出回路８がＲＥＳレヘル■７を検出するま
でに行われる。
即ち、前述のように、電源投入から所定時間ｃｐＵ１を
強制的にリセット状態に（呆つため、ＲＥＳレベル検出
回路８がＲＥＳレヘルＶ７を検出する様構成されている
が、電源遮断時もこの検出信号を受；すてＲＥＳ信号発
生回路１ｏから第２図（Ｃ１に示すようなＲＥＳ信号が
ＣＰＵＩに出力される。
強制的にリセット状態に（呆つため、ＲＥＳレベル検出
回路８がＲＥＳレヘルＶ７を検出する様構成されている
が、電源遮断時もこの検出信号を受；すてＲＥＳ信号発
生回路１ｏから第２図（Ｃ１に示すようなＲＥＳ信号が
ＣＰＵＩに出力される。
従って、ＣＰＵ１はＮ Ｍ ｌ信号が出力されてからＲ
ＥＳ信号が出力されるまでのｔとして示す時間に上述の
バックアップモードに入る前の処理を行い、この処理後
ＣＰＵ １はリセット状態になる。
ＥＳ信号が出力されるまでのｔとして示す時間に上述の
バックアップモードに入る前の処理を行い、この処理後
ＣＰＵ １はリセット状態になる。
このように主電源が正常に遮断した場合は、ＣＰＵ１の
処理中のデータをＲＡＭ２に退避させた後、ＣＰＵＩが
リセットされる。
処理中のデータをＲＡＭ２に退避させた後、ＣＰＵＩが
リセットされる。
ここで、捲く短時間の電源スィッチのオフ、あるいは商
用電源の瞬時停電等により、主電源が遮断して瞬時に回
復した場合について説明する。まず上記と同様にＮＭＩ
レヘル検出回路７がＮＭＩレベル■１を検出し、第２図
ｆｄｌに示すように、ＮＭｌ信号発生回路９からＮＭＩ
信号が出力される。
用電源の瞬時停電等により、主電源が遮断して瞬時に回
復した場合について説明する。まず上記と同様にＮＭＩ
レヘル検出回路７がＮＭＩレベル■１を検出し、第２図
ｆｄｌに示すように、ＮＭｌ信号発生回路９からＮＭＩ
信号が出力される。
他方電源電圧は遮断途中から回復するため、ＲＥＳレヘ
ル検出回路８はＲＥＳレヘル■７を検出せず、これによ
りＲＥＳ信号発生回路１０から第２図（ｅ）に示すよう
に、ハイレベルの信号が出力され続ける。これによりＣ
ＰＵＩはＮＭＩ信号によりＮ Ｍ Ｉルーチンを実行し
て処理中のデータをＲＡＭ２に退避させる等の処理を行
うが、ＣＰＵ １はリセットされないため、ループにな
ったＮＭＩルーチンを実行することになる。従って、上
述の如く主電源を投入しているにもかかわらず、ＣＰＵ
１は正常の動作をせず、本実施例では画像形成袋Ｒのプ
リント枚数の計数にＣＰＵＩを使用しているため、ＣＰ
ＵＩの計数動作が停止された状態となる。なお、このよ
うな状態を以下スリーブ状態という。
ル検出回路８はＲＥＳレヘル■７を検出せず、これによ
りＲＥＳ信号発生回路１０から第２図（ｅ）に示すよう
に、ハイレベルの信号が出力され続ける。これによりＣ
ＰＵＩはＮＭＩ信号によりＮ Ｍ Ｉルーチンを実行し
て処理中のデータをＲＡＭ２に退避させる等の処理を行
うが、ＣＰＵ １はリセットされないため、ループにな
ったＮＭＩルーチンを実行することになる。従って、上
述の如く主電源を投入しているにもかかわらず、ＣＰＵ
１は正常の動作をせず、本実施例では画像形成袋Ｒのプ
リント枚数の計数にＣＰＵＩを使用しているため、ＣＰ
ＵＩの計数動作が停止された状態となる。なお、このよ
うな状態を以下スリーブ状態という。
本発明ではＣＰＵがＮＭＩルーチンの実行中にＣＰＵを
リセットするとＲＡＭに退避させるデータが消失する虞
れがあるため、ＮＭＩルーチンの実行中にはリセットが
かからないようにするとともに、ＣＰＵがスリーブ状態
になった場合にはＣＰＬＩをリセットするようにしたも
のである。このような考え方に基づき本発明の実施例を
第１図を参照して説明する。
リセットするとＲＡＭに退避させるデータが消失する虞
れがあるため、ＮＭＩルーチンの実行中にはリセットが
かからないようにするとともに、ＣＰＵがスリーブ状態
になった場合にはＣＰＬＩをリセットするようにしたも
のである。このような考え方に基づき本発明の実施例を
第１図を参照して説明する。
ＣＰＵ １ ンよ上述の如くプリント枚数を計数するが
、その計数値を７セグメントの表示器１２に表示させる
。表示器１２には、ＣＰＵＩのＳ端子から図示しないデ
コーダを介して表示器１２のセグメントを選択する選択
信号が出力され、またＣＰＵ１のＤｌ及びＤ２端子から
は、表示する桁を時分割的に選択する信号が出力され、
これにより表示器にはダイナミック表示を行う。ＣＰＵ
ＩのＤ１端子から出力される信号は、第３図（ａ）に示
すように、デユーティ５０％のパルス信号であり、この
パルス信号を使用してウォッチドッグタイマ（以下、Ｗ
ＤＴという）を周期的にリセットする信号を作成してい
る。即ち、Ｄ１端子から出力される信号を反転回路１３
により、第３図（ｂ）にＤｌとして示すように反転し、
更にその反転信号を抵抗器ＲとコンデンサＣからなる積
分回路１４に入力している。これにより積分回路１４の
出力は第３図（Ｃ１にＤ’＋として示すような積分波形
になり、この信号と第３図（ａｌに示すＤＩθＪ子から
出力される信号とをナンド回路■５に入力している。こ
れによりナンド回路１５の出力は、第３図ｆｄｌにＲと
して示すように、ＣＰＵＩのＤＩ端子から出力される信
号に同期し、しかもその信号の一周期毎に出力されるパ
ルス信号になる。従ってナンド回路１５の出力をアンド
回路１６を介してＷＤＴのリセット端子Ｒに入力するこ
とにより、ＷＤＴ１７を周期的にリセットすることがで
きる。ＷＤＴＩ７は図示しない発振器から出力されるパ
ルスを計数し所定数のパルスを計数すると、キャリー信
号を所定期間発生する。パルスの計数は、ナンド回路１
５からのリセット信号によりリセットされる毎に開始さ
れ、従って通常時にはＣＰＵＩが正常に動作をしていれ
ば、ＷＤＴ１７はキャリー信号を発生する前にリセット
される。またＣＰＵ １が暴走状態となったり、あるい
はスリーブ状態になればＣＰＵＩのＤ＋線端子らパルス
信号が出力されないため、ＷＤＴ１７にリセット信号が
入力されないことになる。これによりＷＤＴ１７はリセ
ットされないため、所定パルスを計数するとキャリー信
号を発生する。この場合キャリー信号は、アンド回路１
１を介してＣＰＵ １のＲＥＳ端子に入力しているが、
上述のＮＭＩ信号発生回路９の出力をアンド回路１６に
入力しているため、主電源の遮断時に電源電圧が■Ｉレ
ベルに下降したことをＮＭＩレベル検出回路７が検出し
たとき、ＷＤＴ１７はリセットされる。従って、主電源
の遮断時にはＣＰＵＩはＷＤＴ１７によりリセソ１−さ
れることなく、ＮＭＩルーチンを実行する。即ち、主電
源が遮断すると、上述の如＜ＮＭＩ信号発生回路９から
ｃｐｕｉのＮＭＩ端子に処理中のデータをＲＡＭ２に退
避させるよう指令信号を出力し、これによりＣＰＵＩは
ＮＭＩルーチンを実行して上記のデータの退避等のバン
クアンプモードに入る前の処理を行う。そして、処理後
、電源電圧が更に降下して電源電圧が■７レベルになる
と、上述の如くこれをＲＥＳレベル検出回路８が検出し
、ＲＥＳ信号発生回路１０からアンド回路１１を介して
ＣＰＵＩのＲＥＳ端子にリセット信号を出力する。これ
により、ＣＰＵＩがリセットされ、このときはＣＰＵＩ
のデータはＲＡＭ２に退避済みである。
、その計数値を７セグメントの表示器１２に表示させる
。表示器１２には、ＣＰＵＩのＳ端子から図示しないデ
コーダを介して表示器１２のセグメントを選択する選択
信号が出力され、またＣＰＵ１のＤｌ及びＤ２端子から
は、表示する桁を時分割的に選択する信号が出力され、
これにより表示器にはダイナミック表示を行う。ＣＰＵ
ＩのＤ１端子から出力される信号は、第３図（ａ）に示
すように、デユーティ５０％のパルス信号であり、この
パルス信号を使用してウォッチドッグタイマ（以下、Ｗ
ＤＴという）を周期的にリセットする信号を作成してい
る。即ち、Ｄ１端子から出力される信号を反転回路１３
により、第３図（ｂ）にＤｌとして示すように反転し、
更にその反転信号を抵抗器ＲとコンデンサＣからなる積
分回路１４に入力している。これにより積分回路１４の
出力は第３図（Ｃ１にＤ’＋として示すような積分波形
になり、この信号と第３図（ａｌに示すＤＩθＪ子から
出力される信号とをナンド回路■５に入力している。こ
れによりナンド回路１５の出力は、第３図ｆｄｌにＲと
して示すように、ＣＰＵＩのＤＩ端子から出力される信
号に同期し、しかもその信号の一周期毎に出力されるパ
ルス信号になる。従ってナンド回路１５の出力をアンド
回路１６を介してＷＤＴのリセット端子Ｒに入力するこ
とにより、ＷＤＴ１７を周期的にリセットすることがで
きる。ＷＤＴＩ７は図示しない発振器から出力されるパ
ルスを計数し所定数のパルスを計数すると、キャリー信
号を所定期間発生する。パルスの計数は、ナンド回路１
５からのリセット信号によりリセットされる毎に開始さ
れ、従って通常時にはＣＰＵＩが正常に動作をしていれ
ば、ＷＤＴ１７はキャリー信号を発生する前にリセット
される。またＣＰＵ １が暴走状態となったり、あるい
はスリーブ状態になればＣＰＵＩのＤ＋線端子らパルス
信号が出力されないため、ＷＤＴ１７にリセット信号が
入力されないことになる。これによりＷＤＴ１７はリセ
ットされないため、所定パルスを計数するとキャリー信
号を発生する。この場合キャリー信号は、アンド回路１
１を介してＣＰＵ １のＲＥＳ端子に入力しているが、
上述のＮＭＩ信号発生回路９の出力をアンド回路１６に
入力しているため、主電源の遮断時に電源電圧が■Ｉレ
ベルに下降したことをＮＭＩレベル検出回路７が検出し
たとき、ＷＤＴ１７はリセットされる。従って、主電源
の遮断時にはＣＰＵＩはＷＤＴ１７によりリセソ１−さ
れることなく、ＮＭＩルーチンを実行する。即ち、主電
源が遮断すると、上述の如＜ＮＭＩ信号発生回路９から
ｃｐｕｉのＮＭＩ端子に処理中のデータをＲＡＭ２に退
避させるよう指令信号を出力し、これによりＣＰＵＩは
ＮＭＩルーチンを実行して上記のデータの退避等のバン
クアンプモードに入る前の処理を行う。そして、処理後
、電源電圧が更に降下して電源電圧が■７レベルになる
と、上述の如くこれをＲＥＳレベル検出回路８が検出し
、ＲＥＳ信号発生回路１０からアンド回路１１を介して
ＣＰＵＩのＲＥＳ端子にリセット信号を出力する。これ
により、ＣＰＵＩがリセットされ、このときはＣＰＵＩ
のデータはＲＡＭ２に退避済みである。
一方、極く短時間の電源スィッチのオフ、あるいは商用
電源の瞬時停電等により、主電源が遮断して電源電圧が
降下し、且つ降下途中から再び回復した場合は、まず電
源電圧が■Ｉレベルになると、ＮＭＩレベル検出回路７
により■ルベルを検出する。この検出信号を受けてＮＭ
Ｉ信号発生回路９からＣＰＵＩのＮＭＩ端子に処理中の
データをＲＡＭ２に退避させるよう指令信号を出力し、
これによりＣＰＵＩはＮＭＩルーチンを開始する。
電源の瞬時停電等により、主電源が遮断して電源電圧が
降下し、且つ降下途中から再び回復した場合は、まず電
源電圧が■Ｉレベルになると、ＮＭＩレベル検出回路７
により■ルベルを検出する。この検出信号を受けてＮＭ
Ｉ信号発生回路９からＣＰＵＩのＮＭＩ端子に処理中の
データをＲＡＭ２に退避させるよう指令信号を出力し、
これによりＣＰＵＩはＮＭＩルーチンを開始する。
このとき、ＮＭＴレベル検出回路７により電源電圧が■
ルベル以下になったことが検出されるとＮＭＩ信号発生
回路９からアンド回路１６を介してＷＤＴ’１７のリセ
ット端子Ｒにはローレベル信号が入力し続けるため、Ｗ
ＤＴ１７はリセット状態を維持する。この後、電源電圧
がＶルベルに降下する以前に回復すると、ＲＥＳレベル
検出回路８は■７レベルを検出しないため、ＲＥＳ信号
発生回路１０はリセット信号を出力しない。一方、電源
電圧が■ルベル以下に降下した時点でＮＭ■信号発生回
路９からＷＤＴ１７をリセットする信号が出力し続けて
いるため、ＷＤＴ１７はカウントを停止している。従っ
てこの間ＣＰＵＩにはリセットがかからない。この後、
電源電圧が回復しＶルベルを越えるとＮＭＴ信号発生回
路９の出力レベルもハイレベルにもどりアンド回路１６
を介してＷＤＴ１７に入力していたリセット信号が解除
される。これによって再びＷＤＴ１７はパルスの計数を
開始する。この場合、電源電圧がＶルベル以下に降下し
なかった為、ＲＥＳ信号発生回路１０からＣＰＵＩには
リセット信号が入力しないので、パルス計数を再開した
ＷＤＴ１７からキャリー信号が出力され、これによって
ＣＰＵ１はリセットされることになる。従って、ＷＤＴ
１７は、ＮＭＩ信号発生回路９からＣＰＵＩにデータを
ＲＡＭ２に退避させる指令信号を出力してるときは、リ
セット信号を出力しないため、ＣＰＵＩからのデータは
消失することなくＲＡＭ２に退避される。またデータの
退Ｍｌ＆電源電圧が回復した場合には、ＷＤＴ１７から
キャリー信号が出力されＣＰＵ １はリセットされて初
期状態に設定されるので、ＲＯＭ１８に格納されたプロ
グラムに基づいて再びプリント枚数の計数を行う。
ルベル以下になったことが検出されるとＮＭＩ信号発生
回路９からアンド回路１６を介してＷＤＴ’１７のリセ
ット端子Ｒにはローレベル信号が入力し続けるため、Ｗ
ＤＴ１７はリセット状態を維持する。この後、電源電圧
がＶルベルに降下する以前に回復すると、ＲＥＳレベル
検出回路８は■７レベルを検出しないため、ＲＥＳ信号
発生回路１０はリセット信号を出力しない。一方、電源
電圧が■ルベル以下に降下した時点でＮＭ■信号発生回
路９からＷＤＴ１７をリセットする信号が出力し続けて
いるため、ＷＤＴ１７はカウントを停止している。従っ
てこの間ＣＰＵＩにはリセットがかからない。この後、
電源電圧が回復しＶルベルを越えるとＮＭＴ信号発生回
路９の出力レベルもハイレベルにもどりアンド回路１６
を介してＷＤＴ１７に入力していたリセット信号が解除
される。これによって再びＷＤＴ１７はパルスの計数を
開始する。この場合、電源電圧がＶルベル以下に降下し
なかった為、ＲＥＳ信号発生回路１０からＣＰＵＩには
リセット信号が入力しないので、パルス計数を再開した
ＷＤＴ１７からキャリー信号が出力され、これによって
ＣＰＵ１はリセットされることになる。従って、ＷＤＴ
１７は、ＮＭＩ信号発生回路９からＣＰＵＩにデータを
ＲＡＭ２に退避させる指令信号を出力してるときは、リ
セット信号を出力しないため、ＣＰＵＩからのデータは
消失することなくＲＡＭ２に退避される。またデータの
退Ｍｌ＆電源電圧が回復した場合には、ＷＤＴ１７から
キャリー信号が出力されＣＰＵ １はリセットされて初
期状態に設定されるので、ＲＯＭ１８に格納されたプロ
グラムに基づいて再びプリント枚数の計数を行う。
なお、実施例では、ＣＰＵを画像形成装置のプリント枚
数を計数する装置として使用した例を示したが、これに
限ることなく例えばエラー表示等にも使用でき、また画
像形成装置全体の制御を行うよう構成しても良い。この
場合も本発明によりＣＰＵがスリーブ状態になることを
防止できる。
数を計数する装置として使用した例を示したが、これに
限ることなく例えばエラー表示等にも使用でき、また画
像形成装置全体の制御を行うよう構成しても良い。この
場合も本発明によりＣＰＵがスリーブ状態になることを
防止できる。
以上説明したように本発明によれば、電源遮断時に、Ｃ
ＰＵに処理中のデータをＲＡＭに退避させる指令信号を
出力しているときは、ＣＰＵをリセットしないようにし
たので、ＣＰＵに処理中のデータを消失することなくＲ
ＡＭに退避させることができる。また、電源スィッチの
極（短時間のオフ、あるいは商用電源の瞬時停電等によ
り、電源電圧が降下途中から再び回復しても、データが
ＲＡＭに退避後ＣＰＵがリセットされるので、Ｃｐｕは
初期状態に設定され、再び動作を開始させることができ
る。従って、従来のような電源が投入されているにもか
かわらず、ＣＰＬＪがリセットされないまま動作停止状
態のスリーブ状態に陥るという問題点を解消することが
できる。
ＰＵに処理中のデータをＲＡＭに退避させる指令信号を
出力しているときは、ＣＰＵをリセットしないようにし
たので、ＣＰＵに処理中のデータを消失することなくＲ
ＡＭに退避させることができる。また、電源スィッチの
極（短時間のオフ、あるいは商用電源の瞬時停電等によ
り、電源電圧が降下途中から再び回復しても、データが
ＲＡＭに退避後ＣＰＵがリセットされるので、Ｃｐｕは
初期状態に設定され、再び動作を開始させることができ
る。従って、従来のような電源が投入されているにもか
かわらず、ＣＰＬＪがリセットされないまま動作停止状
態のスリーブ状態に陥るという問題点を解消することが
できる。
第１図は本発明の一実施例のブロック図、第２図（ａｌ
は主電源の投入時及び遮断時の電源電圧の変化を示すタ
イムチャート、 第２図（ｂ）及び（Ｃ１は電源が正常に遮断したときの
ＮＭＩ信号とＲＥＳ信号を示す波形図、第２図（ｄ＋及
び（ｅｌは電源が遮断して再び回復したときのＮＭＩ信
号とＲＥＳ信号を示す波形図、第２図（ｆ）及び（ｇ）
は電源投入時のＮＭＩ信号とＲＥＳ信号を示す波形図、 第３図（ａｌはＣＰＵのＤ１端子から出力されるパルス
信号波形図、 第３図（ｂｌは反転回路１３の出力信号波形図、第３図
ｆｃ）は積分回路１４の出力信号の波形図、第３図（ｄ
）はナンド回路１５の出力信号の波形図である。 １ ・ ・ ・ ｃｐｕ。 ２ ・ ・ ・ ＲＡＭ。 ３・・・主電源、 ４．６ ・ ・ ・ダイオード、 ５・・・ハソクア・ノブ用の電池、 ７・・・ＮＭＩレベル検出回路、 ８・・・ＲＥＳレベル検出回路、 ９・・・ＮＭＩ信号発生回路、 １０・・・ＲＥＳ信号発生回路、 １１・・・アンド回路、 １２・・・表示器、 １３・・・反転回路、 １４・・・積分回路、 １５・・・ナンド回路、 １６・・・アンド回路、 １７・・・ＷＤＴ （ウオッチド・ノグクイマ）１８・
・・ＲＯＭ。 特許出願人 カシオ計算機株式会社同 上
カシオ電子工業株式会社第２図
は主電源の投入時及び遮断時の電源電圧の変化を示すタ
イムチャート、 第２図（ｂ）及び（Ｃ１は電源が正常に遮断したときの
ＮＭＩ信号とＲＥＳ信号を示す波形図、第２図（ｄ＋及
び（ｅｌは電源が遮断して再び回復したときのＮＭＩ信
号とＲＥＳ信号を示す波形図、第２図（ｆ）及び（ｇ）
は電源投入時のＮＭＩ信号とＲＥＳ信号を示す波形図、 第３図（ａｌはＣＰＵのＤ１端子から出力されるパルス
信号波形図、 第３図（ｂｌは反転回路１３の出力信号波形図、第３図
ｆｃ）は積分回路１４の出力信号の波形図、第３図（ｄ
）はナンド回路１５の出力信号の波形図である。 １ ・ ・ ・ ｃｐｕ。 ２ ・ ・ ・ ＲＡＭ。 ３・・・主電源、 ４．６ ・ ・ ・ダイオード、 ５・・・ハソクア・ノブ用の電池、 ７・・・ＮＭＩレベル検出回路、 ８・・・ＲＥＳレベル検出回路、 ９・・・ＮＭＩ信号発生回路、 １０・・・ＲＥＳ信号発生回路、 １１・・・アンド回路、 １２・・・表示器、 １３・・・反転回路、 １４・・・積分回路、 １５・・・ナンド回路、 １６・・・アンド回路、 １７・・・ＷＤＴ （ウオッチド・ノグクイマ）１８・
・・ＲＯＭ。 特許出願人 カシオ計算機株式会社同 上
カシオ電子工業株式会社第２図
Claims (1)
- 記憶手段と、中央処理装置と、該中央処理装置の電源電
圧が所定電圧に下降したことを検出して処理中のデータ
を前記記憶手段に退避させる指令信号を発生する退避信
号発生手段と、前記中央処理装置を所定の周期毎に初期
状態に設定するためのリセット信号を発生するリセット
信号発生手段と、前記退避信号発生手段からデータを退
避させる指令信号を出力しているときは、前記リセット
信号発生手段からリセット信号が出力されることを禁止
する制御手段とを備えたことを特徴とする中央処理装置
の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283936A JPS62143153A (ja) | 1985-12-17 | 1985-12-17 | 中央処理装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283936A JPS62143153A (ja) | 1985-12-17 | 1985-12-17 | 中央処理装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143153A true JPS62143153A (ja) | 1987-06-26 |
Family
ID=17672133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283936A Pending JPS62143153A (ja) | 1985-12-17 | 1985-12-17 | 中央処理装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143153A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423018A (ja) * | 1990-05-16 | 1992-01-27 | Yuasa Corp | 制御電源の異常処理回路 |
| JP2001310067A (ja) * | 2000-04-28 | 2001-11-06 | Sankyo Kk | 遊技機 |
| JP2002052151A (ja) * | 2000-08-09 | 2002-02-19 | Sankyo Kk | 遊技機 |
| JP2002058804A (ja) * | 2000-08-21 | 2002-02-26 | Takeya Co Ltd | 遊技機 |
| JP2002058852A (ja) * | 2000-08-17 | 2002-02-26 | Sankyo Kk | 遊技機 |
| JP2002058834A (ja) * | 2000-08-22 | 2002-02-26 | Sankyo Kk | 遊技機 |
| JP2002065964A (ja) * | 2000-08-24 | 2002-03-05 | Sankyo Kk | 遊技機 |
| JP2002085655A (ja) * | 2000-09-11 | 2002-03-26 | Sankyo Kk | 遊技機 |
| JP2007181743A (ja) * | 2007-04-11 | 2007-07-19 | Sankyo Kk | 遊技機 |
| JP2007181742A (ja) * | 2007-04-11 | 2007-07-19 | Sankyo Kk | 遊技機 |
-
1985
- 1985-12-17 JP JP60283936A patent/JPS62143153A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0423018A (ja) * | 1990-05-16 | 1992-01-27 | Yuasa Corp | 制御電源の異常処理回路 |
| JP2001310067A (ja) * | 2000-04-28 | 2001-11-06 | Sankyo Kk | 遊技機 |
| JP2002052151A (ja) * | 2000-08-09 | 2002-02-19 | Sankyo Kk | 遊技機 |
| JP2002058852A (ja) * | 2000-08-17 | 2002-02-26 | Sankyo Kk | 遊技機 |
| JP2002058804A (ja) * | 2000-08-21 | 2002-02-26 | Takeya Co Ltd | 遊技機 |
| JP2002058834A (ja) * | 2000-08-22 | 2002-02-26 | Sankyo Kk | 遊技機 |
| JP2002065964A (ja) * | 2000-08-24 | 2002-03-05 | Sankyo Kk | 遊技機 |
| JP2002085655A (ja) * | 2000-09-11 | 2002-03-26 | Sankyo Kk | 遊技機 |
| JP2007181743A (ja) * | 2007-04-11 | 2007-07-19 | Sankyo Kk | 遊技機 |
| JP2007181742A (ja) * | 2007-04-11 | 2007-07-19 | Sankyo Kk | 遊技機 |
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