JPH0423018A - 制御電源の異常処理回路 - Google Patents
制御電源の異常処理回路Info
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- JPH0423018A JPH0423018A JP2127963A JP12796390A JPH0423018A JP H0423018 A JPH0423018 A JP H0423018A JP 2127963 A JP2127963 A JP 2127963A JP 12796390 A JP12796390 A JP 12796390A JP H0423018 A JPH0423018 A JP H0423018A
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- microcomputer
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- 230000005856 abnormality Effects 0.000 title claims abstract description 71
- 238000001514 detection method Methods 0.000 claims abstract description 23
- 238000012544 monitoring process Methods 0.000 claims abstract description 9
- 230000001934 delay Effects 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 4
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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- Power Sources (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は制御電源の異常処理回路に関するもので、さら
に詳しく言えば制御電源の異常を検出し、その異常情報
を格納して処理できるようにした回路に関するものであ
る。
に詳しく言えば制御電源の異常を検出し、その異常情報
を格納して処理できるようにした回路に関するものであ
る。
従来の技術
近年、マイクロコンピュータを内蔵した機器が普及し、
種々の制御がこのマイクロコンビニ−！によって行われ
るようになってぎている。
種々の制御がこのマイクロコンビニ−！によって行われ
るようになってぎている。
このような機器では、マイクロコンピュータな安定に動
作させるため、またマイクロコンピュータの制御電源の
異常を監視するため、制御電源に監視回路を設け、停電
醇によって制御電源に異常が発生した場合には、異常検
出信号によってマイクロコンピュータをリセットすると
ともに、その異常情報をマイクロコンピュータに接続し
たバックアップが可能なＲＡＭに格納し、正常な状ＩＩ
Ｉに復帰した後で前記異常情報を処理して信頼性の向上
篩に寄与させている。
作させるため、またマイクロコンピュータの制御電源の
異常を監視するため、制御電源に監視回路を設け、停電
醇によって制御電源に異常が発生した場合には、異常検
出信号によってマイクロコンピュータをリセットすると
ともに、その異常情報をマイクロコンピュータに接続し
たバックアップが可能なＲＡＭに格納し、正常な状ＩＩ
Ｉに復帰した後で前記異常情報を処理して信頼性の向上
篩に寄与させている。
上記の如き制御電源の異常処理回路の従来例を第３図に
より説明する。第６図において、１はマイクロコンピュ
ータで、制御電源２から駆動用電力の供給を受けている
。３は前記制御室１１１２の監視回路で、停電等による
電圧の低下のような異常を検出し、異常検出信号によっ
て前記マイクロコンピュータ１をリセットさせる。
より説明する。第６図において、１はマイクロコンピュ
ータで、制御電源２から駆動用電力の供給を受けている
。３は前記制御室１１１２の監視回路で、停電等による
電圧の低下のような異常を検出し、異常検出信号によっ
て前記マイクロコンピュータ１をリセットさせる。
４は上記の如き異常情報を格納するためのＲＡＭ。
５は前記ＲＡＭ ｔこ格納された情報を保持するための
バックアップ電源である。このような異常処理回路では
、監視回路２から送出される異常検出信号によってマイ
クロフンピユータ１をリセ７）するとともに、前記異常
情報をＲＡＭ ４に格納するようにしている。すなわち
、第４図のように時刻ｔＱで制御電源電圧がｖｏになっ
た時に送出される異常検出信号によってマイクロコンピ
ュータ１のリセットとＲＡＭ ４への異常情報の格納と
が行われる。また、制御電源電圧は、その後時刻ｔ１で
マイクロコンピュータが動作可能な下限電圧ｖ１まで低
下していることが示されている。
バックアップ電源である。このような異常処理回路では
、監視回路２から送出される異常検出信号によってマイ
クロフンピユータ１をリセ７）するとともに、前記異常
情報をＲＡＭ ４に格納するようにしている。すなわち
、第４図のように時刻ｔＱで制御電源電圧がｖｏになっ
た時に送出される異常検出信号によってマイクロコンピ
ュータ１のリセットとＲＡＭ ４への異常情報の格納と
が行われる。また、制御電源電圧は、その後時刻ｔ１で
マイクロコンピュータが動作可能な下限電圧ｖ１まで低
下していることが示されている。
発明が解決しようとする課題
上記した制御電源の異常処理回路は、異常検出信号によ
ってマイクロコンピュータ１のリセットとＲＡＭ ４へ
の異常情報の格納とが同時に行われるため、ＲＡＭ ４
に格納される異常情報が不完全になり、正常な状態に復
帰した後で前記異常情報を処理することができないとい
う欠点があった。
ってマイクロコンピュータ１のリセットとＲＡＭ ４へ
の異常情報の格納とが同時に行われるため、ＲＡＭ ４
に格納される異常情報が不完全になり、正常な状態に復
帰した後で前記異常情報を処理することができないとい
う欠点があった。
課題を解決するための手段
本発明の制御電源の異常処理回路は、マイクロコンビエ
ータに駆動用電力を供給する制御電源と、この制御電源
の異常を監視し、異常が発生した場合に異常検出信号を
前記マイクロコンピュータに送出する監視回路とを有し
、前記異常検出信号によって該マイクロコンピュータを
リセットするとともに、その異常情報を前記マイクロコ
ンピュータに接続したＲＡＭに格納させて制御電源の異
常処理を行うものにおいて、前記監視回路とマイクロコ
ンピュータとの間に前記異常検出信号を遅延させる遅延
回路を介挿してマイクロコンピュータのリセットを遅延
させるとともに、この異常検出信号によって前記マイク
ロコンピュータに割込み処理を実行させ、この割込み処
理によって前記異常情報をＲＡＭに格納させて制御電源
の異常処理を行うことを特徴とするものである。
ータに駆動用電力を供給する制御電源と、この制御電源
の異常を監視し、異常が発生した場合に異常検出信号を
前記マイクロコンピュータに送出する監視回路とを有し
、前記異常検出信号によって該マイクロコンピュータを
リセットするとともに、その異常情報を前記マイクロコ
ンピュータに接続したＲＡＭに格納させて制御電源の異
常処理を行うものにおいて、前記監視回路とマイクロコ
ンピュータとの間に前記異常検出信号を遅延させる遅延
回路を介挿してマイクロコンピュータのリセットを遅延
させるとともに、この異常検出信号によって前記マイク
ロコンピュータに割込み処理を実行させ、この割込み処
理によって前記異常情報をＲＡＭに格納させて制御電源
の異常処理を行うことを特徴とするものである。
作用
マイクロコンピュータのリセットを遅延させているので
、マイクロコンピュータがリセットされる前に異常情報
をＲＡＭに格納させることができる。
、マイクロコンピュータがリセットされる前に異常情報
をＲＡＭに格納させることができる。
実施例
第３図と同じ機能を有する部分には同じ符号を付して以
下の説明は省略する。
下の説明は省略する。
第１図のように、本発明は監視回路３とマイクロコンピ
ュータ１との間に遅延回路６を介挿して異常検出信号に
よるマイクロコンピュータ１のリセットを遅延させると
ともに、前記異常検出信号によってマイクロコンピュー
タ１に割込み処理を実行させ、この割込み処理によって
異常情報をＲＡＭ４ｔＣ格納するものである。従って、
第２図のように、時刻ｔ（１で制御電源電圧がｖ（１に
なった時に送出される異常検出信号によってＲＡＭ ４
への異常情報の格納が開始され、その後時刻ｔ２におい
てマイクロコンピュータ１がリセットされる。この場合
、時刻ｔ０から時刻ｔ２までの時間Ｔ２は、時刻ｔＱか
ら時刻ｔ１までの時間Ｔ１より短かく、ＲＡＭ ４への
異常情報の格納ｔこ要する時間より長くなるように遅延
回路６の遅延時間を設定し、割り込み処理によって確！
！に異常情報がＲＡＭ ４に格納されるようにしなけれ
ばならない。
ュータ１との間に遅延回路６を介挿して異常検出信号に
よるマイクロコンピュータ１のリセットを遅延させると
ともに、前記異常検出信号によってマイクロコンピュー
タ１に割込み処理を実行させ、この割込み処理によって
異常情報をＲＡＭ４ｔＣ格納するものである。従って、
第２図のように、時刻ｔ（１で制御電源電圧がｖ（１に
なった時に送出される異常検出信号によってＲＡＭ ４
への異常情報の格納が開始され、その後時刻ｔ２におい
てマイクロコンピュータ１がリセットされる。この場合
、時刻ｔ０から時刻ｔ２までの時間Ｔ２は、時刻ｔＱか
ら時刻ｔ１までの時間Ｔ１より短かく、ＲＡＭ ４への
異常情報の格納ｔこ要する時間より長くなるように遅延
回路６の遅延時間を設定し、割り込み処理によって確！
！に異常情報がＲＡＭ ４に格納されるようにしなけれ
ばならない。
上記したとおりであるから、本発明は異常情報のＲＡＭ
４への格納を確実に行うことができるＯ 発明の効果 実施例において詳述した如く、本発明は異常情報の格納
を確実に行うことができるので、正常な状態に復帰した
後で前記異常情報の処理を容易に行うことができ、信頼
性の向上等に寄与することができる。
４への格納を確実に行うことができるＯ 発明の効果 実施例において詳述した如く、本発明は異常情報の格納
を確実に行うことができるので、正常な状態に復帰した
後で前記異常情報の処理を容易に行うことができ、信頼
性の向上等に寄与することができる。
第１図は本発明の制御ｔ１１ｉｉｉの異常処理回路のブ
ロック図、第２図はそのタイムチャート図、第５図は従
来の制御電源の異常処理回路のブロック図、第４図はそ
のタイムチャート図である。
ロック図、第２図はそのタイムチャート図、第５図は従
来の制御電源の異常処理回路のブロック図、第４図はそ
のタイムチャート図である。
Claims (2)
- （１）マイクロコンピュータに駆動用電力を供給する制
御電源と、この制御電源の異常を監視し、異常が発生し
た場合に異常検出信号を前記マイクロコンピュータに送
出する監視回路とを有し、前記異常検出信号によって該
マイクロコンピュータをリセットするとともに、その異
常情報を前記マイクロコンピュータに接続したＲＡＭに
格納させて制御電源の異常処理を行う制御電源の異常処
理回路において、前記監視回路とマイクロコンピュータ
との間に前記異常検出信号を遅延させる遅延回路を介挿
してマイクロコンピュータのリセットを遅延させるとと
もに、この異常検出信号によって前記マイクロコンピュ
ータに割込み処理を実行させ、この割込み処理によって
前記異常情報をＲＡＭに格納させて制御電源の異常処理
を行うことを特徴とする制御電源の異常処理回路。 - （２）異常検出信号が送出されてからマイクロコンピュ
ータがリセットされるまでの時間は、マイクロコンピュ
ータが動作可能な下限電圧に低下するまでの時間より短
かく、ＲＡＭへの異常情報の格納に要する時間より長く
設定していることを特徴とする請求項第１項記載の制御
電源の異常処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127963A JP2638257B2 (ja) | 1990-05-16 | 1990-05-16 | 制御電源の異常処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127963A JP2638257B2 (ja) | 1990-05-16 | 1990-05-16 | 制御電源の異常処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423018A true JPH0423018A (ja) | 1992-01-27 |
| JP2638257B2 JP2638257B2 (ja) | 1997-08-06 |
Family
ID=14973005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127963A Expired - Fee Related JP2638257B2 (ja) | 1990-05-16 | 1990-05-16 | 制御電源の異常処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638257B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3944226B2 (ja) * | 2003-09-18 | 2007-07-11 | 株式会社日立製作所 | バックアップ回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148531A (ja) * | 1983-02-08 | 1984-08-25 | 日本電気株式会社 | 電源制御装置 |
| JPS60104944A (ja) * | 1983-11-14 | 1985-06-10 | Konishiroku Photo Ind Co Ltd | 自動現像機 |
| JPS62143153A (ja) * | 1985-12-17 | 1987-06-26 | Casio Comput Co Ltd | 中央処理装置の制御装置 |
| JPS6315346A (ja) * | 1986-07-07 | 1988-01-22 | Nec Corp | メモリプロテクト回路 |
| JPS6354616A (ja) * | 1986-08-25 | 1988-03-09 | Mitsubishi Electric Corp | マイクロコンピユ−タシステム |
| JPH01310422A (ja) * | 1988-06-08 | 1989-12-14 | Sumitomo Electric Ind Ltd | マイクロコンピュータのリセット回路 |
-
1990
- 1990-05-16 JP JP2127963A patent/JP2638257B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148531A (ja) * | 1983-02-08 | 1984-08-25 | 日本電気株式会社 | 電源制御装置 |
| JPS60104944A (ja) * | 1983-11-14 | 1985-06-10 | Konishiroku Photo Ind Co Ltd | 自動現像機 |
| JPS62143153A (ja) * | 1985-12-17 | 1987-06-26 | Casio Comput Co Ltd | 中央処理装置の制御装置 |
| JPS6315346A (ja) * | 1986-07-07 | 1988-01-22 | Nec Corp | メモリプロテクト回路 |
| JPS6354616A (ja) * | 1986-08-25 | 1988-03-09 | Mitsubishi Electric Corp | マイクロコンピユ−タシステム |
| JPH01310422A (ja) * | 1988-06-08 | 1989-12-14 | Sumitomo Electric Ind Ltd | マイクロコンピュータのリセット回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638257B2 (ja) | 1997-08-06 |
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Legal Events
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