JP2001350739A - マイクロコンピュータ - Google Patents
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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- Computing Systems (AREA)
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Abstract
(57)【要約】
【課題】 モード遷移の認識率を改善して、低消費電流
動作モードを有効に機能させて電力消費を低減するマイ
クロコンピュータを得る。 【解決手段】 ヘッドパルスの第１のエッジと第２のエ
ッジとの周期に応じて有効範囲外と有効範囲を設定し、
それらに応じたカウント値ｎ１，ｎ２をリロードレジス
タＡ１４，Ｂ１５に設定すれば、イベント入力端子１１
から第１のエッジと第２のエッジとが所定の周期で入力
された場合のみ、すなわち、ヘッドパルスが入力された
場合のみ、低消費電流動作モードから通常動作モードに
遷移させる割込み信号を発生することができ、ノイズ等
が入力される場合でもモード遷移が行われることを防ぐ
ことができる。
動作モードを有効に機能させて電力消費を低減するマイ
クロコンピュータを得る。 【解決手段】 ヘッドパルスの第１のエッジと第２のエ
ッジとの周期に応じて有効範囲外と有効範囲を設定し、
それらに応じたカウント値ｎ１，ｎ２をリロードレジス
タＡ１４，Ｂ１５に設定すれば、イベント入力端子１１
から第１のエッジと第２のエッジとが所定の周期で入力
された場合のみ、すなわち、ヘッドパルスが入力された
場合のみ、低消費電流動作モードから通常動作モードに
遷移させる割込み信号を発生することができ、ノイズ等
が入力される場合でもモード遷移が行われることを防ぐ
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばビデオカ
セットレコーダのような電子機器等に設けられ、低消費
電流動作モードと通常動作モードとを有するマイクロコ
ンピュータに関するものである。
セットレコーダのような電子機器等に設けられ、低消費
電流動作モードと通常動作モードとを有するマイクロコ
ンピュータに関するものである。
【０００２】
【従来の技術】図９および図１０は例えば特開平９−１
９１５６９号公報に示された従来のマイクロコンピュー
タを示す構成図であり、図９は低消費電流動作モードで
の動作を示し、図１０は通常動作モードでの動作を示し
たものである。図において、１はビデオカセットレコー
ダのような電子機器等に設けられたマイクロコンピュー
タ、２はメインクロック２ａを発振周波数とする発振回
路、３はサブクロック３ａを発振周波数とする発振回路
である。４はＣＰＵ、５は発振回路２，３からの出力信
号の発振周波数に応じてＣＰＵ４の動作クロックを生成
するタイミングジェネレータである。６はリモートコン
トローラからのパルス８のエッジの検出に応じて、マイ
クロコンピュータ１内を低消費電流動作モードから通常
動作モードに遷移させる周辺ハードウェアである。
９１５６９号公報に示された従来のマイクロコンピュー
タを示す構成図であり、図９は低消費電流動作モードで
の動作を示し、図１０は通常動作モードでの動作を示し
たものである。図において、１はビデオカセットレコー
ダのような電子機器等に設けられたマイクロコンピュー
タ、２はメインクロック２ａを発振周波数とする発振回
路、３はサブクロック３ａを発振周波数とする発振回路
である。４はＣＰＵ、５は発振回路２，３からの出力信
号の発振周波数に応じてＣＰＵ４の動作クロックを生成
するタイミングジェネレータである。６はリモートコン
トローラからのパルス８のエッジの検出に応じて、マイ
クロコンピュータ１内を低消費電流動作モードから通常
動作モードに遷移させる周辺ハードウェアである。
【０００３】次に動作について説明する。図９および図
１０は、電子機器等に設けられたマイクロコンピュータ
１において、電源オフ時の無駄な消費電力を抑えるため
に、消費電流の小さいサブクロック３ａの発振回路３
を、メインクロック２ａの発振回路２とは別に設け、イ
ベントに応じてサブクロック３ａをシステムクロックと
する低消費電流動作モードから、メインクロック２ａを
システムクロックとする通常動作モードに遷移させるも
のである。図９に示すように、低消費電流動作モードに
おいては、網掛けされた発振回路２、ＣＰＵ４、および
タイミングジェネレータ５が停止中であり、周辺ハード
ウェア６だけは、サブクロック３ａの発振回路３により
一部動作可能な状態になっている。この低消費電流動作
モードにおいて、外部イベントであるリモートコントロ
ーラからのパルス８が周辺ハードウェア６に入力されれ
ば、その周辺ハードウェア６は、そのパルス８のエッジ
を検出して、図１０に示すように、メインクロック２ａ
の発振回路２を動作させると共に、タイミングジェネレ
ータ５を動作させてそのメインクロック２ａに応じたＣ
ＰＵ４の動作クロックを生成させ、さらに、ＣＰＵ４を
動作させる。このように、周辺ハードウェア６は、リモ
ートコントローラからのパルス８のエッジの検出に応じ
て、サブクロック３ａをシステムクロックとする低消費
電流動作モードから、メインクロック２ａをシステムク
ロックとする通常動作モードに遷移させる。
１０は、電子機器等に設けられたマイクロコンピュータ
１において、電源オフ時の無駄な消費電力を抑えるため
に、消費電流の小さいサブクロック３ａの発振回路３
を、メインクロック２ａの発振回路２とは別に設け、イ
ベントに応じてサブクロック３ａをシステムクロックと
する低消費電流動作モードから、メインクロック２ａを
システムクロックとする通常動作モードに遷移させるも
のである。図９に示すように、低消費電流動作モードに
おいては、網掛けされた発振回路２、ＣＰＵ４、および
タイミングジェネレータ５が停止中であり、周辺ハード
ウェア６だけは、サブクロック３ａの発振回路３により
一部動作可能な状態になっている。この低消費電流動作
モードにおいて、外部イベントであるリモートコントロ
ーラからのパルス８が周辺ハードウェア６に入力されれ
ば、その周辺ハードウェア６は、そのパルス８のエッジ
を検出して、図１０に示すように、メインクロック２ａ
の発振回路２を動作させると共に、タイミングジェネレ
ータ５を動作させてそのメインクロック２ａに応じたＣ
ＰＵ４の動作クロックを生成させ、さらに、ＣＰＵ４を
動作させる。このように、周辺ハードウェア６は、リモ
ートコントローラからのパルス８のエッジの検出に応じ
て、サブクロック３ａをシステムクロックとする低消費
電流動作モードから、メインクロック２ａをシステムク
ロックとする通常動作モードに遷移させる。
【０００４】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、周辺ハード
ウェア６は、リモートコントローラからのパルス８のエ
ッジのみの検出に応じて、低消費電流動作モードから通
常動作モードに遷移させているので、周辺ハードウェア
６にノイズ等が入力された場合に、パルス８のエッジと
判断してしまい、モード遷移が不必要であるにもかかわ
らず通常動作モードに遷移してしまい、電力消費が大き
くなってしまう課題があった。
ュータは以上のように構成されているので、周辺ハード
ウェア６は、リモートコントローラからのパルス８のエ
ッジのみの検出に応じて、低消費電流動作モードから通
常動作モードに遷移させているので、周辺ハードウェア
６にノイズ等が入力された場合に、パルス８のエッジと
判断してしまい、モード遷移が不必要であるにもかかわ
らず通常動作モードに遷移してしまい、電力消費が大き
くなってしまう課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、モード遷移の認識率を改善して、
低消費電流動作モードを有効に機能させて電力消費を低
減するマイクロコンピュータを得ることを目的とする。
めになされたもので、モード遷移の認識率を改善して、
低消費電流動作モードを有効に機能させて電力消費を低
減するマイクロコンピュータを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、リモートコントローラからのパルスの
第１のエッジおよび第２のエッジを検出するエッジ検出
手段と、エッジ検出手段により第１のエッジが検出され
た場合にその第１のエッジが検出されてから所定時間後
の有効時間を設定する有効時間設定手段と、有効時間設
定手段により設定された有効時間にエッジ検出手段によ
り第２のエッジが検出された場合に低消費電流動作モー
ドから通常動作モードに遷移させる割込み信号を出力す
る割込み制御手段とを備えたものである。
コンピュータは、リモートコントローラからのパルスの
第１のエッジおよび第２のエッジを検出するエッジ検出
手段と、エッジ検出手段により第１のエッジが検出され
た場合にその第１のエッジが検出されてから所定時間後
の有効時間を設定する有効時間設定手段と、有効時間設
定手段により設定された有効時間にエッジ検出手段によ
り第２のエッジが検出された場合に低消費電流動作モー
ドから通常動作モードに遷移させる割込み信号を出力す
る割込み制御手段とを備えたものである。
【０００７】この発明に係るマイクロコンピュータは、
リモートコントローラからのパルスの第１のエッジ、第
２のエッジ、および第３のエッジを検出するエッジ検出
手段と、エッジ検出手段により第１のエッジが検出され
た場合にその第１のエッジが検出されてから所定時間後
の第1の有効時間を設定すると共に、その第1の有効時間
にエッジ検出手段により第２のエッジが検出された場合
にその第２のエッジが検出されてから所定時間後の第２
の有効時間を設定する有効時間設定手段と、有効時間設
定手段により設定された第２の有効時間にエッジ検出手
段により第３のエッジが検出された場合に低消費電流動
作モードから通常動作モードに遷移させる割込み信号を
出力する割込み制御手段とを備えたものである。
リモートコントローラからのパルスの第１のエッジ、第
２のエッジ、および第３のエッジを検出するエッジ検出
手段と、エッジ検出手段により第１のエッジが検出され
た場合にその第１のエッジが検出されてから所定時間後
の第1の有効時間を設定すると共に、その第1の有効時間
にエッジ検出手段により第２のエッジが検出された場合
にその第２のエッジが検出されてから所定時間後の第２
の有効時間を設定する有効時間設定手段と、有効時間設
定手段により設定された第２の有効時間にエッジ検出手
段により第３のエッジが検出された場合に低消費電流動
作モードから通常動作モードに遷移させる割込み信号を
出力する割込み制御手段とを備えたものである。
【０００８】この発明に係るマイクロコンピュータは、
有効時間設定手段に、所定時間および有効時間に応じた
カウント値を保持する複数のリロードレジスタと、リロ
ードレジスタに保持されたカウント値をカウントして、
オーバフローに応じて所定時間および有効時間を設定す
るカウンタとを備えたものである。
有効時間設定手段に、所定時間および有効時間に応じた
カウント値を保持する複数のリロードレジスタと、リロ
ードレジスタに保持されたカウント値をカウントして、
オーバフローに応じて所定時間および有効時間を設定す
るカウンタとを備えたものである。
【０００９】この発明に係るマイクロコンピュータは、
有効時間設定手段に、予め設定されたカウント値を所定
時間および有効時間に応じたカウントソースに基づいて
カウントして、オーバフローに応じて所定時間および有
効時間を設定するカウンタを備えたものである。
有効時間設定手段に、予め設定されたカウント値を所定
時間および有効時間に応じたカウントソースに基づいて
カウントして、オーバフローに応じて所定時間および有
効時間を設定するカウンタを備えたものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１および図２はこの発明の実施の形態
１によるマイクロコンピュータを示す構成図であり、図
１は低消費電流動作モードでの動作を示し、図２は通常
動作モードでの動作を示したものである。図において、
１はビデオカセットレコーダのような電子機器等に設け
られたマイクロコンピュータ、２はメインクロック２ａ
を発振周波数とする発振回路、３はサブクロック３ａを
発振周波数とする発振回路である。４はＣＰＵ、５は発
振回路２，３による発振周波数に応じてＣＰＵ４の動作
クロックを生成するタイミングジェネレータである。６
は後述する専用ハードウェアからの割り込み信号に応じ
て、マイクロコンピュータ１内を低消費電流動作モード
から通常動作モードに遷移させる周辺ハードウェアであ
る。１０はリモートコントローラからのパルス８のエッ
ジを検出し、そのパルス８がヘッドパルスであると認識
された場合に、周辺ハードウェア６に割り込み信号を出
力する専用ハードウェアである。
説明する。 実施の形態１．図１および図２はこの発明の実施の形態
１によるマイクロコンピュータを示す構成図であり、図
１は低消費電流動作モードでの動作を示し、図２は通常
動作モードでの動作を示したものである。図において、
１はビデオカセットレコーダのような電子機器等に設け
られたマイクロコンピュータ、２はメインクロック２ａ
を発振周波数とする発振回路、３はサブクロック３ａを
発振周波数とする発振回路である。４はＣＰＵ、５は発
振回路２，３による発振周波数に応じてＣＰＵ４の動作
クロックを生成するタイミングジェネレータである。６
は後述する専用ハードウェアからの割り込み信号に応じ
て、マイクロコンピュータ１内を低消費電流動作モード
から通常動作モードに遷移させる周辺ハードウェアであ
る。１０はリモートコントローラからのパルス８のエッ
ジを検出し、そのパルス８がヘッドパルスであると認識
された場合に、周辺ハードウェア６に割り込み信号を出
力する専用ハードウェアである。
【００１１】図３はこの発明の実施の形態１による専用
ハードウェアの詳細を示す構成図であり、図において、
１１はリモートコントローラからのパルス８を入力する
イベント入力端子、１２は入力されたパルス８のエッジ
を検出するエッジ検出回路（エッジ検出手段）である。
１３はエッジ検出回路１２が第１のエッジを検出した場
合にリロード信号Ａを出力し、後述するオーバーフロー
信号の入力に応じてリロード信号Ｂを出力するリロード
制御回路、１４は有効範囲外（所定時間）に応じたカウ
ント値ｎ１を予め保持したリロードレジスタＡ、１５は
有効範囲（有効時間）に応じたカウント値ｎ２を予め保
持したリロードレジスタＢ、１６，１７はリロード制御
回路１３からのリロード信号Ａ，Ｂに応じてオンするス
イッチ、１８はエッジ検出回路１２からの第１のエッジ
検出信号に応じてクロックを発生するタイミング信号発
生回路、１９はタイミング信号発生回路１８からのクロ
ックをカウントして、リロードレジスタ１４，１５に保
持されたカウント値ｎ１，ｎ２をデクリメントしてゼロ
になったらオーバフロー信号を出力するカウンタ、２０
はリロード制御回路１３からのリロード信号Ｂの否定と
カウンタ１９からのオーバフロー信号との論理積を取る
ＮＡＮＤ回路、２１はリロード制御回路１３からのリロ
ード信号ＢをＳ入力端子、ＮＡＮＤ回路２０の出力信号
をＲ入力端子に接続したＲＳフリップフロップ回路であ
り、以上、１３〜２１により有効時間設定手段を構成す
る。２２はＲＳフリップフロップ回路２１のＱ出力端子
から有意信号が出力される有効範囲にエッジ検出回路１
２が第２のエッジを検出した場合に、低消費電流動作モ
ードから通常動作モードに遷移させる割込み信号を出力
するＡＮＤ回路（割込み制御手段）である。図４はこの
発明の実施の形態１による専用ハードウェアの動作を示
すタイミングチャートである。
ハードウェアの詳細を示す構成図であり、図において、
１１はリモートコントローラからのパルス８を入力する
イベント入力端子、１２は入力されたパルス８のエッジ
を検出するエッジ検出回路（エッジ検出手段）である。
１３はエッジ検出回路１２が第１のエッジを検出した場
合にリロード信号Ａを出力し、後述するオーバーフロー
信号の入力に応じてリロード信号Ｂを出力するリロード
制御回路、１４は有効範囲外（所定時間）に応じたカウ
ント値ｎ１を予め保持したリロードレジスタＡ、１５は
有効範囲（有効時間）に応じたカウント値ｎ２を予め保
持したリロードレジスタＢ、１６，１７はリロード制御
回路１３からのリロード信号Ａ，Ｂに応じてオンするス
イッチ、１８はエッジ検出回路１２からの第１のエッジ
検出信号に応じてクロックを発生するタイミング信号発
生回路、１９はタイミング信号発生回路１８からのクロ
ックをカウントして、リロードレジスタ１４，１５に保
持されたカウント値ｎ１，ｎ２をデクリメントしてゼロ
になったらオーバフロー信号を出力するカウンタ、２０
はリロード制御回路１３からのリロード信号Ｂの否定と
カウンタ１９からのオーバフロー信号との論理積を取る
ＮＡＮＤ回路、２１はリロード制御回路１３からのリロ
ード信号ＢをＳ入力端子、ＮＡＮＤ回路２０の出力信号
をＲ入力端子に接続したＲＳフリップフロップ回路であ
り、以上、１３〜２１により有効時間設定手段を構成す
る。２２はＲＳフリップフロップ回路２１のＱ出力端子
から有意信号が出力される有効範囲にエッジ検出回路１
２が第２のエッジを検出した場合に、低消費電流動作モ
ードから通常動作モードに遷移させる割込み信号を出力
するＡＮＤ回路（割込み制御手段）である。図４はこの
発明の実施の形態１による専用ハードウェアの動作を示
すタイミングチャートである。
【００１２】次に動作について説明する。図１および図
２は、電子機器等に設けられたマイクロコンピュータ１
において、電源オフ時の無駄な消費電力を抑えるため
に、消費電流の小さいサブクロック３ａの発振回路３
を、メインクロック２ａの発振回路２とは別に設け、イ
ベントに応じてサブクロック３ａをシステムクロックと
する低消費電流動作モードから、メインクロック２ａを
システムクロックとする通常動作モードに遷移させるも
のである。図１に示すように、低消費電流動作モードに
おいては、網掛けされた発振回路２、ＣＰＵ４、および
タイミングジェネレータ５が停止中であり、周辺ハード
ウェア６、および専用ハードウェア１０は、サブクロッ
ク３ａの発振回路３により一部動作可能な状態になって
いる。この低消費電流動作モードにおいて、外部イベン
トであるリモートコントローラからのパルス８が専用ハ
ードウェア１０に入力されれば、その専用ハードウェア
１０は、そのパルス８のエッジを検出し、そのパルス８
がヘッドパルスであると認識した場合に、周辺ハードウ
ェア６に割り込み信号を出力して、その周辺ハードウェ
ア６は、図２に示すように、メインクロック２ａの発振
回路２を動作させると共に、タイミングジェネレータ５
を動作させてそのメインクロック２ａに応じたＣＰＵ４
の動作クロックを生成させ、さらに、ＣＰＵ４を動作さ
せる。このように、専用ハードウェア１０および周辺ハ
ードウェア６が、リモートコントローラからのパルス８
をヘッドパルスであると認識した場合に、サブクロック
３ａをシステムクロックとする低消費電流動作モードか
ら、メインクロック２ａをシステムクロックとする通常
動作モードに遷移させる。
２は、電子機器等に設けられたマイクロコンピュータ１
において、電源オフ時の無駄な消費電力を抑えるため
に、消費電流の小さいサブクロック３ａの発振回路３
を、メインクロック２ａの発振回路２とは別に設け、イ
ベントに応じてサブクロック３ａをシステムクロックと
する低消費電流動作モードから、メインクロック２ａを
システムクロックとする通常動作モードに遷移させるも
のである。図１に示すように、低消費電流動作モードに
おいては、網掛けされた発振回路２、ＣＰＵ４、および
タイミングジェネレータ５が停止中であり、周辺ハード
ウェア６、および専用ハードウェア１０は、サブクロッ
ク３ａの発振回路３により一部動作可能な状態になって
いる。この低消費電流動作モードにおいて、外部イベン
トであるリモートコントローラからのパルス８が専用ハ
ードウェア１０に入力されれば、その専用ハードウェア
１０は、そのパルス８のエッジを検出し、そのパルス８
がヘッドパルスであると認識した場合に、周辺ハードウ
ェア６に割り込み信号を出力して、その周辺ハードウェ
ア６は、図２に示すように、メインクロック２ａの発振
回路２を動作させると共に、タイミングジェネレータ５
を動作させてそのメインクロック２ａに応じたＣＰＵ４
の動作クロックを生成させ、さらに、ＣＰＵ４を動作さ
せる。このように、専用ハードウェア１０および周辺ハ
ードウェア６が、リモートコントローラからのパルス８
をヘッドパルスであると認識した場合に、サブクロック
３ａをシステムクロックとする低消費電流動作モードか
ら、メインクロック２ａをシステムクロックとする通常
動作モードに遷移させる。
【００１３】さらに、図３および図４を参照しながら専
用ハードウェア１０のヘッドパルスの検出動作について
説明する。エッジ検出回路１２は、第１のエッジの待ち
状態において、イベント入力端子１１から入力されたリ
モートコントローラからのパルス８の第１のエッジの検
出に応じて、第１のエッジ検出信号を出力する。この
時、第１のエッジ検出信号は、ＡＮＤ回路２２に出力さ
れるが、ＲＳフリップフロップ回路２１のＳ入力端子に
は未だリロード信号Ｂが入力されていないので、ＲＳフ
リップフロップ回路２１のＱ出力端子からは有意信号は
出力されず、ＡＮＤ回路２２からは割込み信号は出力さ
れない。リロード制御回路１３は、その第１のエッジ検
出信号の入力により、リロード信号Ａを出力し、スイッ
チ１６をオンして、リロードレジスタＡ１４は、保持さ
れたカウント値ｎ１をカウンタ１９にセットする。ま
た、タイミング信号発生回路１８は、エッジ検出回路１
２からの第１のエッジ検出信号の入力により、クロック
を発生してカウンタ１９に供給する。このようにして、
カウンタ１９によりカウント値ｎ１のデクリメントが開
始される（有効範囲外の開始）。
用ハードウェア１０のヘッドパルスの検出動作について
説明する。エッジ検出回路１２は、第１のエッジの待ち
状態において、イベント入力端子１１から入力されたリ
モートコントローラからのパルス８の第１のエッジの検
出に応じて、第１のエッジ検出信号を出力する。この
時、第１のエッジ検出信号は、ＡＮＤ回路２２に出力さ
れるが、ＲＳフリップフロップ回路２１のＳ入力端子に
は未だリロード信号Ｂが入力されていないので、ＲＳフ
リップフロップ回路２１のＱ出力端子からは有意信号は
出力されず、ＡＮＤ回路２２からは割込み信号は出力さ
れない。リロード制御回路１３は、その第１のエッジ検
出信号の入力により、リロード信号Ａを出力し、スイッ
チ１６をオンして、リロードレジスタＡ１４は、保持さ
れたカウント値ｎ１をカウンタ１９にセットする。ま
た、タイミング信号発生回路１８は、エッジ検出回路１
２からの第１のエッジ検出信号の入力により、クロック
を発生してカウンタ１９に供給する。このようにして、
カウンタ１９によりカウント値ｎ１のデクリメントが開
始される（有効範囲外の開始）。
【００１４】カウンタ１９は、カウント値ｎ１のデクリ
メントを終了すると、オーバーフロー信号をリロード制
御回路１３およびＮＡＮＤ回路２０に出力する（有効範
囲外の終了）。リロード制御回路１３は、そのオーバー
フロー信号を入力すると、リロード信号Ｂを出力しスイ
ッチ１７をオンさせる。スイッチ１７がオンすると、リ
ロードレジスタＢ１５は保持されたカウント値ｎ２をカ
ウンタ１９にセットする。一方、リロード制御回路１３
は、ＲＳフリップフロップ回路２１のＳ入力端子にもリ
ロード信号Ｂを出力するので、そのＲＳフリップフロッ
プ回路２１は、そのリロード信号Ｂの入力に応じてＱ出
力端子から有意信号を出力する（有効範囲の開始）。ま
た、カウンタ１９は、カウント値ｎ２のデクリメントを
開始し、カウント値ｎ２のデクリメントを終了すると、
オーバーフロー信号をＮＡＮＤ回路２０に出力する。こ
の時、リロード信号Ｂの入力が無意信号であるので、Ｎ
ＡＮＤ回路２０は、その反転した信号とオーバーフロー
信号との論理積をとり、ＲＳフリップフロップ回路２１
のＲ入力端子に有意信号を出力する。ＲＳフリップフロ
ップ回路２１は、Ｑ出力端子から無意信号を出力する
（有効範囲の終了）。したがって、カウンタ１９により
カウント値ｎ１のオーバーフロー信号が出力されてから
カウント値ｎ２のオーバーフロー信号が出力されるまで
の有効範囲内に、エッジ検出回路１２において、イベン
ト入力端子１１から入力されたリモートコントローラか
らのパルス８の第２のエッジが検出されれば、ＡＮＤ回
路２２は、その第２のエッジ検出信号とＲＳフリップフ
ロップ回路２１のＱ出力端子からの有意信号に応じて割
込み信号を出力する。また、有効範囲内に、エッジ検出
回路１２において、第２のエッジが検出されない場合
は、再び第１のエッジの待ち状態となる。
メントを終了すると、オーバーフロー信号をリロード制
御回路１３およびＮＡＮＤ回路２０に出力する（有効範
囲外の終了）。リロード制御回路１３は、そのオーバー
フロー信号を入力すると、リロード信号Ｂを出力しスイ
ッチ１７をオンさせる。スイッチ１７がオンすると、リ
ロードレジスタＢ１５は保持されたカウント値ｎ２をカ
ウンタ１９にセットする。一方、リロード制御回路１３
は、ＲＳフリップフロップ回路２１のＳ入力端子にもリ
ロード信号Ｂを出力するので、そのＲＳフリップフロッ
プ回路２１は、そのリロード信号Ｂの入力に応じてＱ出
力端子から有意信号を出力する（有効範囲の開始）。ま
た、カウンタ１９は、カウント値ｎ２のデクリメントを
開始し、カウント値ｎ２のデクリメントを終了すると、
オーバーフロー信号をＮＡＮＤ回路２０に出力する。こ
の時、リロード信号Ｂの入力が無意信号であるので、Ｎ
ＡＮＤ回路２０は、その反転した信号とオーバーフロー
信号との論理積をとり、ＲＳフリップフロップ回路２１
のＲ入力端子に有意信号を出力する。ＲＳフリップフロ
ップ回路２１は、Ｑ出力端子から無意信号を出力する
（有効範囲の終了）。したがって、カウンタ１９により
カウント値ｎ１のオーバーフロー信号が出力されてから
カウント値ｎ２のオーバーフロー信号が出力されるまで
の有効範囲内に、エッジ検出回路１２において、イベン
ト入力端子１１から入力されたリモートコントローラか
らのパルス８の第２のエッジが検出されれば、ＡＮＤ回
路２２は、その第２のエッジ検出信号とＲＳフリップフ
ロップ回路２１のＱ出力端子からの有意信号に応じて割
込み信号を出力する。また、有効範囲内に、エッジ検出
回路１２において、第２のエッジが検出されない場合
は、再び第１のエッジの待ち状態となる。
【００１５】以上のように、この実施の形態１によれ
ば、ヘッドパルスの第１のエッジと第２のエッジとの周
期に応じて有効範囲外と有効範囲を設定し、それら有効
範囲外と有効範囲に応じたカウント値ｎ１をリロードレ
ジスタＡ１４に設定すると共に、カウント値ｎ２をリロ
ードレジスタＢ１５に設定すれば、イベント入力端子１
１から第１のエッジと第２のエッジとが所定の周期で入
力された場合のみ、すなわち、ヘッドパルスが入力され
た場合のみ、低消費電流動作モードから通常動作モード
に遷移させる割込み信号を発生することができ、ノイズ
等が入力される場合でもモード遷移が行われることな
く、モード遷移の認識率を改善して、低消費電流動作モ
ードを有効に機能させることができる。また、有効範囲
外と有効範囲に応じたカウント値ｎ１，ｎ２をリロード
レジスタＡ１４，Ｂ１５に設定するだけで、第１のエッ
ジと第２のエッジとの所定の周期を設定することがで
き、有効範囲外と有効範囲を容易に設定することができ
る。
ば、ヘッドパルスの第１のエッジと第２のエッジとの周
期に応じて有効範囲外と有効範囲を設定し、それら有効
範囲外と有効範囲に応じたカウント値ｎ１をリロードレ
ジスタＡ１４に設定すると共に、カウント値ｎ２をリロ
ードレジスタＢ１５に設定すれば、イベント入力端子１
１から第１のエッジと第２のエッジとが所定の周期で入
力された場合のみ、すなわち、ヘッドパルスが入力され
た場合のみ、低消費電流動作モードから通常動作モード
に遷移させる割込み信号を発生することができ、ノイズ
等が入力される場合でもモード遷移が行われることな
く、モード遷移の認識率を改善して、低消費電流動作モ
ードを有効に機能させることができる。また、有効範囲
外と有効範囲に応じたカウント値ｎ１，ｎ２をリロード
レジスタＡ１４，Ｂ１５に設定するだけで、第１のエッ
ジと第２のエッジとの所定の周期を設定することがで
き、有効範囲外と有効範囲を容易に設定することができ
る。
【００１６】なお、上記実施の形態１では、ヘッドパル
スの初期パルスについて第１のエッジと第２のエッジと
を設定したが、第１のエッジと第２のエッジの設定は、
ヘッドパルスであれば、初期パルスでなくても良く、い
ずれのパルスであっても良く、同様の効果を奏する。さ
らに、上記実施の形態１では、カウンタ１９により、カ
ウント値ｎ１，ｎ２をデクリメントするようにしたが、
カウンタ１９により、カウント値ｎ１，ｎ２までインク
リメントして、オーバーフローを出力するようにしても
良く、同様の効果を奏する。
スの初期パルスについて第１のエッジと第２のエッジと
を設定したが、第１のエッジと第２のエッジの設定は、
ヘッドパルスであれば、初期パルスでなくても良く、い
ずれのパルスであっても良く、同様の効果を奏する。さ
らに、上記実施の形態１では、カウンタ１９により、カ
ウント値ｎ１，ｎ２をデクリメントするようにしたが、
カウンタ１９により、カウント値ｎ１，ｎ２までインク
リメントして、オーバーフローを出力するようにしても
良く、同様の効果を奏する。
【００１７】実施の形態２．上記実施の形態１では、専
用ハードウェア１０において、ヘッドパルスの検出に応
じて低消費電流動作モードから通常動作モードに遷移さ
せる割込み信号を発生させたが、この実施の形態２で
は、専用ハードウェア１０において、ヘッドパルスおよ
びデータパルスの検出に応じて低消費電流動作モードか
ら通常動作モードに遷移させる割込み信号を発生するよ
うにしたものである。図５はこの発明の実施の形態２に
よる専用ハードウェアの詳細を示す構成図であり、図に
おいて、３１はエッジ検出回路１２が第１のエッジを検
出した場合にリロード信号Ａを出力し、オーバーフロー
信号の入力に応じてリロード信号Ｂを出力し、エッジ検
出回路１２が第２のエッジを検出した場合にリロード信
号Ｃを出力し、さらに、その後のオーバーフロー信号の
入力に応じてリロード信号Ｄを出力するリロード制御回
路、１４は第1の有効範囲外（所定時間）に応じたカウ
ント値ｎ１を予め保持したリロードレジスタＡ、１５は
第1の有効範囲（第1の有効時間）に応じたカウント値ｎ
２を予め保持したリロードレジスタＢである。これらリ
ロードレジスタＡ１４、およびリロードレジスタＢ１５
は、図３に示したものと同一のものである。３２は第２
の有効範囲外（所定時間）に応じたカウント値ｎ３を予
め保持したリロードレジスタＣ、３３は第２の有効範囲
（第２の有効時間）に応じたカウント値ｎ４を予め保持
したリロードレジスタＤである。３４，３５はリロード
制御回路３１からのリロード信号Ｃ，Ｄに応じてオンす
るスイッチである。その他の構成については、図３と同
一であるが、カウンタ１９は、リロードレジスタ３４，
３５に保持されたカウント値ｎ３，ｎ４もデクリメント
してゼロになったらオーバフロー信号を出力するものと
し、また、ＮＡＮＤ回路２０、およびＲＳフリップフロ
ップ回路２１のＳ入力端子には、リロード信号Ｂではな
く、リロード信号Ｄが入力される点が図３と異なる。以
上、１４〜２１，３１〜３５により有効時間設定手段を
構成する。図６はこの発明の実施の形態２による専用ハ
ードウェアの動作を示すタイミングチャートである。
用ハードウェア１０において、ヘッドパルスの検出に応
じて低消費電流動作モードから通常動作モードに遷移さ
せる割込み信号を発生させたが、この実施の形態２で
は、専用ハードウェア１０において、ヘッドパルスおよ
びデータパルスの検出に応じて低消費電流動作モードか
ら通常動作モードに遷移させる割込み信号を発生するよ
うにしたものである。図５はこの発明の実施の形態２に
よる専用ハードウェアの詳細を示す構成図であり、図に
おいて、３１はエッジ検出回路１２が第１のエッジを検
出した場合にリロード信号Ａを出力し、オーバーフロー
信号の入力に応じてリロード信号Ｂを出力し、エッジ検
出回路１２が第２のエッジを検出した場合にリロード信
号Ｃを出力し、さらに、その後のオーバーフロー信号の
入力に応じてリロード信号Ｄを出力するリロード制御回
路、１４は第1の有効範囲外（所定時間）に応じたカウ
ント値ｎ１を予め保持したリロードレジスタＡ、１５は
第1の有効範囲（第1の有効時間）に応じたカウント値ｎ
２を予め保持したリロードレジスタＢである。これらリ
ロードレジスタＡ１４、およびリロードレジスタＢ１５
は、図３に示したものと同一のものである。３２は第２
の有効範囲外（所定時間）に応じたカウント値ｎ３を予
め保持したリロードレジスタＣ、３３は第２の有効範囲
（第２の有効時間）に応じたカウント値ｎ４を予め保持
したリロードレジスタＤである。３４，３５はリロード
制御回路３１からのリロード信号Ｃ，Ｄに応じてオンす
るスイッチである。その他の構成については、図３と同
一であるが、カウンタ１９は、リロードレジスタ３４，
３５に保持されたカウント値ｎ３，ｎ４もデクリメント
してゼロになったらオーバフロー信号を出力するものと
し、また、ＮＡＮＤ回路２０、およびＲＳフリップフロ
ップ回路２１のＳ入力端子には、リロード信号Ｂではな
く、リロード信号Ｄが入力される点が図３と異なる。以
上、１４〜２１，３１〜３５により有効時間設定手段を
構成する。図６はこの発明の実施の形態２による専用ハ
ードウェアの動作を示すタイミングチャートである。
【００１８】次に動作について説明する。図５および図
６を参照しながら専用ハードウェア１０のヘッドパルス
およびデータパルスの検出動作について説明する。エッ
ジ検出回路１２による第２のエッジの検出までは、実施
の形態１と同一の動作であり、カウンタ１９が、カウン
ト値ｎ２のデクリメントを開始し、カウント値ｎ２のデ
クリメントが終了されるまでの第1の有効範囲内に、エ
ッジ検出回路１２において第２のエッジが検出されれ
ば、ヘッドパルスが検出できたとする。そして、リロー
ド制御回路３１は、その第２のエッジ検出信号を入力し
て、リロード信号Ｃを出力し、スイッチ３４をオンす
る。スイッチ３４がオンすると、リロードレジスタＣ３
２は、保持されたカウント値ｎ３をカウンタ１９にセッ
トする。このようにして、カウンタ１９によりカウント
値ｎ３のデクリメントが開始される（第２の有効範囲外
の開始）。カウンタ１９は、カウント値ｎ３のデクリメ
ントを終了すると、オーバーフロー信号をリロード制御
回路３１およびＮＡＮＤ回路２０に出力する（第２の有
効範囲外の終了）。リロード制御回路３１は、そのオー
バーフロー信号を入力すると、リロード信号Ｄを出力
し、スイッチ３５をオンさせる。スイッチ３５がオンす
ると、リロードレジスタＤ３３は、保持されたカウント
値ｎ４をカウンタ１９にセットする。一方、リロード制
御回路３１は、ＲＳフリップフロップ回路２１のＳ入力
端子にリロード信号Ｄを出力すると、そのＲＳフリップ
フロップ回路２１は、そのリロード信号Ｄの入力に応じ
てＱ出力端子から有意信号を出力する（第２の有効範囲
の開始）。また、カウンタ１９は、カウント値ｎ４のデ
クリメントを開始しカウント値ｎ４のデクリメントを終
了すると、オーバーフロー信号をＮＡＮＤ回路２０に出
力する。この時、リロード信号Ｄの入力が無意信号であ
るので、ＮＡＮＤ回路２０は、その反転した信号とオー
バーフロー信号との論理積をとり、ＲＳフリップフロッ
プ回路２１のＲ入力端子に有意信号を出力し、ＲＳフリ
ップフロップ回路２１は、Ｑ出力端子から無意信号を出
力する（第２の有効範囲の終了）。したがって、カウン
タ１９がカウント値ｎ３の場合のオーバーフロー信号を
出力してからカウント値ｎ４の場合のオーバーフロー信
号を出力するまでの第２の有効範囲内に、エッジ検出回
路１２において、イベント入力端子１１から入力された
リモートコントローラからのパルス８の第３のエッジが
検出されれば、ＡＮＤ回路２２は、その第３のエッジ検
出信号とＲＳフリップフロップ回路２１のＱ出力端子か
らの有意信号に応じて割込み信号を出力する。また、第
２の有効範囲内において、エッジ検出回路１２により第
３のエッジが検出されない場合は、再び第１のエッジの
待ち状態となる。
６を参照しながら専用ハードウェア１０のヘッドパルス
およびデータパルスの検出動作について説明する。エッ
ジ検出回路１２による第２のエッジの検出までは、実施
の形態１と同一の動作であり、カウンタ１９が、カウン
ト値ｎ２のデクリメントを開始し、カウント値ｎ２のデ
クリメントが終了されるまでの第1の有効範囲内に、エ
ッジ検出回路１２において第２のエッジが検出されれ
ば、ヘッドパルスが検出できたとする。そして、リロー
ド制御回路３１は、その第２のエッジ検出信号を入力し
て、リロード信号Ｃを出力し、スイッチ３４をオンす
る。スイッチ３４がオンすると、リロードレジスタＣ３
２は、保持されたカウント値ｎ３をカウンタ１９にセッ
トする。このようにして、カウンタ１９によりカウント
値ｎ３のデクリメントが開始される（第２の有効範囲外
の開始）。カウンタ１９は、カウント値ｎ３のデクリメ
ントを終了すると、オーバーフロー信号をリロード制御
回路３１およびＮＡＮＤ回路２０に出力する（第２の有
効範囲外の終了）。リロード制御回路３１は、そのオー
バーフロー信号を入力すると、リロード信号Ｄを出力
し、スイッチ３５をオンさせる。スイッチ３５がオンす
ると、リロードレジスタＤ３３は、保持されたカウント
値ｎ４をカウンタ１９にセットする。一方、リロード制
御回路３１は、ＲＳフリップフロップ回路２１のＳ入力
端子にリロード信号Ｄを出力すると、そのＲＳフリップ
フロップ回路２１は、そのリロード信号Ｄの入力に応じ
てＱ出力端子から有意信号を出力する（第２の有効範囲
の開始）。また、カウンタ１９は、カウント値ｎ４のデ
クリメントを開始しカウント値ｎ４のデクリメントを終
了すると、オーバーフロー信号をＮＡＮＤ回路２０に出
力する。この時、リロード信号Ｄの入力が無意信号であ
るので、ＮＡＮＤ回路２０は、その反転した信号とオー
バーフロー信号との論理積をとり、ＲＳフリップフロッ
プ回路２１のＲ入力端子に有意信号を出力し、ＲＳフリ
ップフロップ回路２１は、Ｑ出力端子から無意信号を出
力する（第２の有効範囲の終了）。したがって、カウン
タ１９がカウント値ｎ３の場合のオーバーフロー信号を
出力してからカウント値ｎ４の場合のオーバーフロー信
号を出力するまでの第２の有効範囲内に、エッジ検出回
路１２において、イベント入力端子１１から入力された
リモートコントローラからのパルス８の第３のエッジが
検出されれば、ＡＮＤ回路２２は、その第３のエッジ検
出信号とＲＳフリップフロップ回路２１のＱ出力端子か
らの有意信号に応じて割込み信号を出力する。また、第
２の有効範囲内において、エッジ検出回路１２により第
３のエッジが検出されない場合は、再び第１のエッジの
待ち状態となる。
【００１９】以上のように、この実施の形態２によれ
ば、ヘッドパルスの第１のエッジ、第２のエッジ、およ
び第３のエッジの周期に応じて第１、第２の有効範囲外
と第１、第２の有効範囲を設定し、これら第１、第２の
有効範囲外と第１、第２の有効範囲に応じたカウント値
ｎ１〜ｎ４をリロードレジスタＡ１４〜Ｄ３３に設定す
れば、イベント入力端子１１から第１のエッジ、第２の
エッジ、および第３のエッジが所定の周期で入力された
場合のみ、すなわち、ヘッドパルスおよびデータパルス
が入力された場合のみ、低消費電流動作モードから通常
動作モードに遷移させる割込み信号を発生することがで
き、ノイズ等が入力される場合でもモード遷移が行われ
ることなく、モード遷移の認識率がさらに改善され、低
消費電流動作モードを有効に機能させることができる。
また、第１、第２の有効範囲外と第１、第２の有効範囲
に応じたカウント値ｎ１〜ｎ４をリロードレジスタＡ１
４〜Ｄ３３に設定するだけで、第１のエッジ、第２のエ
ッジ、および第３のエッジの所定の周期を設定すること
ができ、第１、第２の有効範囲外と第１、第２の有効範
囲を容易に設定することができる。
ば、ヘッドパルスの第１のエッジ、第２のエッジ、およ
び第３のエッジの周期に応じて第１、第２の有効範囲外
と第１、第２の有効範囲を設定し、これら第１、第２の
有効範囲外と第１、第２の有効範囲に応じたカウント値
ｎ１〜ｎ４をリロードレジスタＡ１４〜Ｄ３３に設定す
れば、イベント入力端子１１から第１のエッジ、第２の
エッジ、および第３のエッジが所定の周期で入力された
場合のみ、すなわち、ヘッドパルスおよびデータパルス
が入力された場合のみ、低消費電流動作モードから通常
動作モードに遷移させる割込み信号を発生することがで
き、ノイズ等が入力される場合でもモード遷移が行われ
ることなく、モード遷移の認識率がさらに改善され、低
消費電流動作モードを有効に機能させることができる。
また、第１、第２の有効範囲外と第１、第２の有効範囲
に応じたカウント値ｎ１〜ｎ４をリロードレジスタＡ１
４〜Ｄ３３に設定するだけで、第１のエッジ、第２のエ
ッジ、および第３のエッジの所定の周期を設定すること
ができ、第１、第２の有効範囲外と第１、第２の有効範
囲を容易に設定することができる。
【００２０】なお、上記実施の形態２では、ヘッドパル
スの初期パルスについて第１のエッジと第２のエッジと
を設定したが、第１のエッジと第２のエッジの設定は、
ヘッドパルスであれば、初期パルスでなくても良く、い
ずれのパルスであっても良く、同様の効果を奏する。さ
らに、上記実施の形態２では、カウンタ１９により、カ
ウント値ｎ１〜ｎ４をデクリメントするようにしたが、
カウンタ１９により、カウント値ｎ１〜ｎ４までインク
リメントして、オーバーフローを出力するようにしても
良く、同様の効果を奏する。
スの初期パルスについて第１のエッジと第２のエッジと
を設定したが、第１のエッジと第２のエッジの設定は、
ヘッドパルスであれば、初期パルスでなくても良く、い
ずれのパルスであっても良く、同様の効果を奏する。さ
らに、上記実施の形態２では、カウンタ１９により、カ
ウント値ｎ１〜ｎ４をデクリメントするようにしたが、
カウンタ１９により、カウント値ｎ１〜ｎ４までインク
リメントして、オーバーフローを出力するようにしても
良く、同様の効果を奏する。
【００２１】実施の形態３．上記実施の形態１では、カ
ウンタ１９がカウント値ｎ１，ｎ２をタイミング信号発
生回路１８から出力される同一のカウントソースに基づ
いてカウントしたが、この実施の形態３では、カウンタ
が同一のカウント値ｎ１を異なるカウントソースに基づ
いてカウントするようにしたものである。図７はこの発
明の実施の形態３による専用ハードウェアの詳細を示す
構成図であり、図において、４１はエッジ検出回路１２
が第１のエッジを検出した場合に選択信号Ａを出力し、
オーバーフロー信号の入力に応じて選択信号Ｂを出力す
るカウントソース制御回路である。４２は内部に分周回
路が設けられており、エッジ検出回路１２からの第１の
エッジ検出信号に応じてクロック周波数の低いカウント
ソースＡと、クロック周波数の高いカウントソースＢと
を発生するタイミング信号発生回路、４３は予めカウン
ト値ｎ１が保持されており、タイミング信号発生回路４
２からのカウントソースＡ，Ｂに基づいてカウント値ｎ
１をデクリメントしてゼロになったらオーバフロー信号
を出力するカウンタである。その他の構成については、
図３と同一であるが、ＮＡＮＤ回路２０、およびＲＳフ
リップフロップ回路２１のＳ入力端子には、リロード信
号Ｂではなく、選択信号Ｂが入力される点が図３と異な
る。以上、１６，１７，２０，２１，４１〜４３により
有効時間設定手段を構成する。図８はこの発明の実施の
形態３による専用ハードウェアの動作を示すタイミング
チャートである。
ウンタ１９がカウント値ｎ１，ｎ２をタイミング信号発
生回路１８から出力される同一のカウントソースに基づ
いてカウントしたが、この実施の形態３では、カウンタ
が同一のカウント値ｎ１を異なるカウントソースに基づ
いてカウントするようにしたものである。図７はこの発
明の実施の形態３による専用ハードウェアの詳細を示す
構成図であり、図において、４１はエッジ検出回路１２
が第１のエッジを検出した場合に選択信号Ａを出力し、
オーバーフロー信号の入力に応じて選択信号Ｂを出力す
るカウントソース制御回路である。４２は内部に分周回
路が設けられており、エッジ検出回路１２からの第１の
エッジ検出信号に応じてクロック周波数の低いカウント
ソースＡと、クロック周波数の高いカウントソースＢと
を発生するタイミング信号発生回路、４３は予めカウン
ト値ｎ１が保持されており、タイミング信号発生回路４
２からのカウントソースＡ，Ｂに基づいてカウント値ｎ
１をデクリメントしてゼロになったらオーバフロー信号
を出力するカウンタである。その他の構成については、
図３と同一であるが、ＮＡＮＤ回路２０、およびＲＳフ
リップフロップ回路２１のＳ入力端子には、リロード信
号Ｂではなく、選択信号Ｂが入力される点が図３と異な
る。以上、１６，１７，２０，２１，４１〜４３により
有効時間設定手段を構成する。図８はこの発明の実施の
形態３による専用ハードウェアの動作を示すタイミング
チャートである。
【００２２】次に動作について説明する。図７および図
８を参照しながら専用ハードウェア１０のヘッドパルス
およびデータパルスの検出動作について説明する。タイ
ミング信号発生回路４２は、エッジ検出回路１２からの
第１のエッジ検出信号に応じてクロック周波数の低いカ
ウントソースＡと、クロック周波数の高いカウントソー
スＢとを発生する。カウントソース制御回路４１は、エ
ッジ検出回路１２からの第１のエッジ検出信号の入力に
より、選択信号Ａを出力し、スイッチ１６をオンして、
カウンタ４３は、タイミング信号発生回路４２からのカ
ウントソースＡに基づいて予め保持されているカウント
値ｎ１をデクリメントしてゼロになったらオーバフロー
信号を出力する（有効範囲外）。カウントソース制御回
路４１は、そのオーバーフロー信号を入力すると、選択
信号Ｂを出力しスイッチ１７をオンする。スイッチ１７
がオンすると、カウンタ４３は、タイミング信号発生回
路４２からのカウントソースＢに基づいて、予め保持さ
れているカウント値ｎ１をデクリメントしてゼロになっ
たらオーバフロー信号を出力する（有効範囲）。このよ
うに、カウンタ４３が同一のカウント値ｎ１をクロック
周波数の異なるカウントソースＡ，Ｂに基づいてカウン
トするようにしても、有効範囲外と有効範囲を設定する
ことができ、その有効範囲内でエッジ検出回路１２にお
いて、第２のエッジが検出されれば、ＡＮＤ回路２２か
ら割込み信号を出力することができる。
８を参照しながら専用ハードウェア１０のヘッドパルス
およびデータパルスの検出動作について説明する。タイ
ミング信号発生回路４２は、エッジ検出回路１２からの
第１のエッジ検出信号に応じてクロック周波数の低いカ
ウントソースＡと、クロック周波数の高いカウントソー
スＢとを発生する。カウントソース制御回路４１は、エ
ッジ検出回路１２からの第１のエッジ検出信号の入力に
より、選択信号Ａを出力し、スイッチ１６をオンして、
カウンタ４３は、タイミング信号発生回路４２からのカ
ウントソースＡに基づいて予め保持されているカウント
値ｎ１をデクリメントしてゼロになったらオーバフロー
信号を出力する（有効範囲外）。カウントソース制御回
路４１は、そのオーバーフロー信号を入力すると、選択
信号Ｂを出力しスイッチ１７をオンする。スイッチ１７
がオンすると、カウンタ４３は、タイミング信号発生回
路４２からのカウントソースＢに基づいて、予め保持さ
れているカウント値ｎ１をデクリメントしてゼロになっ
たらオーバフロー信号を出力する（有効範囲）。このよ
うに、カウンタ４３が同一のカウント値ｎ１をクロック
周波数の異なるカウントソースＡ，Ｂに基づいてカウン
トするようにしても、有効範囲外と有効範囲を設定する
ことができ、その有効範囲内でエッジ検出回路１２にお
いて、第２のエッジが検出されれば、ＡＮＤ回路２２か
ら割込み信号を出力することができる。
【００２３】以上のように、この実施の形態３によれ
ば、ヘッドパルスの第１のエッジと第２のエッジとの周
期に応じて有効範囲外と有効範囲を設定し、それら有効
範囲外と有効範囲に応じたカウント値ｎ１をカウンタ４
３に設定すると共に、カウントソースＡ，Ｂのそれぞれ
のクロック周波数をタイミング信号発生回路４２に設定
すれば、イベント入力端子１１から第１のエッジと第２
のエッジとが所定の周期で入力された場合のみ、すなわ
ち、ヘッドパルスが入力された場合のみ、低消費電流動
作モードから通常動作モードに遷移させる割込み信号を
発生することができ、ノイズ等が入力される場合でもモ
ード遷移が行われることなく、モード遷移の認識率が改
善され、低消費電流動作モードを有効に機能させること
ができる。また、実施の形態１と比較して、リロードレ
ジスタＡ１４，Ｂ１５が不要になり、回路規模を小さく
することができる。
ば、ヘッドパルスの第１のエッジと第２のエッジとの周
期に応じて有効範囲外と有効範囲を設定し、それら有効
範囲外と有効範囲に応じたカウント値ｎ１をカウンタ４
３に設定すると共に、カウントソースＡ，Ｂのそれぞれ
のクロック周波数をタイミング信号発生回路４２に設定
すれば、イベント入力端子１１から第１のエッジと第２
のエッジとが所定の周期で入力された場合のみ、すなわ
ち、ヘッドパルスが入力された場合のみ、低消費電流動
作モードから通常動作モードに遷移させる割込み信号を
発生することができ、ノイズ等が入力される場合でもモ
ード遷移が行われることなく、モード遷移の認識率が改
善され、低消費電流動作モードを有効に機能させること
ができる。また、実施の形態１と比較して、リロードレ
ジスタＡ１４，Ｂ１５が不要になり、回路規模を小さく
することができる。
【００２４】なお、上記実施の形態３では、上記実施の
形態１の構成に適用した例について示したが、上記実施
の形態２の構成に適用しても良い。さらに、上記実施の
形態３では、カウンタ４３により、カウント値ｎ１をデ
クリメントするようにしたが、カウンタ４３により、カ
ウント値ｎ１までインクリメントして、オーバーフロー
を出力するようにしても良く、同様の効果を奏する。
形態１の構成に適用した例について示したが、上記実施
の形態２の構成に適用しても良い。さらに、上記実施の
形態３では、カウンタ４３により、カウント値ｎ１をデ
クリメントするようにしたが、カウンタ４３により、カ
ウント値ｎ１までインクリメントして、オーバーフロー
を出力するようにしても良く、同様の効果を奏する。
【００２５】
【発明の効果】以上のように、この発明によれば、リモ
ートコントローラからのパルスの第１のエッジおよび第
２のエッジを検出するエッジ検出手段と、エッジ検出手
段により第１のエッジが検出された場合にその第１のエ
ッジが検出されてから所定時間後の有効時間を設定する
有効時間設定手段と、有効時間設定手段により設定され
た有効時間にエッジ検出手段により第２のエッジが検出
された場合に低消費電流動作モードから通常動作モード
に遷移させる割込み信号を出力する割込み制御手段とを
備えるように構成したので、ヘッドパルスの第１のエッ
ジと第２のエッジとの周期に応じて有効時間設定手段の
所定時間と有効時間とを設定すれば、エッジ検出手段に
より、第１のエッジと第２のエッジとが所定の周期で検
出された場合のみ、すなわち、ヘッドパルスが入力され
た場合のみ、低消費電流動作モードから通常動作モード
に遷移させる割込み信号を発生することができ、ノイズ
等が入力される場合でもモード遷移が行われることな
く、モード遷移の認識率が改善され、低消費電流動作モ
ードを有効に機能させることができる効果がある。
ートコントローラからのパルスの第１のエッジおよび第
２のエッジを検出するエッジ検出手段と、エッジ検出手
段により第１のエッジが検出された場合にその第１のエ
ッジが検出されてから所定時間後の有効時間を設定する
有効時間設定手段と、有効時間設定手段により設定され
た有効時間にエッジ検出手段により第２のエッジが検出
された場合に低消費電流動作モードから通常動作モード
に遷移させる割込み信号を出力する割込み制御手段とを
備えるように構成したので、ヘッドパルスの第１のエッ
ジと第２のエッジとの周期に応じて有効時間設定手段の
所定時間と有効時間とを設定すれば、エッジ検出手段に
より、第１のエッジと第２のエッジとが所定の周期で検
出された場合のみ、すなわち、ヘッドパルスが入力され
た場合のみ、低消費電流動作モードから通常動作モード
に遷移させる割込み信号を発生することができ、ノイズ
等が入力される場合でもモード遷移が行われることな
く、モード遷移の認識率が改善され、低消費電流動作モ
ードを有効に機能させることができる効果がある。
【００２６】この発明によれば、リモートコントローラ
からのパルスの第１のエッジ、第２のエッジ、および第
３のエッジを検出するエッジ検出手段と、エッジ検出手
段により第１のエッジが検出された場合にその第１のエ
ッジが検出されてから所定時間後の第1の有効時間を設
定すると共に、その第1の有効時間にエッジ検出手段に
より第２のエッジが検出された場合にその第２のエッジ
が検出されてから所定時間後の第２の有効時間を設定す
る有効時間設定手段と、有効時間設定手段により設定さ
れた第２の有効時間にエッジ検出手段により第３のエッ
ジが検出された場合に低消費電流動作モードから通常動
作モードに遷移させる割込み信号を出力する割込み制御
手段とを備えるように構成したので、ヘッドパルスの第
１のエッジ、第２のエッジ、および第３のエッジの周期
に応じて有効時間設定手段の所定時間と第１、第２の有
効時間とを設定すれば、エッジ検出手段により、第１の
エッジ、第２のエッジ、および第３のエッジが所定の周
期で検出された場合のみ、すなわち、ヘッドパルスおよ
びデータパルスが入力された場合のみ、低消費電流動作
モードから通常動作モードに遷移させる割込み信号を発
生することができ、ノイズ等が入力される場合でもモー
ド遷移が行われることなく、モード遷移の認識率がさら
に改善され、低消費電流動作モードを有効に機能させる
ことができる効果がある。
からのパルスの第１のエッジ、第２のエッジ、および第
３のエッジを検出するエッジ検出手段と、エッジ検出手
段により第１のエッジが検出された場合にその第１のエ
ッジが検出されてから所定時間後の第1の有効時間を設
定すると共に、その第1の有効時間にエッジ検出手段に
より第２のエッジが検出された場合にその第２のエッジ
が検出されてから所定時間後の第２の有効時間を設定す
る有効時間設定手段と、有効時間設定手段により設定さ
れた第２の有効時間にエッジ検出手段により第３のエッ
ジが検出された場合に低消費電流動作モードから通常動
作モードに遷移させる割込み信号を出力する割込み制御
手段とを備えるように構成したので、ヘッドパルスの第
１のエッジ、第２のエッジ、および第３のエッジの周期
に応じて有効時間設定手段の所定時間と第１、第２の有
効時間とを設定すれば、エッジ検出手段により、第１の
エッジ、第２のエッジ、および第３のエッジが所定の周
期で検出された場合のみ、すなわち、ヘッドパルスおよ
びデータパルスが入力された場合のみ、低消費電流動作
モードから通常動作モードに遷移させる割込み信号を発
生することができ、ノイズ等が入力される場合でもモー
ド遷移が行われることなく、モード遷移の認識率がさら
に改善され、低消費電流動作モードを有効に機能させる
ことができる効果がある。
【００２７】この発明によれば、有効時間設定手段に、
所定時間および有効時間に応じたカウント値を保持する
複数のリロードレジスタと、リロードレジスタに保持さ
れたカウント値をカウントして、オーバフローに応じて
所定時間および有効時間を設定するカウンタとを備える
ように構成したので、所定時間および有効時間に応じた
カウント値をリロードレジスタに設定するだけで、第１
のエッジと第２のエッジとの所定の周期を設定すること
ができ、所定時間および有効時間を容易に設定すること
ができる効果がある。
所定時間および有効時間に応じたカウント値を保持する
複数のリロードレジスタと、リロードレジスタに保持さ
れたカウント値をカウントして、オーバフローに応じて
所定時間および有効時間を設定するカウンタとを備える
ように構成したので、所定時間および有効時間に応じた
カウント値をリロードレジスタに設定するだけで、第１
のエッジと第２のエッジとの所定の周期を設定すること
ができ、所定時間および有効時間を容易に設定すること
ができる効果がある。
【００２８】この発明によれば、有効時間設定手段に、
予め設定されたカウント値を所定時間および有効時間に
応じたカウントソースに基づいてカウントして、オーバ
フローに応じて所定時間および有効時間を設定するカウ
ンタを備えるように構成したので、リロードレジスタが
不要になり、回路規模を小さくすることができる効果が
ある。
予め設定されたカウント値を所定時間および有効時間に
応じたカウントソースに基づいてカウントして、オーバ
フローに応じて所定時間および有効時間を設定するカウ
ンタを備えるように構成したので、リロードレジスタが
不要になり、回路規模を小さくすることができる効果が
ある。
【図１】 この発明の実施の形態１による低消費電流動
作モードでのマイクロコンピュータを示す構成図であ
る。
作モードでのマイクロコンピュータを示す構成図であ
る。
【図２】 この発明の実施の形態１による通常動作モー
ドでのマイクロコンピュータを示す構成図である。
ドでのマイクロコンピュータを示す構成図である。
【図３】 この発明の実施の形態１による専用ハードウ
ェアの詳細を示す構成図である。
ェアの詳細を示す構成図である。
【図４】 この発明の実施の形態１による専用ハードウ
ェアの動作を示すタイミングチャートである。
ェアの動作を示すタイミングチャートである。
【図５】 この発明の実施の形態２による専用ハードウ
ェアの詳細を示す構成図である。
ェアの詳細を示す構成図である。
【図６】 この発明の実施の形態２による専用ハードウ
ェアの動作を示すタイミングチャートである。
ェアの動作を示すタイミングチャートである。
【図７】 この発明の実施の形態３による専用ハードウ
ェアの詳細を示す構成図である。
ェアの詳細を示す構成図である。
【図８】 この発明の実施の形態３による専用ハードウ
ェアの動作を示すタイミングチャートである。
ェアの動作を示すタイミングチャートである。
【図９】 従来の低消費電流動作モードでのマイクロコ
ンピュータを示す構成図である。
ンピュータを示す構成図である。
【図１０】 従来の通常動作モードでのマイクロコンピ
ュータを示す構成図である。
ュータを示す構成図である。
１ マイクロコンピュータ、２，３ 発振回路、２ａ
メインクロック、３ａサブクロック、４ ＣＰＵ、５
タイミングジェネレータ、６ 周辺ハードウェア、８
パルス、１０ 専用ハードウェア、１１ イベント入力
端子、１２エッジ検出回路（エッジ検出手段）、１３，
３１ リロード制御回路（有効時間設定手段）、１４
リロードレジスタＡ（有効時間設定手段）、１５ リロ
ードレジスタＢ（有効時間設定手段）、１６，１７，３
４，３５ スイッチ（有効時間設定手段）、１８，４２
タイミング信号発生回路（有効時間設定手段）、１
９，４３ カウンタ（有効時間設定手段）、２０ ＮＡ
ＮＤ回路（有効時間設定手段）、２１ ＲＳフリップフ
ロップ回路（有効時間設定手段）、２２ ＡＮＤ回路
（割込み制御手段）、３２ リロードレジスタＣ（有効
時間設定手段）、３３ リロードレジスタＤ（有効時間
設定手段）、４１ カウントソース制御回路（有効時間
設定手段）。
メインクロック、３ａサブクロック、４ ＣＰＵ、５
タイミングジェネレータ、６ 周辺ハードウェア、８
パルス、１０ 専用ハードウェア、１１ イベント入力
端子、１２エッジ検出回路（エッジ検出手段）、１３，
３１ リロード制御回路（有効時間設定手段）、１４
リロードレジスタＡ（有効時間設定手段）、１５ リロ
ードレジスタＢ（有効時間設定手段）、１６，１７，３
４，３５ スイッチ（有効時間設定手段）、１８，４２
タイミング信号発生回路（有効時間設定手段）、１
９，４３ カウンタ（有効時間設定手段）、２０ ＮＡ
ＮＤ回路（有効時間設定手段）、２１ ＲＳフリップフ
ロップ回路（有効時間設定手段）、２２ ＡＮＤ回路
（割込み制御手段）、３２ リロードレジスタＣ（有効
時間設定手段）、３３ リロードレジスタＤ（有効時間
設定手段）、４１ カウントソース制御回路（有効時間
設定手段）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 祥弘 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 (72)発明者 武田 新史 東京都港区浜松町二丁目４番１号 三菱電 機セミコンダクタシステム株式会社内 (72)発明者 川口 幸子 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 5B062 AA05 CC01 DD06 HH07
Claims (4)
- 【請求項１】 リモートコントローラからのパルスの第
１のエッジおよび第２のエッジを検出するエッジ検出手
段と、上記エッジ検出手段により第１のエッジが検出さ
れた場合にその第１のエッジが検出されてから所定時間
後の有効時間を設定する有効時間設定手段と、上記有効
時間設定手段により設定された有効時間に上記エッジ検
出手段により第２のエッジが検出された場合に低消費電
流動作モードから通常動作モードに遷移させる割込み信
号を出力する割込み制御手段とを備えたマイクロコンピ
ュータ。 - 【請求項２】 リモートコントローラからのパルスの第
１のエッジ、第２のエッジ、および第３のエッジを検出
するエッジ検出手段と、上記エッジ検出手段により第１
のエッジが検出された場合にその第１のエッジが検出さ
れてから所定時間後の第1の有効時間を設定すると共
に、その第1の有効時間にエッジ検出手段により第２の
エッジが検出された場合にその第２のエッジが検出され
てから所定時間後の第２の有効時間を設定する有効時間
設定手段と、上記有効時間設定手段により設定された第
２の有効時間に上記エッジ検出手段により第３のエッジ
が検出された場合に低消費電流動作モードから通常動作
モードに遷移させる割込み信号を出力する割込み制御手
段とを備えたマイクロコンピュータ。 - 【請求項３】 有効時間設定手段は、所定時間および有
効時間に応じたカウント値を保持する複数のリロードレ
ジスタと、上記リロードレジスタに保持されたカウント
値をカウントして、オーバフローに応じて所定時間およ
び有効時間を設定するカウンタとを備えたことを特徴と
する請求項１および請求項２記載のマイクロコンピュー
タ。 - 【請求項４】 有効時間設定手段は、予め設定されたカ
ウント値を所定時間および有効時間に応じたカウントソ
ースに基づいてカウントして、オーバフローに応じて所
定時間および有効時間を設定するカウンタを備えたこと
を特徴とする請求項１および請求項２記載のマイクロコ
ンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000171000A JP2001350739A (ja) | 2000-06-07 | 2000-06-07 | マイクロコンピュータ |
| US09/730,841 US6754836B2 (en) | 2000-06-07 | 2000-12-07 | Microcomputer capable of switching between low current consumption mode and normal operation mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000171000A JP2001350739A (ja) | 2000-06-07 | 2000-06-07 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001350739A true JP2001350739A (ja) | 2001-12-21 |
Family
ID=18673615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000171000A Pending JP2001350739A (ja) | 2000-06-07 | 2000-06-07 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6754836B2 (ja) |
| JP (1) | JP2001350739A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281149B2 (en) * | 2004-02-24 | 2007-10-09 | Hewlett-Packard Development Company, L.P. | Systems and methods for transitioning a CPU from idle to active |
| US20060284840A1 (en) * | 2005-06-15 | 2006-12-21 | Research In Motion Limited | Portable electronic device including pointer and related methods |
| JP5353030B2 (ja) * | 2008-03-10 | 2013-11-27 | 日本電気株式会社 | ディスクアレイシステム |
| US8255722B2 (en) * | 2009-03-09 | 2012-08-28 | Atmel Corporation | Microcontroller with clock generator for supplying activated clock signal to requesting module to conserve power |
| US9213397B2 (en) | 2012-09-21 | 2015-12-15 | Atmel Corporation | Changing power modes of a microcontroller system |
| US9323312B2 (en) | 2012-09-21 | 2016-04-26 | Atmel Corporation | System and methods for delaying interrupts in a microcontroller system |
| US9507406B2 (en) | 2012-09-21 | 2016-11-29 | Atmel Corporation | Configuring power domains of a microcontroller system |
| US9213388B2 (en) | 2012-09-21 | 2015-12-15 | Atmel Corporation | Delaying reset signals in a microcontroller system |
| US9383807B2 (en) | 2013-10-01 | 2016-07-05 | Atmel Corporation | Configuring power domains of a microcontroller system |
| US9684367B2 (en) | 2014-06-26 | 2017-06-20 | Atmel Corporation | Power trace port for tracing states of power domains |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195546A (ja) * | 1988-01-29 | 1989-08-07 | Fujitsu Ltd | 信号処理装置 |
| US5218704A (en) * | 1989-10-30 | 1993-06-08 | Texas Instruments | Real-time power conservation for portable computers |
| US5396635A (en) * | 1990-06-01 | 1995-03-07 | Vadem Corporation | Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system |
| FR2706233B1 (fr) * | 1993-06-08 | 1995-09-22 | Thomson Consumer Electronics | Dispositif d'extraction de synchronisation d'un signal vidéo. |
| JP3449112B2 (ja) | 1995-11-01 | 2003-09-22 | ソニー株式会社 | 低消費電力装置 |
| US5950222A (en) * | 1996-03-14 | 1999-09-07 | Sanyo Electric Co., Ltd. | Microcomputer using a non-volatile memory |
| US5991849A (en) * | 1996-04-10 | 1999-11-23 | Sanyo Electric Co., Ltd | Rewriting protection of a size varying first region of a reprogrammable non-volatile memory |
| JP4637977B2 (ja) * | 1997-08-01 | 2011-02-23 | パナソニック株式会社 | リモコン受信制御装置 |
| ATE242891T1 (de) * | 1997-09-12 | 2003-06-15 | Em Microelectronic Marin Sa | Mittel zum aufwecken eines systems, das in schlafmodus arbeitet |
-
2000
- 2000-06-07 JP JP2000171000A patent/JP2001350739A/ja active Pending
- 2000-12-07 US US09/730,841 patent/US6754836B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020087905A1 (en) | 2002-07-04 |
| US6754836B2 (en) | 2004-06-22 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
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| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060410 |
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| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060831 |