JP2924511B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2924511B2 JP2924511B2 JP4302088A JP30208892A JP2924511B2 JP 2924511 B2 JP2924511 B2 JP 2924511B2 JP 4302088 A JP4302088 A JP 4302088A JP 30208892 A JP30208892 A JP 30208892A JP 2924511 B2 JP2924511 B2 JP 2924511B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にセルフリフレッシュ動作を有する半導体記憶装置に
関する。
特にセルフリフレッシュ動作を有する半導体記憶装置に
関する。
【０００２】
【従来の技術】従来、リフレッシュ動作を必要とする半
導体記憶装置においては、そのリフレッシュの方法とし
て、ＲＡＳオンリーリフレッシュ，ＣＡＳビフォアＲＡ
Ｓ（以下ＣＢＲとよぶ）リフレッシュと、近年、主流と
なってきているＣＢＲセルフリフレッシュという方法が
ある。このＣＢＲセルリフレッシュは、アドレスカウン
タとタイマー回路とをチップ内に内蔵して、動作的にリ
フレッシュを行う方法である。（セルフリフレッシュ動
作についての詳細な説明は「“Ａｕｔｏ／ＳｅｌｆＲｅ
ｆｒｅｓｈ機能内蔵６４ｋｂｉｔ ＭＯＳダイナミック
ＲＡＭ”電子通信学会論文誌、８３／１ ｖｏｌ．Ｆ６
６−Ｃ．ＮＯ１．６２〜６９頁」参照）。
導体記憶装置においては、そのリフレッシュの方法とし
て、ＲＡＳオンリーリフレッシュ，ＣＡＳビフォアＲＡ
Ｓ（以下ＣＢＲとよぶ）リフレッシュと、近年、主流と
なってきているＣＢＲセルフリフレッシュという方法が
ある。このＣＢＲセルリフレッシュは、アドレスカウン
タとタイマー回路とをチップ内に内蔵して、動作的にリ
フレッシュを行う方法である。（セルフリフレッシュ動
作についての詳細な説明は「“Ａｕｔｏ／ＳｅｌｆＲｅ
ｆｒｅｓｈ機能内蔵６４ｋｂｉｔ ＭＯＳダイナミック
ＲＡＭ”電子通信学会論文誌、８３／１ ｖｏｌ．Ｆ６
６−Ｃ．ＮＯ１．６２〜６９頁」参照）。
【０００３】このようなＣＢＲセルフリフレッシュ機能
を備えた従来の半導体記憶装置の一例を図３に示す。
を備えた従来の半導体記憶装置の一例を図３に示す。
【０００４】この半導体記憶装置は、発振制御信号Φの
値（レベル）と対応した周波数の発振信号ＯＳＣ１を出
力する発振回路１１ａ、発振信号ＯＳＣ１の波形を整形
する波形整形回路１２、この波形整形回路１２により波
形整形された発振信号により所定のレベルの基板電位Ｖ
ｓｕｂを発生するポンピング回路１３、基板電位Ｖｓｕ
ｂが設定電位にあるか否かを検知する基板電位検知回路
１４、及びこの基板電位検知回路１４の出力信号がアク
ティブレベルのとき制御信号ＲＡＳｙを通過させて発振
制御信号ΦとするＡＮＤ型のゲート回路Ｇ１を備えた基
板電位発生回路１ａと、ＣＢＲセルフリフレッシュ信号
ＣＢＲがアクティブレベルのとき発振して所定の周波数
の発振信号ＯＳＣ２を発生する発振回路２３、発振信号
ＯＳＣ２の波形を整形する波形整形回路２４、ｍ段のＤ
−フリップフロップ回路ＦＦ１〜ＦＦｍから成り波形整
形回路２４の出力信号を順次カウントして各Ｄ−フリッ
プフロップＦＦ１〜ＦＦｍからカウント信号を発生する
カウンタ回路２１ａ、及びＮＡＮＤ型のゲート回路Ｇ
３，Ｇ４とインバータＩＶ１，ＩＶ２とを備えこのカウ
ンタ回路２１ａからのカウント信号をデコードしてセル
フリフレッシュ制御信号ＳＲＳ，ＳＲを発生するデコー
ド回路２２ａを備えたセルフリフレッシュ制御信号発生
回路２ａと、行アドレス制御信号ＲＡＳｂ，列アドレス
制御信号ＣＡＳｂセルフリフレッシュ制御信号ＳＲＳ，
ＳＲを受けてＣＢＲセルフリフレッシュ信号ＣＢＲ，制
御信号ＲＡＳｙ，リセット信号ＲＳＴを発生して各部を
制御する制御部３ａとを有する構成となっている。
値（レベル）と対応した周波数の発振信号ＯＳＣ１を出
力する発振回路１１ａ、発振信号ＯＳＣ１の波形を整形
する波形整形回路１２、この波形整形回路１２により波
形整形された発振信号により所定のレベルの基板電位Ｖ
ｓｕｂを発生するポンピング回路１３、基板電位Ｖｓｕ
ｂが設定電位にあるか否かを検知する基板電位検知回路
１４、及びこの基板電位検知回路１４の出力信号がアク
ティブレベルのとき制御信号ＲＡＳｙを通過させて発振
制御信号ΦとするＡＮＤ型のゲート回路Ｇ１を備えた基
板電位発生回路１ａと、ＣＢＲセルフリフレッシュ信号
ＣＢＲがアクティブレベルのとき発振して所定の周波数
の発振信号ＯＳＣ２を発生する発振回路２３、発振信号
ＯＳＣ２の波形を整形する波形整形回路２４、ｍ段のＤ
−フリップフロップ回路ＦＦ１〜ＦＦｍから成り波形整
形回路２４の出力信号を順次カウントして各Ｄ−フリッ
プフロップＦＦ１〜ＦＦｍからカウント信号を発生する
カウンタ回路２１ａ、及びＮＡＮＤ型のゲート回路Ｇ
３，Ｇ４とインバータＩＶ１，ＩＶ２とを備えこのカウ
ンタ回路２１ａからのカウント信号をデコードしてセル
フリフレッシュ制御信号ＳＲＳ，ＳＲを発生するデコー
ド回路２２ａを備えたセルフリフレッシュ制御信号発生
回路２ａと、行アドレス制御信号ＲＡＳｂ，列アドレス
制御信号ＣＡＳｂセルフリフレッシュ制御信号ＳＲＳ，
ＳＲを受けてＣＢＲセルフリフレッシュ信号ＣＢＲ，制
御信号ＲＡＳｙ，リセット信号ＲＳＴを発生して各部を
制御する制御部３ａとを有する構成となっている。
【０００５】なお、発振回路１１ａの具体例としては、
図４に示すように、Ｎチャネル型及びＰチャネル型のト
ランジスタを３個ずつ直列接続したインバータを３段順
次縦続接続したリング発振回路部分と、発振制御信号Φ
が低レベルのとき各段のＮチャネル型及びＰチャネル型
の３個のトランジスタのうちの２個を短絡するトランジ
スタとから構成される。発振制御信号Φが高レベルのと
きは各段の充放電は３個ずつのトランジスタによって行
われるので発振周波数は低いが、低レベルのときは各段
１個ずつのトランジスタで充放電が行なわれるので発振
周波数は高くなる。
図４に示すように、Ｎチャネル型及びＰチャネル型のト
ランジスタを３個ずつ直列接続したインバータを３段順
次縦続接続したリング発振回路部分と、発振制御信号Φ
が低レベルのとき各段のＮチャネル型及びＰチャネル型
の３個のトランジスタのうちの２個を短絡するトランジ
スタとから構成される。発振制御信号Φが高レベルのと
きは各段の充放電は３個ずつのトランジスタによって行
われるので発振周波数は低いが、低レベルのときは各段
１個ずつのトランジスタで充放電が行なわれるので発振
周波数は高くなる。
【０００６】次に、この半導体記憶装置の動作について
説明する。
説明する。
【０００７】図５はこの半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。
るための各部信号のタイミング図である。
【０００８】行アドレス制御信号ＲＡＳｂが高レベルか
ら低レベルのアクティブレベルに変化する前に列アドレ
ス制御信号ＣＡＳｂが高レベルから低レベルへ変化する
とＣＢＲモードに入り、ＣＢＲセルフリフレッシュ信号
ＣＢＲが高レベルになる。このＣＢＲセルフリフレッシ
ュ信号ＣＢＲの高レベルは行アドレス制御信号ＲＡＳｂ
がリセット（高レベルになる）されるまで保持される。
ら低レベルのアクティブレベルに変化する前に列アドレ
ス制御信号ＣＡＳｂが高レベルから低レベルへ変化する
とＣＢＲモードに入り、ＣＢＲセルフリフレッシュ信号
ＣＢＲが高レベルになる。このＣＢＲセルフリフレッシ
ュ信号ＣＢＲの高レベルは行アドレス制御信号ＲＡＳｂ
がリセット（高レベルになる）されるまで保持される。
【０００９】また発振回路２３はＣＢＲセルフリフレッ
シュ信号ＣＢＲが高レベルになると活性化され、数μｓ
周期の発振信号ＯＳＣ２を出力する。この発振信号ＯＳ
Ｃ２は波形整形回路２４にて波形整形されカウンタ回路
２１ａの初段のＤ−フリップフロップ回路ＦＦ１に入力
される。そして、発振信号ＯＳＣ２に同期して２進カウ
ントが進み、各段から２進のカウント信号が出力され
る。
シュ信号ＣＢＲが高レベルになると活性化され、数μｓ
周期の発振信号ＯＳＣ２を出力する。この発振信号ＯＳ
Ｃ２は波形整形回路２４にて波形整形されカウンタ回路
２１ａの初段のＤ−フリップフロップ回路ＦＦ１に入力
される。そして、発振信号ＯＳＣ２に同期して２進カウ
ントが進み、各段から２進のカウント信号が出力され
る。
【００１０】デコード回路２２ａは、カウンタ回路２１
ａからのカウント信号をデコードして、カウント信号が
それぞれ所定の値を示すときにセルフリフレッシュスタ
ート信号ＳＲＳ及びリフレッシュ要求タイマ信号ＳＲか
ら成るセルフリフレッシュ制御信号を発生する。
ａからのカウント信号をデコードして、カウント信号が
それぞれ所定の値を示すときにセルフリフレッシュスタ
ート信号ＳＲＳ及びリフレッシュ要求タイマ信号ＳＲか
ら成るセルフリフレッシュ制御信号を発生する。
【００１１】一方、基板電位発生回路１ａにおいては、
所定の時間が経過後は基板電位検知回路１４の出力信号
はアクティブレベルとなるので、行アドレス制御信号Ｒ
ＡＳｂと同期して高レベル，低レベルとなる制御信号Ｒ
ＡＳｙがそのまま発振制御信号Φとなり、発振信号ＯＳ
Ｃ１の周波数を制御する。
所定の時間が経過後は基板電位検知回路１４の出力信号
はアクティブレベルとなるので、行アドレス制御信号Ｒ
ＡＳｂと同期して高レベル，低レベルとなる制御信号Ｒ
ＡＳｙがそのまま発振制御信号Φとなり、発振信号ＯＳ
Ｃ１の周波数を制御する。
【００１２】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、基板電位発生回路１ａ及びセルフリフレッシ
ュ制御信号発生回路２ａのそれぞれに、対応する発振回
路１１ａ，２３を備えているので、これら発振回路によ
り消費電力が増大するという問題点があった。
装置では、基板電位発生回路１ａ及びセルフリフレッシ
ュ制御信号発生回路２ａのそれぞれに、対応する発振回
路１１ａ，２３を備えているので、これら発振回路によ
り消費電力が増大するという問題点があった。
【００１３】本発明の目的は消費電力を低減することが
できる半導体記憶装置を提供することにある。
できる半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、発振制御信号の値と対応した周波数の発振信号を出
力する発振回路、及びその発振回路からの発振信号によ
り所定のレベルの基板電位を発生するポンピング回路を
備えた基板電位発生回路と、セルフリフレッシュ信号が
アクティブレベルのとき前記発振信号を通過させるゲー
ト回路と、このゲート回路の出力信号を順次カウントし
てカウント信号を発生するカウンタ回路と、このカウン
タ回路からのカウント信号をデコードし、セルフリフレ
ッシュモードを開始させるセルフリフレッシュスタート
信号並びに、セルフリフレッシュの周期を決める、発生
周期の互いに異なる第１のリフレッシュタイマ信号及び
第２のリフレッシュタイマ信号を発生するデコード回路
を備えるセルフリフレッシュ制御信号発生回路とを含ん
でなり、前記リフレッシュ制御信号発生回路は、前記発
振制御信号の値に応じて、前記発生周期の異なる第１の
リフレッシュタイマ信号及び第２のリフレッシュタイマ
信号からいずれか一方の信号を選択する手段を備えるこ
とを特徴とする。
は、発振制御信号の値と対応した周波数の発振信号を出
力する発振回路、及びその発振回路からの発振信号によ
り所定のレベルの基板電位を発生するポンピング回路を
備えた基板電位発生回路と、セルフリフレッシュ信号が
アクティブレベルのとき前記発振信号を通過させるゲー
ト回路と、このゲート回路の出力信号を順次カウントし
てカウント信号を発生するカウンタ回路と、このカウン
タ回路からのカウント信号をデコードし、セルフリフレ
ッシュモードを開始させるセルフリフレッシュスタート
信号並びに、セルフリフレッシュの周期を決める、発生
周期の互いに異なる第１のリフレッシュタイマ信号及び
第２のリフレッシュタイマ信号を発生するデコード回路
を備えるセルフリフレッシュ制御信号発生回路とを含ん
でなり、前記リフレッシュ制御信号発生回路は、前記発
振制御信号の値に応じて、前記発生周期の異なる第１の
リフレッシュタイマ信号及び第２のリフレッシュタイマ
信号からいずれか一方の信号を選択する手段を備えるこ
とを特徴とする。
【００１５】また、セルフリフレッシュ制御信号のうち
のスタート信号に応答して発振制御信号の値を変更して
発振信号の周波数を変更するようにして構成される。
のスタート信号に応答して発振制御信号の値を変更して
発振信号の周波数を変更するようにして構成される。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１８】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、第１に、従来のセルフリフレ
ッシュ制御信号発生回路２ａの発振回路２３及び波形整
形回路２４に変えて、ＣＢＲセルフリフレッシュ信号Ｃ
ＢＲがアクティブレベルのとき基板電位発生回路１の発
振回路１１からの発振信号ＯＳＣを波形整形回路１２を
介して入力してカウンタ回路２１に伝達するＡＮＤ型の
ゲート回路Ｇ２を設け、第２に、制御信号ＲＡＳｘを、
セルフリフレッシュ制御信号ＳＲＳ，ＳＲ（ＳＲ１，Ｓ
Ｒ２）によってそのレベルが変化する信号として発振信
号ＯＳＣの周波数を変更するようにした点にある。また
そのほかにも、発振回路１１の発振周波数（発振信号Ｏ
ＳＣの周波数）に応じて、カウンタ回路２１のＤ−フリ
ップフロップ回路（ＦＦ１〜ＦＦｎ）の数の変更、及び
リフレッシュ要求タイマ信号ＳＲをＳＲ１，ＳＲ２の２
つにしてこれらを選択できるようにしている点などがあ
る。
記憶装置と相違する点は、第１に、従来のセルフリフレ
ッシュ制御信号発生回路２ａの発振回路２３及び波形整
形回路２４に変えて、ＣＢＲセルフリフレッシュ信号Ｃ
ＢＲがアクティブレベルのとき基板電位発生回路１の発
振回路１１からの発振信号ＯＳＣを波形整形回路１２を
介して入力してカウンタ回路２１に伝達するＡＮＤ型の
ゲート回路Ｇ２を設け、第２に、制御信号ＲＡＳｘを、
セルフリフレッシュ制御信号ＳＲＳ，ＳＲ（ＳＲ１，Ｓ
Ｒ２）によってそのレベルが変化する信号として発振信
号ＯＳＣの周波数を変更するようにした点にある。また
そのほかにも、発振回路１１の発振周波数（発振信号Ｏ
ＳＣの周波数）に応じて、カウンタ回路２１のＤ−フリ
ップフロップ回路（ＦＦ１〜ＦＦｎ）の数の変更、及び
リフレッシュ要求タイマ信号ＳＲをＳＲ１，ＳＲ２の２
つにしてこれらを選択できるようにしている点などがあ
る。
【００１９】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
【００２０】行アドレス制御信号ＲＡＳｂが高レベルか
ら低レベルに変化する前に列アドレス制御信号ＣＡＳＢ
が低レベルへ変化すると、ＣＢＲモードにエントリー
し、ＣＢＲセルフリフレッシュ信号ＣＢＲが高レベルに
なる。また、発振回路１１は発振制御信号Φの状態によ
り互いに異なる２つの発振周波数をもち、この状態と対
応した周期の発振信号ＯＳＣを出力する。すなわち、発
振制御信号Φが高レベルであれば発振信号ＯＳＣは周期
の長い信号となり、低レベルであれば周期の短い信号と
なる。発振制御信号Φのレベルは基板電位検知回路１４
の出力信号と制御信号ＲＡＳｘとの論理積で決定され
る。
ら低レベルに変化する前に列アドレス制御信号ＣＡＳＢ
が低レベルへ変化すると、ＣＢＲモードにエントリー
し、ＣＢＲセルフリフレッシュ信号ＣＢＲが高レベルに
なる。また、発振回路１１は発振制御信号Φの状態によ
り互いに異なる２つの発振周波数をもち、この状態と対
応した周期の発振信号ＯＳＣを出力する。すなわち、発
振制御信号Φが高レベルであれば発振信号ＯＳＣは周期
の長い信号となり、低レベルであれば周期の短い信号と
なる。発振制御信号Φのレベルは基板電位検知回路１４
の出力信号と制御信号ＲＡＳｘとの論理積で決定され
る。
【００２１】ＣＢＲモードに入ったときは行アドレス制
御信号ＲＡＳｂは低レベルであり、制御信号ＲＡＳｘが
低レベルになる。この変化により、発振制御信号Φは低
レベルになるので、発振回路１１の出力の発振信号ＯＳ
Ｃは周期の短い信号となり波形整形回路１２で波形整形
される。
御信号ＲＡＳｂは低レベルであり、制御信号ＲＡＳｘが
低レベルになる。この変化により、発振制御信号Φは低
レベルになるので、発振回路１１の出力の発振信号ＯＳ
Ｃは周期の短い信号となり波形整形回路１２で波形整形
される。
【００２２】一方、ＣＢＲセルフリフレッシュ信号ＣＢ
Ｒは高レベルとなるので、波形整形回路１２を通った発
振信号ＯＳＣがゲート回路Ｇ２を通ってそのままカウン
タ回路２１へ入力される。
Ｒは高レベルとなるので、波形整形回路１２を通った発
振信号ＯＳＣがゲート回路Ｇ２を通ってそのままカウン
タ回路２１へ入力される。
【００２３】ゲート回路Ｇ２の出力によりカウンタ回路
２１は順次カウントアップしてゆき、そのカウント信号
がデコード回路２２でデコードされて所望の値となった
ときセルフリフレッシュスタート信号ＳＲＳは高レベル
となる。このセルフリフレッシュスタート信号ＳＲＳは
およそ１００μｓ程度の周期に設定されており、これが
高レベルになると、ＣＢＲセルフリレッシュモードがス
タートする。
２１は順次カウントアップしてゆき、そのカウント信号
がデコード回路２２でデコードされて所望の値となった
ときセルフリフレッシュスタート信号ＳＲＳは高レベル
となる。このセルフリフレッシュスタート信号ＳＲＳは
およそ１００μｓ程度の周期に設定されており、これが
高レベルになると、ＣＢＲセルフリレッシュモードがス
タートする。
【００２４】このセルフリフレッシュスタート信号ＳＲ
Ｓの低レベルから高レベルへの変化をうけて、制御信号
ＲＡＳｘは低レベルから高レベルとなり発振制御信号Φ
も高レベルになる。このとき基板検知回路１４の出力は
高レベルになっているので、制御信号ＲＡＳｘが高レベ
ルになると、発振信号ＯＳＣの周期は長くなる。そして
この長い周期の信号によりカウントアップしたカウント
信号によって、リフレッシュ要求タイマ信号ＳＲ（ＳＲ
１，ＳＲ２）を作る。
Ｓの低レベルから高レベルへの変化をうけて、制御信号
ＲＡＳｘは低レベルから高レベルとなり発振制御信号Φ
も高レベルになる。このとき基板検知回路１４の出力は
高レベルになっているので、制御信号ＲＡＳｘが高レベ
ルになると、発振信号ＯＳＣの周期は長くなる。そして
この長い周期の信号によりカウントアップしたカウント
信号によって、リフレッシュ要求タイマ信号ＳＲ（ＳＲ
１，ＳＲ２）を作る。
【００２５】このリフレッシュ要求タイマ信号ＳＲは制
御信号ＲＡＳｘのレベルにより、制御信号ＲＡＳｘがハ
イレベルのときはリフレッシュ要求タイマ信号ＳＲ１が
選択され、制御信号ＲＡＳｘがロウレベルのときはリフ
レッシュ要求タイマ信号ＳＲ２が選択されるというよう
にどちらか一方が選択されるようになっており、発振信
号ＯＳＣの周期の長い場合でも短い場合でも、何れにも
対応できるように設定されている。
御信号ＲＡＳｘのレベルにより、制御信号ＲＡＳｘがハ
イレベルのときはリフレッシュ要求タイマ信号ＳＲ１が
選択され、制御信号ＲＡＳｘがロウレベルのときはリフ
レッシュ要求タイマ信号ＳＲ２が選択されるというよう
にどちらか一方が選択されるようになっており、発振信
号ＯＳＣの周期の長い場合でも短い場合でも、何れにも
対応できるように設定されている。
【００２６】この実施例においては、発振回路１１の出
力をセルフリフレッシュ制御信号発生回路２にも使用し
ているので、発振回路の数が従来の半分になり、発振回
路による消費電力を低減することができる。
力をセルフリフレッシュ制御信号発生回路２にも使用し
ているので、発振回路の数が従来の半分になり、発振回
路による消費電力を低減することができる。
【００２７】
【発明の効果】以上説明したように本発明は、基板電位
発生回路とセルフリフレッシュ制御信号発生回路とで、
１つの発振回路を共用する構成としたので、発振回路の
数を半減することができ、その分消費電力を低減するこ
とでできる。本発明に係る半導体記憶装置においては、
発生周期の異なる二種類のリフレッシュ要求タイマ信号
を発生させ、発振回路出力の周波数に応じて二つリフレ
ッシュ要求タイマ信号のうちのいずれか一方を選択する
ようにしている。従って、発振回路の周波数が高いとき
でも低いときでも、いずれの場合に対しても対応でき
る。
発生回路とセルフリフレッシュ制御信号発生回路とで、
１つの発振回路を共用する構成としたので、発振回路の
数を半減することができ、その分消費電力を低減するこ
とでできる。本発明に係る半導体記憶装置においては、
発生周期の異なる二種類のリフレッシュ要求タイマ信号
を発生させ、発振回路出力の周波数に応じて二つリフレ
ッシュ要求タイマ信号のうちのいずれか一方を選択する
ようにしている。従って、発振回路の周波数が高いとき
でも低いときでも、いずれの場合に対しても対応でき
る。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図４】図３に示された半導体記憶装置の基板電位発生
回路中の発振回路の具体例を示す回路図である。
回路中の発振回路の具体例を示す回路図である。
【図５】図３に示された半導体記憶装置の動作を説明す
るための各部信号のタミング図である。
るための各部信号のタミング図である。
【符号の説明】 １，１ａ 基板電位発生回路 ２，２ａ セルフリフレッシュ制御信号発生回路 ３，３ａ 制御部 １１，１１ａ 発振回路 １２ 波形整形回路 １３ ポンピング回路 １４ 基板電位検知回路 ２１，２１ａ カウンタ回路 ２２，２２ａ デコード回路 ２３ 発振回路 ２４ 波形整形回路 ＦＦ１〜ＦＦｍ，ＦＦｎ Ｄ−フリップフロップ回路 Ｇ１〜Ｇ７ ゲート回路
Claims (2)
- 【請求項１】 発振制御信号の値と対応した周波数の発
振信号を出力する発振回路、及びその発振回路からの発
振信号により所定のレベルの基板電位を発生するポンピ
ング回路を備えた基板電位発生回路と、 セルフリフレッシュ信号がアクティブレベルのとき前記
発振信号を通過させるゲート回路と、このゲート回路の
出力信号を順次カウントしてカウント信号を発生するカ
ウンタ回路と、このカウンタ回路からのカウント信号を
デコードし、セルフリフレッシュモードを開始させるセ
ルフリフレッシュスタート信号並びに、セルフリフレッ
シュの周期を決める、発生周期の互いに異なる第１のリ
フレッシュタイマ信号及び第２のリフレッシュタイマ信
号を発生するデコード回路を備えるセルフリフレッシュ
制御信号発生回路とを含んでなり、 前記リフレッシュ制御信号発生回路は、前記発振制御信
号の値に応じて、前記発生周期の異なる第１のリフレッ
シュタイマ信号及び第２のリフレッシュタイマ信号から
いずれか一方の信号を選択する手段を備える ことを特徴
とする半導体記憶装置。 - 【請求項２】 前記セルフリフレッシュ制御信号発生回
路が出力するセルフリフレッシュスタート信号に応答し
て前記発振制御信号の値を変更して、前記発振信号の周
波数を変更するようにした請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302088A JP2924511B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302088A JP2924511B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06150645A JPH06150645A (ja) | 1994-05-31 |
| JP2924511B2 true JP2924511B2 (ja) | 1999-07-26 |
Family
ID=17904784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302088A Expired - Fee Related JP2924511B2 (ja) | 1992-11-12 | 1992-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924511B2 (ja) |
-
1992
- 1992-11-12 JP JP4302088A patent/JP2924511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06150645A (ja) | 1994-05-31 |
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