JPS593717B2 - デンシドケイ - Google Patents

Description

【発明の詳細な説明】 本発明は電子時計に関し、更に詳細には時計機能の多様
化を図った電子時計に関するものである。

電子時計は高密度に集積化された時計回路と、この時計
回路の出力に応答した時刻を表示する表示装置とを備え
ているが、上記時計回路は、ＩＣ技術の向上に伴い、そ
の大きさが極めて小型なものとなり、時計内部には余剰
の空間が生まれつつある。

従って、この余剰の空間を利用して、例えば、自国の時
亥１俵示の他に、所定地域の時刻等を表示させる機能や
、クロノグラフとしての機能をもたせ、電子時計として
の機能の多様化を図ることは、使用者にとって極めて便
利なものとなる。

一方、上述したように、所定地域の時刻等の表示ができ
る時計においては、例えば１２時間表示とすると、午前
、午後の区別がむずかしくなるため、２４時間表示する
必要がある。

従って、本発明は、２４時間計測機能を有した第１、第
２の時間カウンタ、およびクロノグラフを内蔵して、い
ずれか１つの時間カウンタで、例えば自国の時刻を計測
し、他の時間カウンタで、例えば所定地域の時刻を計測
する一方、クロノグラフで所定１間計測を行い、これ等
の計測結果を表示装置によって選択的に表示するように
して時計としての機能の多様化を表現すると共に簡単な
操作により各機能を制御することを図った電子時計を提
供するもので、以下、図示した実施例に基づきその詳細
を説明する。

第１図は、本発明に従う電子時計のシステムを示すブロ
ック図で、符号１は固体振動子等を用いた比較的高い周
波数の信号を発振する発振回路である。

発振回路１で得られろ発振信号は、検数の分周段からな
る分周回路２によって１時間計測の基準となる周波数（
本実施例でけ１ ｎｚ ）の基準信号に分周される。

分周回路２から出力される基準信号は、１０進と６進の
カウンタからなる６０進の秒カウンタ４と、１０進と６
進のカウンタからなる６０進の分カウンタ５と、２４進
の時カウンタ６とで構成された第１の時間カウンタ３、
および１０進と６進のカウンタからなる６０進の秒カウ
ンタ８と、１０進と６進のカウンタからなる６０進の分
カウンタ９と、２４進の時カウンタ１０とで構成された
第２の時間カウンタ７に供給されろと共に、制御回路１
３と、６０進の秒カウンタ１４と、６０進の分カウンタ
１５と、２４進の時カウンタ１６とから構成されろクロ
ノグラフ１２に供給されろ。

なお、上記第１、第２の時間カウンタ３，７は、時刻修
正・設定回路１１によって、時刻の修正や設定がなされ
る。

上記第１の時間カウンタ３の秒カウンタ４からＢＣＤコ
ードで出力される計数内容は、ゲート回路１７に供給さ
れ、キャリーは分カウンタ５に供給される。

分カウンタ５からＢＣＤコードで出力されろ計数内容は
、ゲート回路１８に供給され、キャリーは時カウンタ６
に供給される。

時カウンタ６から出力されろ計数内容は、ゲート回路１
９に供給されろ。

第２の時間カウンタ７の秒カウンタ８からＢＣＤコード
で出力される計数内容は、ゲート回路１Ｔに供給され、
キャリーは分カウンタ９に供給される。

分カウンタ９からＢＣＤコードで出力される計数内容は
、ゲート回路１８に供給され、キャリーは時カウンタ１
０に供給される。

時カウンタ１０から出力される計数内容は、ゲート回路
１９に供給されろ。

クロノグラフ１２を構成する制御回路１３は、詳細につ
いては後述するように、供給される基準信号を、スイッ
チ操作によって制御して、秒カウンタ１４に通過させろ
一方、上記スイッチ操作によって、各カウンタ１４，１
５．１６をそれぞれリセットするリセットパルスを発生
する。

この制御回路１３から出力される基準パルスは１秒カウ
ンタ１４に供給され１秒カウンタ１４から出力される計
数内容は、ゲート回路１７に供給されろ。

秒カウンタ１４のキャリーは、分カウンタ１５に供給さ
れ、分カウンタから出力される計数内容はゲート回路１
８に供給されろ。

分カウンタ１５のキャリーは１時カウンタ１６に供給さ
れ１時カウンタ１６から出力される計数内容は、ゲート
回路１９に供給される。

ゲート回路１７では、上記第１、第２の時間カウンタ３
，７およびクロノグラフ１２の各秒カウンタ４，８．１
４から供給されろ計数内容を、表示選択回路２０からの
選択信号によって、いずれか１つだけを選択し、デコー
ダ・ドライバ２１に供給する。

同様に、ゲート回路１８では、第１、第２の時間カウン
タ３，７およびクロノグラフ１２の各分カウンタ５．９
．１５から供給される計数内容を、上記選択信号によっ
て、いずれか１つを選択し、デコーダ・ドライバ２１に
供給する。

ゲート回路１９では、第１、第２の時間カウンタ３．７
およびクロノグラフ１２の各時カウンタ６．１０．１６
から供給される計数内容を、上記選択信号によって、い
ずれか１つを選択し、デコーダ・ドライバ２１に供給す
る。

デコーダ・ドライバ２１に供給される第１、第２の時間
カウンタおよびクロノグラフ１２のいずれかの計数内容
は、表示装置２２によって時刻、あるいは時間表示する
のに適合したコード信号に変換されると共に。

所定の増幅を受け１表示装置２２に供給される。

表示装置２２は、この供給される計数内容に応じた表示
動作を行う。

第２図は、第１図に示された第１の時間カウンタ３を構
成する２４進の時カウンタ６の一具体例を示す回路図で
、この時カウンタ６の回路構成は、第２の時間カウンタ
７を構成する２４進の時カウンタ１０、およびクロノグ
ラフ１２を構成する２４進の時カウンタ１６と同一であ
る。

第２図に示された２４進の時カウンタ６は、６個のフリ
ップフロップ（以下、ＦＦと略記する）２３．２４，２
５．２６，２７．２８を有した６ビツトのカウンタで、
下位４ビツト、すなわち、出力端子６Ａ、６Ｂ 、６Ｃ
，６Ｄを、１時桁の出力とし、上位２ビツト、すなわち
出力端子６Ｅ。

６Ｆを、１０時桁の出力としている。

上記ＦＦ２３、およびＦＦ２５のクロック端子Ｃ２３１
Ｃ２５には、分カウンタ５（第１図）から出力されるキ
ヤリ−１すなわち１時間パルスが入力され、更にこのキ
ャリーは、ＮＯＲ回路３２の一方の入力端子に入力され
る。

ＦＦ２３の出力端子Ｑ２３は、出力側が、ＦＦ２３のデ
ータ端子Ｄ２３に接続される２人力のＮＯＲ回路２９の
一方の入力端子に接続されると共に、出力端子６Ａに接
続される。

反転出力端干し、は、ＦＦ２４のクロック端子Ｃ２４に
接続されると共に、出力側がＦＦ２５のデータ端子Ｄ２
５に接続されろ３人力のＮＯＲ回路３０の一方の入力端
子に接続される。

ＦＦ２４の出力端子Ｑ２４は、出力端子６Ｂに接続され
、反転出力端子り２４は、データ端子Ｄ２４に接続され
ると共に、ＮＯＲ回路３０の残る入力端子に接続される
。

ＦＦ２５の出力端子Ｑ２５は、ＮＯＲ，回路２９の残る
入力端子に接続されると共に、出力端子６Ｃに接続され
、反転出力端子Ｑ２５は、ＦＦ２６のクロック端子Ｃ２
６に接続されると共に、２人力のＮＯＲ回路３１の一方
の入力端子に接続される。

ＦＦ２６の出力端子Ｑ２６は、出力端子６Ｄに接続され
、反転出力端子Ｑ２６は、データ端子Ｄ２６に接続され
ると共に、ＦＦ２７のクロック端子Ｃ２７に接続される
。

ＦＦ２７の出力端子Ｑ２７は、出力端子６Ｅに接続され
、反転出力端子４２７は、データ端子Ｄ２７に接続され
ると共に、ＦＦ２８のクロック端子Ｃ２ｇに接続される
。

ＦＦ２Ｂの出力端子Ｑ２Ｂは、出力端子６Ｆに接続され
、反転出力端子Ｑ２８は、データ端子Ｄ２ｇに接続され
ると共に、ＮＯＲ回路３１の残る入力端子に接続される
。

ＮＯＲ回路３１の出力側は、２人力のＮＯＲ回路３３の
一方の入力端子に接続され、ＮＯＲ回路３３の出力側は
、ＮＯＲ回路３２の残る入力端子に接続される。

ＮＯＲ回路３２の出力側は、ＮＯＲ回路３３の残る入力
端子に接続されると共に、上記各ＦＦ ２３〜２８のリ
セット端子Ｒに接続される。

なお、上記した各ＦＦ２３〜２８は、クロック端子に入
力される信号の立上り時に出力を変化するものである。

かかる構成をなした２４進の時カウンタ６の動作を第３
図に示した波形図を参照しながら説明する。

なお第３図において第２図に示した回路の各部に付した
符号に、記号ａを付加した波形は、対応する各部の電圧
波形を示すもので、符号５ａは、分カウンタ５（第１図
示）から出力される、周期が１時間、パルス幅が０．５
秒のキャリーである。

分カウンタ５から出力されろキャリーの初めのパルスが
入力される以前、すなわち０時以後、１時以前において
、ＦＦ２３の出力およびＦＦ２５の出力は、共に論理「
０」であるため、ＦＦ２３のデータ端子Ｄ２３に入力さ
れるＮＯＲ回路２９の出力は、論理「１」である。

従って、分カウンタ５から、１イ固目のパルスが出力さ
れろと、ＦＦ２３の出力は論理「１」に転じると共に反
転出力は論理「０」に変る。

これに伴いＮＯＲ回路２９の出力は論理「０」に変化す
る。

一方、上記分カウンタ５から出力されるパルスの立上り
時において、ＦＦ２４の反転出力は論理「１」であるた
め、ＮＯＲ回路３０の出力は論理「０」である。

このため、上記パルスが入力されてもＦＦ２５の出力は
、論理「０」のままである。

次に分カウンタ５から２個目のパルスが出力されると、
ＮＯＲ回路２９の出力が論理「０」であるため、ＦＦ２
３の出力は、論理「０」に転じ、反転出力は、論理「１
」に転じる。

このＦＦ２３の反転出力の論理「０」から「１」への変
化に応答して、ＦＦ２４の出力は、その反転出力が論理
「１」であるため、論理「１」に変化し、反転出力は、
論理「１」から「０」に変化する。

一方、上記２個目のパルスが入力される時のＦＦ２５の
データ端子Ｄ２５、すなわちＮＯＲ回路３０の出力は論
理「Ｏ」であるため、ＦＦ２５の出力は論理「０」のま
まである。

次に分カウンタ５から３個目のパルスが出力されると、
ＦＦ２３の出力は、論理「１」に転じ、ＮＯＲ回路２９
の出力は論理「０」に変る。

この時、ＦＦ２５のデータ端子Ｄ２５すなわちＮＯＲ回
路３０の出力は、論理「１」に変り、ＦＦ２５の出力は
、変化しない。

分カウンタ５から４個目のパルスが出力されると、ＦＦ
２３の出力は、論理「０」に変化すると共に反転出力は
、論理「１」に変化する。

この変化によってＦＦ２４の出力は、論理「０」に変化
し、更に、ＦＦ２５の出力は、初めて論理「１」に変化
する。

次に５個目のパルスが分カウンタ５から出力されると、
ＦＦ２３，２４の出力は変化しないが。

ＦＦ２５の出力は、論理ｒＯＪに変る。

従ってＦＦ２５の反転出力は、この時、論理「ｏ」から
「１」へ変化し、この変化によって、ＦＦ２６は初めて
、論理「１」に変化する。

以下、分カウンタ５から出力される６個目のパルスから
２３イ固目のパルスまでは、ＦＦ２３〜２５は、上記し
た動作を繰り返し、ＦＦ２６は、ＦＦ２５の反転出力が
、論理「０」から「１」に変化するタイミングで出力変
化し、ＦＦ２７はＦＦ２６の反転出力が、論理「０」か
ら「１」に変化するタイミングで出力変化する。

更にＦＦ２８は、ＦＦ２７の反転出力が、論理「０」か
ら「１」に変化するタイミングで出力変化する。

従って１分カウンタ５から２３個目のパルスが入力され
、２３個目のパルスが入力される間の各ＦＦ２３〜２８
の出力の状態は、ＦＦ２３の出力が、論理「１」、ＦＦ
２４の出力が、論理「１」、ＦＦ２５の出力が、論理「
０」、ＦＦ２６，２７の各出力が、論理「０」、ＦＦ２
８の出力が、論理「１」であり、ＮＯＲ回路２９の出力
は、論理ｒｏ、Ｊ ＮＯＲ回路３０の出力は、論理「１
」で、ＦＦ２５の反転出力と、ＦＦ２Ｂの反転出力が入
力されるＮＯＲ回路３１の出力は、論理ｒＯＪで。

更にＮＯＲ回路３３の出力と、分カウンタ５のパルスが
入力されるＮＯＲ回路３２の出力は、論理「０」である
。

ところが、分カウンタ５から２４個目のパルスが出力さ
れると、ＦＦ２５の反転出力は、論理「０」に転じる一
方、ＦＦ２８の反転出力は、論理「０」のふふであるか
ら、ＮＯＲ回路３１の出力は、論理「１」に転じ、これ
によってＮＯＲ回路３３の出力は、論理「０」に変る。

従って、ＮＯＲ回路３２の出力は、上記２４個目のパル
スが入力されなくなる。

すなわち、−Ｆ記２４個目のパルスの立上り時に、論理
「１」となり、この出力は各ＦＦ２３〜２８をリセット
する。

この各ＦＦ２３〜２８をリセットするＮＯＲ回路３２の
出力は、次のパルス、すなわち、２５個目のパルスが入
力されると同時に、論理ｒＯＪに転じ、各ＦＦ２３〜２
８はリセット解除される。

以下の動作は、上記動作の繰り返しである。

このように、ＦＦ２３〜２５の出力を、１時桁の計数内
容の出力とし、ＦＦ２７，２Ｂの出力を１０時桁の引数
内容の出力として、２４時間計測が実行される。

なお、ＦＦ２３〜２５は、一般的なりＣＤコードで、そ
の計数内容を出力していないが、この出力されるコード
を１例えば７セグメントの表示用信号に変換することが
、容易に行なえることが理解され得よう。

第４図は、第１図に示されたクロノグラフ１２を構成す
る制御回路１３の一具体例を示す回路図で、符号３４は
、クロノグラフを手動操作するスイッチである。

このスイッチ３４の一端は、電源電圧の高電位端子３５
に接続され、他端はチャタリング防止回路３６の入力側
に接続される。

チャタリング防止回路３６の出力側は、３個のＦＦ ３
７３８．３９の各クロック端子Ｃ３７，Ｃ３８，Ｃ３９
に接続されると共に、インバータ４０の入力端子に接続
される。

上記ＦＦ ３７の出力端子Ｑ３７はＦＦ３８のデータ端
子Ｄ３８に接続されると共に、３人力のＮＯＲ回路４１
の一入力端子および、制御回路１３のリセット信号（各
カウンタ１４．１５゜１６をリセットする）あ出力端子
１３Ａに接続される。

ＦＦ ３８の出力端子Ｑ３ｇは、ＦＦ３９のデータ端子
Ｄ３９に接続されると共に、上記ＮＯＲ回路４１の＝入
力端子、および２人力のＡＮＤ回路４２の一方の入力端
子に接続される。

ＦＦ３９の出力端子Ｑ３９は、ＦＦ３７のデータ端子Ｄ
３□に接続されると共に、ＮＯＲ回路４１の残る入力端
子に接続される。

上記ＡＮＤ回路４２の他方の入力端子には、分周回路２
（第１図示）からＩＨ２の信号が入力され、この出力は
、端子１３Ｂを介して、秒カウンタ１４（第１図示）に
供給される。

また、ＮＯＲ回路４１の出力側は、２人力のＮＯＲ回路
４３の一方の入力端子に接続され、このＮＯＲ回路４３
の出力側は、一方にインバータ４０の出力側が接続され
る２人力のＮＯＲ回路４４の残る入力端子に接続される
。

ＮＯＲ回路４４の出力側は、ＮＯＲ回路４３の一入力端
イ妃接続されると共に、ＦＦ３７のセット端子８３７に
接続される。

かかる構成をなしたクロノグラフ１２の制御回路１３の
動作を、第５図に示した被形図を参照して、次に説明す
る。

なお、第４図において、第２図に示した回路の各部に付
した符号に、記号ａを付加した波形は、対応する各部の
電圧波形を示すもので、符号２ａは、分周回路２（第１
図示）からＡＮＤ回路４２に供給されるＩ Ｈ２のパル
ス信号である。

まず、この制御回路１３を含む時計回路全体に電源が、
供給された時は、ＦＦ３７，３８．３９の各出力は、す
べて論理「０」である。

従って。この各出力が入力されるＮＯＲ回路４１の出力
は、論理「１」である。

また、スイッチ３４が操作されろ以前においては、チャ
タリング防止回路３６の出力は、論理「０」である。

従ってインバータ４０を介したＮＯＲ回路４４の一方の
入力側は、論理「１」であり、出力く論理「０」である
。

次に、スイッチ３４を操作すると、チャタリング防止回
路３６からは、１個のパルスが出力され、これと同時に
、ＮＯＲ回路４４の出力は、論理「１」に変り、ＦＦ３
７はセットされ、その出力は、論理「１」に変化する。

このＦＦ３７の出力は、制御回路１３の出力端子１３Ａ
を介して、クロノグラフ１２（第１図示）を構成する各
カウンタ１４゜１５．１６（第１図示）をすべてリセッ
トする。

次に、スイッチ３４の操作によって２個目のパルスが、
チャタリング防止回路３６から出力されると、ＦＦ３７
の出力が論理「０」に転じ、同時にＦＦ３６の出力が、
論理「１」に転じる。

これによって、一方の入力端子にＩｎ２のパルス信号が
入力されたＡＮＤ回路４２の出力からはＩ Ｈ２のパル
ス信号が出力され、この信号は、ＦＦ ３７の出力変化
によってリセットが解除された秒、分、時の各カウンタ
１４，１５．１６（第１図示）によって計数される。

次に、スイッチ操作によって３個目のパルスがチャタリ
ング防止回路３６から出力されると、ＦＦ３８の出力が
論理「０」に転じ、ＡＮＤ回路４２からのＩＨ２信号は
、出力されなくなる。

また、上記３個目のパルスによって、ＦＦ３９の出力は
、論理「１」に変る。

次に、スイッチ操作によって、チャタリング防止回路３
６から４個目のパルスが、出力されろと。

こんどは、ＮＯＲ回路４４の出力が、論理「０」のまま
であるにもかかわらず、ＦＦ３７のデータ端子Ｄ３７、
すなわち、ＦＦ３９の出力が、論理「１」であったため
、ＦＦ３７の出力は、論理「１」に変化する。

このＦＦ３７の出力は、上記した、１個目のパルスが出
力された時と同様に。

各カウンタ１４．１５．１６（第１図示）をリセットす
るもので、以下の動作は、ＦＦａ８．３９の出力が、順
次論理「１」となり、上記動作を繰り返す。

第６図は、第１図に示された表示選択回路２０の一具体
例を示す回路図で、符号４５は、第１、第２の時間カウ
ンタおよびクロノグラフ（第１図示）のいずれかの計数
内容を表示選択する場合に操作されるスイッチである。

このスイッチ４５の一端は、電源電圧の高電位端子４６
に接続され、他端はチャタリング防止回路４７の入力側
に接続されろ。

チャタリング防止回路４７の出力側は、３個のＦＦ４８
．４９．５０の各クロック端子Ｃ４Ｂ 、Ｃ４９ｔＣ
５０に接続されると共に、インバータ５１の入力端子に
接続される。

上記ＦＦ４８の出力端子Ｑ４３は、ＦＦ４９のデータ端
子Ｑ４９に接続されると共に、３人力のＮＯＲ回路５２
の一入力端子および、表示選択回路２０の第１の出力端
子２０Ａに接続される。

ＦＦ４９の出力端子Ｑ４９は、ＦＦ５０のデータ端子Ｄ
５０に接続されると共に、上記ＮＯＲ回路５２の一入力
端子に接続され、更に表示選択回路２０の第２の出力端
子２０Ｂに接続される。

ＦＦ５０の出力端子Ｑ５０は、ＦＦ４８のデータ端子Ｄ
４８に接続されると共に、上ｇ＋ｏＲ回路５２の残や一
つの入力端子に接続され、更に表示選択回路２０の第３
の出力端子２０Ｃに接続される。

一方、ＮＯＲ回路５２の出力側は、２人力のＮＯＲ回路
５３の一方の入力端子に接続され、このＮＯＲ回路５３
の出力側は、一方の入力端子にインバータ５１の出力側
が接続される２人力のＮＯＲ回路５４の残る入力端子に
接続される。

ＮＯＲ回路５４の出力側は、ＮＯＲ回路５３の残る入力
端子に接続されると共に、ＦＦ４Ｂのセット端子８４ｇ
に接続される。

かかる構成をなした表示選択回路２０の動作を、第７図
に示した波形図を参照して、次に説明する。

なお、第７図において、第６図に示した回路の各部に付
した符号に、記号ａを付加した波形は、対応する各部の
電圧波形を示すものである。

まず、この表示選択回路２０を含む時計回路全体に、電
源が供給された時は、ＦＦ４８〜５０の各出力はすべて
、論理「０」である。

従ってこのＦＦ４８〜５０の各出力が入力される３人力
のＮＯＲ回路５２の出力は論理「１」である。

また、スイッチ４５が操作される以前においては、チャ
タリング防止回路４７の出力は、論理「０」であリ、イ
ンバータ５１の出力側は、論理「１」である。

これにより、ＮＯＲ回路５４の出力が、論理「０」であ
ることがわかる。

しかる後に、スイッチ４５を操作すると、チャタリング
防止回路４７からは、１個目のパルスが出力され、これ
と同時に、ＮＯＲ回路５４の出力は、論理「１」に転じ
る。

これより、ＦＦ４８Ｖ′ｉセツトされ、その出力は、論
理「１」になる。

このＦＦ４８の出力は。第１の出力端子２０Ａに現われ
る。

次に、スイッチ４５の操作によって、チャタリング防止
回路４７から、２個目のパルスが出力されると、データ
端子Ｄ４９に印加される出力、すなわち、ＦＦ４８の出
力が論理「１」の状態であったＦＦ４９の出力が、論理
「１」となり、ＦＦ４８の出力は、論理「０」に転じる
。

上記、ＦＦ４９の出力は、第２の出力端子２０Ｂに現わ
れる。

次に、スイッチ４５の操作によって、チャタリング防止
回路４７から、３個目のパルスが出力されると、こんど
は、データ端子Ｄ５０に印加される出力、すなわち、Ｆ
Ｆ４９の出力が、論理「１」の状態であった。

ＦＦ５０の出力が、論理「１」となり、ＦＦ４９の出力
は、論理「０」に転じる。

上記ＦＦ５０の出力は、第３の出力端子２０Ｃに現われ
る。

次に、スイッチ４５の操作によって、チャタリング防止
回路４７から、４個目のパルスが出力されると、ＮＯＲ
回路５４の出力が、論理「０」であるにもかかわらず、
データ端子Ｄ４８．すなわちＦＦ５０の出力が、論理「
１」の状態であったため、ＦＦ４８の出力は、論理「１
」に変化する。

すなわち、ＮＯＲ回路５４の出力は、ＦＦ４Ｂ〜５０の
いずれか１つでも、その出力が論理「１」である場合に
は、動作せず、以後の動作は、ＦＦ４８〜５０によるリ
ングカウンタと同様の動作となり、出力端子２０Ａ〜２
０Ｃには、順次、論理「１」の信号が出力される。

第８図は第１図に示されたゲート回路１７の一具体例を
示す回路図で、第１図に示された他のゲート回路１８，
１９の回路構成、および動作は。

図示のゲート回路１７と同様のものであるため、その１
つだけを取り出し、説明するものである。

第８図において、符号１７Ａ、１７Ｂ、１７Ｃは、上述
した表示選択回路２０の各出力端子に対応した入力端子
で、入力端子１７Ａには１表示選択回路の第１の出力端
子２０Ａが接続され、入力端子１７Ｂには、出力端子２
０Ｂが、入力端子１７Ｃには、出力端子２０Ｃが各々接
続されるものである。

上記入力端子１７Ａは、インバータ５５を介して、７個
のトランスミッションゲート（以下、Ｔ−Ｇと略記する
）５６，５７．５Ｂ。

５９．６０，６１．６２の各Ｐチャンネル側ゲート電極
に接続され、このＴ−Ｇ５６〜６２のＮチャンネル側ゲ
ート電極には、上記入力端子１７Ａが直接接続される。

同様に、入力端子１７Ｂは。インバータ６３を介して、
７個のＴ−Ｇ６４゜６５．６６．６７．６８，６９．７
０の各Ｐチャンネル側ゲート電極に接続され、Ｎチャン
ネル側ゲート電極には、上記入力端子１７Ｂが直接接続
される。

更に、入力端子１７Ｃは、インバータ７１を介して、７
個のＴ−Ｇ７２．７３．７４，７５゜７６．７７．７８
の各Ｐチャンネル側ゲート電極に接続され、Ｎチャンネ
ル側ゲート電極には、上記入力端子１７Ｃが直接接続さ
れる。

上記Ｔ−Ｇ５６〜６２には、第１の時間カウンタ３（第
１図示）を構成する６０進の秒カウンタ４の７ビツトの
出力がそれぞれ入力され、Ｔ−Ｇ６４〜７０には、第２
の時間カウンタ（第１図示）を構成する６０進の秒カウ
ンタ８の７ビツトの出力が、それぞれ入力され、更に、
Ｔ−Ｇ７２〜７８には、クロノグラフ１２（第１図示）
を構成する６０進の秒カウンタ１４の７ビツトの出力が
、それぞれ入力される。

上記Ｔ−Ｇ５６，６４．７２の出力側は、共に出力端子
１７Ｄに、Ｔ−Ｇ５７，６５゜７３の各出力側は共に、
出力端子１７Ｅに、Ｔ・Ｇ５８，６６．７４の各出力側
は共に、出力端子１７Ｆに、Ｔ−Ｇ５９．６７．７５の
各出力側は共に、出力端子−１７Ｇに、Ｔ−Ｇ６０，６
８゜７６の各出力側は共に、出力端子１７Ｈに、Ｔ・Ｇ
６１，６９．７７の各出力側は共に、出力端子１７Ｉに
、Ｔ−Ｇ６２，７０．７８の各出力側は共に、出力端子
１７Ｊに、それぞれ接続される。

かかる構成をなしたゲート回路１７は、入力端子１７Ａ
に、論理「１」の信号が入力されると。

Ｔ−Ｇ５６〜６２が、すべてのＯＮ状態となり。

秒カウンタ４の計数内容は、出力端子１７Ｄ〜１７Ｊに
出力される。

次に、入力端子１７Ｂに。論理「１」の信号が入力され
ると、Ｔ−Ｇ６４〜ＴＯが、すべてＯＮ状態となり、秒
カウンタ８の計数内容は、出力端子１７Ｄ〜１７Ｊに出
力される。

更に、入力端子１７Ｃに、論理「１」の信号が入力され
ると、Ｔ−Ｇ７２〜７８が、すべてＯＮ状態となり、秒
カウンタ１４の計数内容は、出力端子１γＤ〜１７Ｊに
出力される。

なお、入力端子１７Ａ〜１７Ｃには、第６図に示した表
示選択回路２０のスイッチ４５の操作に応答して。

順次論理「１」の信号が入力されるため、２つ以上のカ
ウンタの計数内容が、出力端子１７Ｄ〜１γＪに出力さ
れろことはない。

このように、表示選択回路２０のスイッチ操作に応答し
て選択出力されろカウンタの計数内容は、上記出力端子
１７Ｄ〜１７Ｊを介して、第１図に示されたデコーダ・
ドライバ２１に供給される。

なお、上記ゲート回路１７は、各カウンタ４，８゜１４
の出力ビツト数に応じた７個ずつのＴ−Ｇを備えている
が、ゲート回路１９は、２４進のカウンタ６．１０．１
６の出力ビツト数が６ビツトであるため、１８個のＴ−
Ｇを備え、６個のＴ−Ｇを１組として使用している。

以上、第１図ないし第８図に基づいて説明した本発明に
従う電子時計は、２４時間計測機能を有した第１、第２
の時間カウンタ３，７とクロノグラフ１２を内蔵し、こ
れらの計数内容を表示選択回路２０によって選択して表
示装置２２に表示できるため、例えば第１の時間カウン
タ３を日本標準時にセットし、第２の時間カウンタ７を
グリエツジ平均時（ＧＭＴ）にセットしておけば、所望
時に表示選択回路２０のスイッチ４５を操作するだけで
瞬時に、グリエツジ平均時刻を知ることができ、また表
示選択回路２０のスイッチ４５の操作によってクロノグ
ラフ１２の計数内容の表示を選択すれば、制御回路１３
のスイッチ操作で比較的長時間の自動車レース等の時間
計測を行うことができる等、一台の時計で三つの独立し
た時間計測を行うことが可能で、更にこれらの時間計測
機能を適宜組合せろことによって多くの用途に使用する
ことができる。

以上、図示した実施例に基づき本発明に従う電子時計の
詳細を説明してきたが、本発明は図示の実施例に限定さ
れるものではなく、種々の変更、あるいは改良がなされ
得るものである。

上述したように本発明に従う電子時計は、２４時間計測
機能を有した第１．第２の時間カウンタおよびクロノグ
ラフを備え、更にこれらの計数内容を選択的に表示装置
に表示させる表示選択回路を備えているため、例えば上
記第１の時間カウンタで計測した自国の時刻と、第２の
時間カウンタで計仰ルた所定地域の時刻を表示選択回路
によって選択的に知ることができ、しかも１２時間計測
の時計に必要な午前、午後の判断が不要で、的確に所定
地域の時刻を知ることができ、更には表示選択回路によ
りクロノグラフの計数内容の表示を選択することによっ
て比較的長時間の時間計測を行うことができ、時計とし
ての機能の多様化を図り得ると共に、簡単なスイッチの
操作で各機能を制御し、またスイッチの数も少なくてす
む為コスト的に有利であると共に、デザイン上の制約も
少ないという利点も有し、充分に所期の目的を速成でき
、使用上着しい効果を奏する。

【図面の簡単な説明】

第１図は本発明に従う電子時計のシステムを示すブロッ
ク図、第２図は第１図に示された第１の時間カウンタを
構成する２４進の時カウンタの一具体例を示す回路図、
第３図は第２図に示された回路の動作を説明するための
波形図、第４図は第１図に示されたクロノグラフを構成
する告］脚回路の一具体例を示す回路図、第５図は第４
図に示された回路の動作を説明するための波形図、第６
図は第１図に示された表示選択回路の一具体例を示す回
路図、第７図は第６図に示された回路の動作を説明する
ための波形図、第８図は第１図に示されたゲート回路の
一具体例を示す回路図である。 ３・・・２４時間計測機能を有した第１の時間カウンタ
、６・・・第１の時間カウンタの一部を構成する２４進
の時カウンタ、Ｔ・・・２４時時間計測機能有した第２
の時間カウンタ、１０・・・第２の時間カウンタの一部
を構成する２４進の時カウンタ、１２・・・２４時間計
測機能を有したクロノグラフ、１３・・・クロノグラフ
の一部を構成する制御回路、１６・・・クロノグラフの
一部を構成する２４進の時カウンタ、１１〜１９・・・
ゲート回路、２０・・予示選択回路、２２・・・表示装
置、２３〜２８・・・２４進の時カウンタの一部を構成
するフリップフロップ回路、３１〜３９・・・制御回路
の一部を構成するフリップフロップ回路、４８〜５０・
・俵示選択回路の一部を構成するフリップフロップ回路
。

Claims (1)

【特許請求の範囲】
1. １ 時間割−１１１１の基準となる周波数の信号を計数
   する２４時間計測機能を有した第１、および第２の時間
   カウンタと、上記時間計測の基準となる周波数の信号を
   計測して時間計測を行う２４時間計測機能を有するクロ
   ノグラフの３つの時間計数装置と、第１のスイッチと前
   記第１のスイッチの操作回数によりメモリ内容の変化す
   る第１のメモリ回路とからなる表示選択回路を備え、前
   記第１、第２の時間カウンタ、およびクロノグラフの各
   計数内容は、前記表示選択回路と前記各時間計数装置が
   接続されろゲート回路により前記第１のスイッチの操作
   で表示装置に選択的に表示され、更に前記クロノグラフ
   のスタート、ストップ、リセットの各動作の制御は、第
   ２のスイッチと前記第２のスイッチの操作回数によりメ
   モリ内容の変化する第２のメモリ回路からなり、かつ前
   記クロノグラフに接続される制御回路により前記第２の
   スイッチの操作で全てなされることを特徴とする電子時
   計。