JPS585398B2 - デンシシキトケイ - Google Patents

Description

【発明の詳細な説明】 本発明は電子式時計に関し、時計の進み遅れを調整する
機能を付加した電子式時計に関する。

以下第１図乃至第４図により本発明を詳述する。

本発明におけるレジスタは記憶回路を含むものでシフト
レジスタ及びＲＡＮ（ランダムアクセスメモリー）をも
包含する。

第１図は電子式時計のブロック図で例として時、分、秒
、１／１０秒、１／１００秒の８桁を示した。

図中１１は水晶発振素子、１２は発振器、１３は発振器
の発振数を逓減するための分周器、１４はシフトパルス
発生器、１５はビットパルス発生器、１６はディジイツ
トパルス発生器である。

この１４．１５，１６は分周器１３の所望の出力周波数
に同期している。

１７は２８ビツトシフトレジスタ、２０は１０進６進及
び２進補正器でこれらは閉ループ回路を構成する。

シフトレジスタ１７と１９はこの例では２８ビツト及び
４ビツトであり、１０進８桁（時、分、秒、１／１ｏ秒
、”／１００秒）を記憶し、シフトパルスで絶えずシフ
トされ且つ循環しながら記憶する記憶回路を構成してい
る。

又２１は１０進６進２進補正パルス発生器、２２は４ビ
ツトパラレルインパラレルアウトシフトレジスタ、２３
は復号器で、２４Ａ・・・２４Ｈは表示装置である０ψ
１ψ２はシフトレジスタ１７゜１９のシフトパルス、Ｂ
１Ｂ２Ｂ４Ｂ８は２進化１０進符号による１、２，４．
８の重みを示すビットパルス、Ｄ１Ｄ２〜Ｄ８は時、分
、秒、１／１ｏ秒、１／１００秒の各桁を表わすデジッ
トパルスである。

このような時計はカウンターを使用せずシフトレジスタ
を記憶装置とする計算機を構成し、単位時間（本例では
１／１００秒）に閉ループ回路内のビットパルス信号を
１循環させこの循環毎にビットパルス信号の末尾の桁に
常に１を加えて時計式加算を行い、各加算減算結果を復
号して表示装置に時刻として表示させている。

この演算は１循環毎でなくてもよく、任意の回数毎でも
良い。

加える桁も末尾でなくても良く又加える数も任意の数で
差支えない。

例えば１１５０秒毎に２を加えても、１／２５秒毎に４
を加えても時計動作としては同じである。

要は単位時間毎に特定数を加算すれば良い。

ところでこの電子式時計は時刻合せシステムが内蔵され
ており帰零方式が採用されている。

電子式時計では通常±０．５秒／日程度のずれがあるの
で、１ケ月に数回の帰零を行えば充分である。

しかし本発明では標準時間に対するずれをより正確に実
施し得る機能を付加した。

即ち時刻表示が特定時間内にあれば当該桁又はそれ以下
の桁を消去回路によって零に消去させ、特定時間を超え
ている時にはその状態を検出後桁上げ及び消去を行う。

例えば表示が４時５９分５０秒で５時の時報に合わせる
には１０秒及び秒の桁を零にしただけでは表示が４時５
９分００秒となってしまう。

したがって秒表示が３０秒〜５９秒間にある時には１０
秒及び秒の桁を零にすると同時に１分の桁に１を桁上げ
する必要が生ずる。

もつとも以下の例では２９秒と３０秒で区別しているが
適当な秒数に変更できる。

この時は後述する時間検出回路のＡＮＤゲートが変更さ
れる。

次に第２〜第５図について説明する。

この第２図では時、分、秒、１／１ｏ秒、１／１ｏｏ秒
の表示が可能となる。

先ずアンドゲート２６により単位時間に相当するデジッ
トパルスＤ１とビットパルスＢ１が共にレベル２１“の
時の１の加算が加算器１８を通じてシフトレジスタ１７
ｂの内容に対して行われる。

加えられた結果は次の４ビツトシフトレジスク１９に入
り、１桁分４ビツトを展開する。

１０進６進の時１０と６になると補正器３１で続く４ビ
ツトの期間論理″０“を挿入し且つ上の桁への桁上げパ
ルスを出すように構成する。

１０の桁６の桁の別は本例では１，２，３，５，７桁目
が１０進であり、４，６桁目が６進、８桁目が２進とな
るから、これらの桁に相当するデジットパルスＤ１゜Ｂ
２．Ｂ３．Ｂ５．Ｂ９の供給されるオアゲート及びＢ４
．Ｂ６が供給されるオアゲートで行う。

詳述するとアンドゲート２６の入力によりり、＝１で且
つＢ１＝１の時即ち１単位時間の時パルスはゲート２７
を経由して加算器１８により■１の時即ち１単位時間の
時パルスはゲート２７を経由して加算器１８によっての
１の加算が実施される。

その結果はシフトレジスタ１９で１桁に展開されそれが
Ｄｌ、Ｂ２．Ｂ３．Ｂ５．Ｂ７の時で１０以上ではゲー
ト２８を介してディレイドフリップフロップ２９がセッ
トされ、ゲート３０を介してゲート３１に加えられる。

この時ゲート３０はノアゲートであるから、フリップフ
ロップ２９の出力ゝ１“がノアゲート３０の出力では“
ｇ”となってゲート３１を閉じる。

ゲート３１の出力として後続４ビット間隔１０“となり
、その桁を“０“にする。

同時にゲート３２を介してＢ１ビットタイムの時ゲート
２７加算器１８により１桁上位の桁に■１が加算されて
桁上げが行われる。

一方６進の桁Ｄ４．Ｄ６の時にはゲート３３を介してＤ
ｌ、Ｂ２゜Ｂ３．Ｂ５．Ｂ７の時と同じことが行われる
。

即ち１０進数の時と６進数の時に対応したデジットパル
スで１０進６進に付随したゲートを開閉して１０進及び
６進補正を行う。

又この時６進以外を全部１０進とすればゲート２８にＤ
ｌ、Ｂ２．Ｂ３゜Ｂ５．Ｂ７のＯＲゲートを設ける必要
はなく、常にゲート２８で１０を検出し、Ｂ４．Ｂ６の
場合だけゲート３３で６を検出するように配線しても良
い。

１２時を零時として表示する１２時間時計ではゲート３
４によりＢ７のタイミングで、シフトレジスタ１７ｂが
１且つシフトレジスタ１９が２の場合を検出する。

その時プレイドフリップフロップ３６をセットしインバ
ータ３７及びゲート３８、ゲート３０，３１を介して記
憶内容を零にする。

各時刻でシフトレジスタ１９の内容は４ビツトパラレル
インパラレルアウトシフトレジスタ２２から復号器２３
を介して時刻が表示される。

さて、このように表示された時刻が時報等の標準時刻に
比べてずれがある時これを調整する機能を付加した例を
第３図に示した。

この機能を果すのが時刻修正回路４１、時間検出回路４
２及び補正回路４３である。

標準時間に対する進みが２９秒以下遅れが３０秒以下の
場合について説明する。

今秋表示が０〜２９秒の時は時計が進んでいると考え、
反対に５９〜３０秒の時は遅れているとみなす。

分単位の正しい時刻にする為前者の場合には単に切り捨
て＞００秒とし、後者の場合には００秒とすると同時に
１分の桁へ１を加算して遅れを取戻して正しい時刻とす
る。

即ちスイッチ４４をＨ“レベルに設定すると時刻修正回
路４１によって第４図に示した時刻修正信号旦が発生す
る。

こＮで進みが２９秒以下の時はＡＮＤゲート３１によっ
て１０秒以下の桁の記憶内容が消去される。

一方遅れが３０秒以下の場合には時間検出回路によって
遅れが３０秒以下であることを検知してからこの回路に
接続したＮＯＲゲート５７の出力レベルにＬ“レベル信
号が検出される。

この信号はディレイドフリップフロップ回路４６によっ
て１デジフト遅延させて１分への桁上げ信号となる。

したがってＡＮＤゲート４７の出力には１分の信号Ｄ５
・Ｂ１が得られ、この信号はＯＲゲート４８を経由して
の１分の加算を行う０又同時に時刻修正信号ＲはＮＯＲ
ゲート４９を経由してＡＮＤゲート３１で１０秒以下の
全桁の記憶内容を消去する。

第４図はこれらの回路のパルス波形図である。

ところで時刻修正回路はラッチ回路５０，５１、インバ
ータ５２、アンドゲート５３で構成されており５０には
Ｄ２ＢＩＩ２が、５１にはＤ６Ｂ１１２が入りＤ２〜Ｄ
５の巾のあるパルスが得られ、これがＮＯＲゲート４９
を経由してＡＮＤゲート３１に入ってこへを通過する記
憶内容が消去される。

この記憶内容は１／１ｏ秒〜’／１００秒の桁である。

一方時間検出回路（２はＡＮＤゲート５４，５５゜４５
及びノアゲー）５７で構成される。

このＡＮＤゲート５４にはＢ４のパルスが入り前記旦信
号のパルスと一致した時ゲートが開いて１０秒の桁が選
択される。

ＡＮＤゲート５５には３が、４５には４，５が１ビツト
巾のパルスで入力し、ノアゲ゛−ト５７の出力はＢ８の
巾と同じパルス巾を有する。

即ち３０秒以上が検出される。補正回路４３はディレイ
ドフリップフロップ回路４６とＡＮＤゲート４７で構成
されている。

このディレイドフリップフロップ回路の出力は１デジフ
ト巾のパルスが得られる。

又ＡＮＤゲート５８にはｎ進補正器６０からの桁上げ信
号即ち桁上げされる桁が込ならそのタイミングを持った
１デジツト巾のパルスとＢ１が入って桁上げが行われる
。

更に又ＡＮＤゲート５９はこれらの時刻補正と関係なく
電子式時計としての単位時間この場合’／１００秒のパ
ルス即ちＤｌが入れられる。

このように本発明では前記Ｒ信号がスイッチを押した時
及び押し続けているとＤ２〜Ｄ、のパルスが１度だけ出
ることになるが、これを第５図のような構成にすること
もできる。

この場合はスイッチを入れるとＤ２〜Ｄ５のパルスが出
続けるがスイッチを離すとＲ信号が０“となって正規の
時計動作が行われる。

この第５図では時報より成る時間前にスイッチを入れて
桁を消去し時報でスイッチを切ることによって時計動作
を開始させることになる。

この時ＯＲゲート６１にＤ１〜Ｄ５の信号を入れ更にス
イッチ４４と結線する方式であるのでラッチ回路は必要
でないが、ラッチ回路を設けた方がスイッチのバウシン
グ等による誤動作を防止できる。

前述の実施例では時刻修正回路４１はラッチ回路５０．
５１で構成されているが適轟なタイミングをとったディ
レィデフリップフロップ回路で構成することが出来る。

又記憶回路としてシフトレジスタを用いているが本発明
はこれに限定されず他の記憶回路例えばランダムアクセ
スメモリ等を用いても同様の効果を期待できる。

以上のように本発明による電子式時計では説明を進みが
２９秒以内と遅れが３０秒以下の例によって説明したが
、これは時間検出回路におけるＡＮＤゲート数を増加す
れば進み遅れによる「ある時間」を任意に決めることが
出来る。

更に本発明の電子式時計にあっては３０秒以上遅れた時
は１０秒の桁以下が修正されるが■１分の桁上げは行わ
れないので誤動作する。

又３０秒以上進んだ時は１０秒の桁以下は修正されるが
、■１分の桁上げもされるので、これも誤動作となる。

しかし現在の電子時計は高精度であるので一度時刻合せ
を行えば殆んど狂わない。

したがって前述のように時刻修正が行われ５ば誤動作す
ることなく非常に安定な時刻表示が可能となる。

【図面の簡単な説明】

第１〜２図は本発明に係る電子式時計の回路図、第３図
は時刻修正回路等を詳述した回路図、第４図はパルス波
形図、第５図は本発明の他の実施例を示した図である。 （１・・・・・・時刻修正回路、（２・・・・・・時間
検出回路、４３・・・・・・補正回路。

Claims (1)

【特許請求の範囲】
1. １ 第１のシフトレジスタ、加算器、第２のシフトレジ
   スタ及びゲート回路を閉ループ状に接続しこの回路に時
   間に対応した所定ビットのパルス信号を流通させ、桁選
   択用のデジットパルスとビット位置指定用のビットパル
   スにより前記レジスタの内容と特定数の演算を単位時間
   毎に行い、この演算結果を復号して表示装置に時計とし
   て表示する時計システムにおいて、前記ゲート回路に接
   続されて修正信号を発生し表示時刻が予め設定された第
   １及び第２の範囲にある時に特定桁の内容を消去する時
   刻修正回路と、前記第２のシフトレジスタ及び前記時刻
   修正回路に接続され表示時刻が前記第２の範囲にあるこ
   とを検知する時間検出回路と、この時間検出回路と前記
   加算器間に接続され前記時間検出回路の出力に応答して
   特定桁の桁上げ信号を発生する補正回路とを具備し、前
   記時間検出回路及び補正回路は夫々デジットパルス及び
   ビットパルスに同期して動作することを特徴とする電子
   式時計。