JPS6112235B2 - - Google Patents
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- JPS6112235B2 JPS6112235B2 JP48107560A JP10756073A JPS6112235B2 JP S6112235 B2 JPS6112235 B2 JP S6112235B2 JP 48107560 A JP48107560 A JP 48107560A JP 10756073 A JP10756073 A JP 10756073A JP S6112235 B2 JPS6112235 B2 JP S6112235B2
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- time
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- 238000001514 detection method Methods 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 238000012937 correction Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 208000003580 polydactyly Diseases 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Electric Clocks (AREA)
Description
本発明は電子式時計の改良に係り特に目覚し機
構を設けた電子式時計に関する。 従来時計として天府等の振動を歯車列によりそ
の周波数を低下させ、針等により時刻表示を行う
機械式時計が一般的であつた。然しながら時計の
精度を高めるために振動源の周波数を上げて水晶
発振子等を使用し、この周波数を電子的に逓降さ
せ、時刻表示も電子的に数字表示を行う全電子式
デジタル時計が開発されつつある。 しかして時刻表示ばかりでなく、予めセツトさ
れた時刻にベルを鳴らす等目覚まし（アラーム）
機能を有する必要がある場合がある。 図１は従来とられて来た目覚まし付全電子式デ
ジタル時計のブロツクダイアグラム、図２は本発
明の一実施例のブロツクダイアグラムである。 １は水晶発振器等よりなる振動源、４，５，６
は時刻カウンタ、７，８，９は目覚まし用カウン
タ、２０〜３０は表示切換スイツチ、１０，１
１，１２はデコーダ１３，１４，１５，１６は表
示素子、１７，１８，１９はコンパレーダ、３１
はアンドゲート３２は記憶用フリツプフロツプ３
３は目覚まし出力である。 振動源１の出力は分周器２および３で例えば１
分毎のパルスに逓降し“分”カウンタ４、“10分
“カウンタ５、“時”カウンタ６の従続カウンタを
駆動する。カウンタの内容すなわち時刻は表示切
換スイツチ２０〜３０が図の位置であるとデユー
ダ１０，１１，１２によりデコードされ表示素子
１３，１４，１５，１６により表示される。 一方スイツチ２０〜３０が図と反対の方向に切
換へられると目覚し用カウンタ７，８，９の内容
が表示される。この状態でスイツチ３４を閉じる
と分周器２を通つた出力、例えば毎秒１回のパル
スがカウンタ７に入り目覚しカウンタは毎秒１回
の割で歩進する。所望の目覚しの時刻表示になつ
たら３４を開け歩進は中止され目覚し時刻が設定
される。目覚し用カウンタ７，８，９と時刻カウ
ンタ４，５，６の内容の一致はコンパレータ１
７，１８，１９アンドゲート３１で検出されフリ
ツプフロツプ３２に記憶され、目覚し用出力３３
にベル等を鳴らす、出力を生ずる。 かかるシステムにおいてはコンパレータを目覚
し時刻を設定するに要するビツト数だけ必要とし
且つ表示切換スイツチが多くなる欠点があつた。 本発明の目的はかかる欠点を除去した経済的な
全電子式目覚し時計を提供するにある。図により
本発明を説明すると、図２は本発明の一実施例を
示すブロツクダイアグラムで、５１は水晶発振器
等よりなる振動源、５２は分周器、５３，５４，
５４Ａ，５５は分周器をかねたタイミングパルス
発生器で、図３のごときタイミングパルスを発生
する。即ち５３はシフトレジスタを動作させるシ
フトパルス１，２を発生させ、５４は４ビツ
トで構成される二進化十進コード一桁の基本とな
るビツトパルスB1，B2，B4，B8を発生させ、５
５は時刻の桁を表はすデジツトパルスD1，D2…
…D6を発生させる。５６は、目覚し、実時刻切
換用フリツプフロツプである。５７は第１のシフ
トレジスタ（以後シフトレジスタと略称す）で、
図２の場合24ビツト、５８，６０は第２のシフト
レジスタ（以後シフトレジスタと略称す）でそれ
ぞれ20ビツトおよび４ビツトである。５９は加算
器６１はゲート回路、６２は加算コントロールゲ
ート、６３は桁上げ検出器で桁によりその検出値
が異り例えば“秒”、“分”の桁は10進、“10秒”、
“10分”の桁は６進、“時”の桁は０時〜11時迄の
12進の検出を行う。 ６１は６３に桁上げ出力があるとゲートを閉
じ、シフトレジスタ内の該当桁を零にするための
帰零ゲート、６２は加算コントロールゲートで６
３に桁上げ出力が生じると上位の桁に１を加える
か、又はシフトレジスタの最小桁に一定時刻毎に
１を加算するか、又は時刻又は目覚しの表示修正
の際特定数を加算させることができる。 ６４は目覚し時刻の表示切換及時刻修正切換コ
ントロール、６７はデジタルコンパレータ、６８
は記憶用フリツプフロツプ、６９は目覚しセツト
記憶用フリツプフロツプ、７０は目覚し出力端子
である。時刻設定コントロール６４を通じＡを高
レベルＨのタイミングの時で、D1かつB1の時即
ち図３のAD1Bなる毎秒１回のパルスが加算コン
トロール６２を介して加算器５９に入り１秒の桁
に１が加算される。加算器５９はそれ自身中に２
進桁上を生じた場合１ビツトの遅延フリツプフロ
ツプを有するから、２進桁上を生じた場合加算コ
ントロール６２を介して加算器５９に戻り１つ上
位ビツドに加算される。かくすることにより10秒
迄は２進数として加算される。10秒になると６、
10進桁上検出器６３により１０が検出され、この
桁上信号は１デジツト期間遅延され、帰零ゲート
６１を閉じるから次の１デジツト期間ここを通過
する“秒”の桁は内容が零となる。一方６３より
の桁上信号は６２に入り次のデジツト期間中の
B1のタイミングに加算器５９に１が加算され
る。即ち“10秒”の桁に１が加へられ、桁上げが
完了する。他の桁の場合も同様である。 一方時計時刻のプリセツトは時刻コントロール
６４により、任意のデジツトパルスとＡ、B1の
タイミングで６２を介して１を加算すれば当該桁
を１秒に１回歩進させることにより行うことがで
きる。例えばＡ・D5・B1を加えるならば“時の
桁”が歩進する。 かかる場合上位桁への桁上は６３から６２への
桁上信号を禁止することもできる。かかる場合下
位桁からの桁上は許容する如くする方が実際上の
利便が大きい。又時刻設定は単に１桁だけでなく
“10分”と“分”を組合せ、組合せ内の桁間の桁
上を許容するごとくすれば０〜11時、00分〜59分
の連続歩進も可能となる。又１秒に１回の連絡歩
進だけではなく、修正ボタン押圧時に単発のパル
スを加算させることも可能である。 一方目覚し時刻の設定は上記の操作をＡの補数
のタイミングで行へば良く、例えば・D5・
B1を加えれば目覚し時刻の“時”の単位を１秒
に１回歩進させることができる。又表示はシフト
レジスタ６０の内容を各デジツトの終りで４ビツ
ト並列シフトレジスタ６５により４ビツト並列に
デコーダ６６に転送し、ここで例えば７セグメン
ト表示素子用にデコードし各桁のセグメントを並
列駆動する。但しシフトレジスタ６５およびデコ
ーダ６６は６４からの信号により計時時刻又は目
覚し時刻いずれかの表示のみを出力するようコン
トロールする。又表示素子の他の電極には対応し
たデジツトパルを印加してタイムシエアリング的
に表示を行う。但しシフトレジスタ６５によりデ
ータが１デジツト期間遅れていることを考慮する
必要がある。 点７１と点７２の間は24ビツトの差があるから
或る特定タイミングの時に計時時刻と目覚し時刻
の同じ桁、同じビツトの出力が得られる。６７
は、比較検出器（以後デジタルコンパレータと称
す）で点７１と点７２の出力が同一論理レベルな
らば“１”異なるレベルなら“０”を出力する如
く設定する。６８は記憶回路で例えば目覚し機能
として“AM／FM”、“０〜11時”、“10分”、
“分”迄の一致をとるものとすれば、６８中のフ
リツプフロツプを予めリセツトしておき“分”、
“10分”、“０〜11時”、“AM／PM”と６７により
時間的直列に比較して唯一つのビツトでも異る場
合は６７より“０”の出力が得られるからこれに
より６８中のフリツプフロツプをセツトする。逆
に全部一致した場合にはリセツトのままとする。
目覚し機能を活性化するためには予め６９中のフ
リツプフロツプがリセツトされているから、比較
終了後６８の出力を検査し６８がリセツトのまま
であれば６９中のフリツプフロツプがセツトされ
端子７０に出力を生ずるごとくすれば目覚し出力
を得ることができる。 図４は本発明の一実施例の更に詳細な説明図
で、図２中の５１，５２，５３，５４Ａ，５５，
５６は省略してある。 表１はデジツトパルスと各桁の割当図、表２は
外部コントロールスイツチと対応する機能を表し
ている。次に表―１及び表―２を示す。
構を設けた電子式時計に関する。 従来時計として天府等の振動を歯車列によりそ
の周波数を低下させ、針等により時刻表示を行う
機械式時計が一般的であつた。然しながら時計の
精度を高めるために振動源の周波数を上げて水晶
発振子等を使用し、この周波数を電子的に逓降さ
せ、時刻表示も電子的に数字表示を行う全電子式
デジタル時計が開発されつつある。 しかして時刻表示ばかりでなく、予めセツトさ
れた時刻にベルを鳴らす等目覚まし（アラーム）
機能を有する必要がある場合がある。 図１は従来とられて来た目覚まし付全電子式デ
ジタル時計のブロツクダイアグラム、図２は本発
明の一実施例のブロツクダイアグラムである。 １は水晶発振器等よりなる振動源、４，５，６
は時刻カウンタ、７，８，９は目覚まし用カウン
タ、２０〜３０は表示切換スイツチ、１０，１
１，１２はデコーダ１３，１４，１５，１６は表
示素子、１７，１８，１９はコンパレーダ、３１
はアンドゲート３２は記憶用フリツプフロツプ３
３は目覚まし出力である。 振動源１の出力は分周器２および３で例えば１
分毎のパルスに逓降し“分”カウンタ４、“10分
“カウンタ５、“時”カウンタ６の従続カウンタを
駆動する。カウンタの内容すなわち時刻は表示切
換スイツチ２０〜３０が図の位置であるとデユー
ダ１０，１１，１２によりデコードされ表示素子
１３，１４，１５，１６により表示される。 一方スイツチ２０〜３０が図と反対の方向に切
換へられると目覚し用カウンタ７，８，９の内容
が表示される。この状態でスイツチ３４を閉じる
と分周器２を通つた出力、例えば毎秒１回のパル
スがカウンタ７に入り目覚しカウンタは毎秒１回
の割で歩進する。所望の目覚しの時刻表示になつ
たら３４を開け歩進は中止され目覚し時刻が設定
される。目覚し用カウンタ７，８，９と時刻カウ
ンタ４，５，６の内容の一致はコンパレータ１
７，１８，１９アンドゲート３１で検出されフリ
ツプフロツプ３２に記憶され、目覚し用出力３３
にベル等を鳴らす、出力を生ずる。 かかるシステムにおいてはコンパレータを目覚
し時刻を設定するに要するビツト数だけ必要とし
且つ表示切換スイツチが多くなる欠点があつた。 本発明の目的はかかる欠点を除去した経済的な
全電子式目覚し時計を提供するにある。図により
本発明を説明すると、図２は本発明の一実施例を
示すブロツクダイアグラムで、５１は水晶発振器
等よりなる振動源、５２は分周器、５３，５４，
５４Ａ，５５は分周器をかねたタイミングパルス
発生器で、図３のごときタイミングパルスを発生
する。即ち５３はシフトレジスタを動作させるシ
フトパルス１，２を発生させ、５４は４ビツ
トで構成される二進化十進コード一桁の基本とな
るビツトパルスB1，B2，B4，B8を発生させ、５
５は時刻の桁を表はすデジツトパルスD1，D2…
…D6を発生させる。５６は、目覚し、実時刻切
換用フリツプフロツプである。５７は第１のシフ
トレジスタ（以後シフトレジスタと略称す）で、
図２の場合24ビツト、５８，６０は第２のシフト
レジスタ（以後シフトレジスタと略称す）でそれ
ぞれ20ビツトおよび４ビツトである。５９は加算
器６１はゲート回路、６２は加算コントロールゲ
ート、６３は桁上げ検出器で桁によりその検出値
が異り例えば“秒”、“分”の桁は10進、“10秒”、
“10分”の桁は６進、“時”の桁は０時〜11時迄の
12進の検出を行う。 ６１は６３に桁上げ出力があるとゲートを閉
じ、シフトレジスタ内の該当桁を零にするための
帰零ゲート、６２は加算コントロールゲートで６
３に桁上げ出力が生じると上位の桁に１を加える
か、又はシフトレジスタの最小桁に一定時刻毎に
１を加算するか、又は時刻又は目覚しの表示修正
の際特定数を加算させることができる。 ６４は目覚し時刻の表示切換及時刻修正切換コ
ントロール、６７はデジタルコンパレータ、６８
は記憶用フリツプフロツプ、６９は目覚しセツト
記憶用フリツプフロツプ、７０は目覚し出力端子
である。時刻設定コントロール６４を通じＡを高
レベルＨのタイミングの時で、D1かつB1の時即
ち図３のAD1Bなる毎秒１回のパルスが加算コン
トロール６２を介して加算器５９に入り１秒の桁
に１が加算される。加算器５９はそれ自身中に２
進桁上を生じた場合１ビツトの遅延フリツプフロ
ツプを有するから、２進桁上を生じた場合加算コ
ントロール６２を介して加算器５９に戻り１つ上
位ビツドに加算される。かくすることにより10秒
迄は２進数として加算される。10秒になると６、
10進桁上検出器６３により１０が検出され、この
桁上信号は１デジツト期間遅延され、帰零ゲート
６１を閉じるから次の１デジツト期間ここを通過
する“秒”の桁は内容が零となる。一方６３より
の桁上信号は６２に入り次のデジツト期間中の
B1のタイミングに加算器５９に１が加算され
る。即ち“10秒”の桁に１が加へられ、桁上げが
完了する。他の桁の場合も同様である。 一方時計時刻のプリセツトは時刻コントロール
６４により、任意のデジツトパルスとＡ、B1の
タイミングで６２を介して１を加算すれば当該桁
を１秒に１回歩進させることにより行うことがで
きる。例えばＡ・D5・B1を加えるならば“時の
桁”が歩進する。 かかる場合上位桁への桁上は６３から６２への
桁上信号を禁止することもできる。かかる場合下
位桁からの桁上は許容する如くする方が実際上の
利便が大きい。又時刻設定は単に１桁だけでなく
“10分”と“分”を組合せ、組合せ内の桁間の桁
上を許容するごとくすれば０〜11時、00分〜59分
の連続歩進も可能となる。又１秒に１回の連絡歩
進だけではなく、修正ボタン押圧時に単発のパル
スを加算させることも可能である。 一方目覚し時刻の設定は上記の操作をＡの補数
のタイミングで行へば良く、例えば・D5・
B1を加えれば目覚し時刻の“時”の単位を１秒
に１回歩進させることができる。又表示はシフト
レジスタ６０の内容を各デジツトの終りで４ビツ
ト並列シフトレジスタ６５により４ビツト並列に
デコーダ６６に転送し、ここで例えば７セグメン
ト表示素子用にデコードし各桁のセグメントを並
列駆動する。但しシフトレジスタ６５およびデコ
ーダ６６は６４からの信号により計時時刻又は目
覚し時刻いずれかの表示のみを出力するようコン
トロールする。又表示素子の他の電極には対応し
たデジツトパルを印加してタイムシエアリング的
に表示を行う。但しシフトレジスタ６５によりデ
ータが１デジツト期間遅れていることを考慮する
必要がある。 点７１と点７２の間は24ビツトの差があるから
或る特定タイミングの時に計時時刻と目覚し時刻
の同じ桁、同じビツトの出力が得られる。６７
は、比較検出器（以後デジタルコンパレータと称
す）で点７１と点７２の出力が同一論理レベルな
らば“１”異なるレベルなら“０”を出力する如
く設定する。６８は記憶回路で例えば目覚し機能
として“AM／FM”、“０〜11時”、“10分”、
“分”迄の一致をとるものとすれば、６８中のフ
リツプフロツプを予めリセツトしておき“分”、
“10分”、“０〜11時”、“AM／PM”と６７により
時間的直列に比較して唯一つのビツトでも異る場
合は６７より“０”の出力が得られるからこれに
より６８中のフリツプフロツプをセツトする。逆
に全部一致した場合にはリセツトのままとする。
目覚し機能を活性化するためには予め６９中のフ
リツプフロツプがリセツトされているから、比較
終了後６８の出力を検査し６８がリセツトのまま
であれば６９中のフリツプフロツプがセツトされ
端子７０に出力を生ずるごとくすれば目覚し出力
を得ることができる。 図４は本発明の一実施例の更に詳細な説明図
で、図２中の５１，５２，５３，５４Ａ，５５，
５６は省略してある。 表１はデジツトパルスと各桁の割当図、表２は
外部コントロールスイツチと対応する機能を表し
ている。次に表―１及び表―２を示す。
【表】
【表】
【表】
図４において５７，５８，６０はそれぞれ２
４，２０、４ビツトのシフトレジスタ、５９は加
算器、６１はゲート回路、６３は桁上げ検出器で
ある。５９の中にはエクスルージブOR591AND
回路５９２、１ビツトの遅延フリツプフロツプ５
９３からなり、加算コントロールゲート６２から
の出力により一定時刻毎に単位ビツトパルスを加
算する如く配接されている。５９１は加算結果を
出力し、５９２は２進桁上げを出力５９３により
１ビツト遅延され１ビツト上位ビツトへ６２を介
して加算させている。６３は６０と共に桁上げ検
出を行つている。即ちゲート６３１により１２，
１３，１４，１５をゲート６３２は１０，１１，
１４，１５をゲート６３３は６，７，１４，１５
を６３４は８，９，１０，１１，１２，１３，１
４，１５を検出、６３５によりORがとられ１デ
ジツトの遅延フリツプフロツプ６３６により遅延
される。６進することを要する“10秒”、“10分”
の桁に相当するD2およびD4のタイミングにはOR
ゲート６３７を介して６３３および６３４が活性
化されシフトレジスタ６０中に６，７，８……１
５のデータが入つている場合は６３５に“１”の
出力を生じ桁上げが検出される。時計動作として
は本来６以上になることはないが、電源投入時等
に時計表示として不都合な６，７〜、１５の表示
を避けるためのゲート６３４を入れる必要があ
る。一方“秒”、“分”の10進を要する時は６３１
および６３２により１０，１１、……１５が検出
される。“時”のタイミングD5においてはインバ
ータ６３８によりゲート６３２が禁止されるので
ゲート６３１のみが動作し１２，１３，１４，１
５を検出する。 一方遅延フリツプフロツプ６３６の出力はケー
ト回路６１中のゲート６１２を介してゲート６１
１を禁止し、この出力を１デジツト期間“０”と
し当該桁の内容を０とする。又６３６の出力は６
２中の６２２，６２１を介して上位桁へ桁上げを
行う。６１中のゲート６１３はAM／PMこれは
D6デジツトのB1に割付けてあるがより上位ビツ
トへのビツト桁上は不要であるので、B1以外の
期間即ち1の間６１２を介して６１１を禁止し
デートを零としている。６１３の入力としては６
１１の入力が１デジツト遅れているのでD6では
なくD1を入れる必要がある。６２は加算コント
ロールで通常は６２３，６２１によりD1・Ａ・
B1のタイミングで１回／秒のパルスを５９に供
給し且よ６２２，６２１により上位桁への桁上を
行つているが、時刻設定時に“10分”から“時”
への桁上げは６４中の6414の出力により禁止され
00分→59分→00分の修正のみを繰返し実施出来る
ようになつている。６２１は又６４から時刻設定
用のパルスを受け入れるごとく配接されている。
６４は表示切換、時刻設定器でS3が開かれている
と６４９，６４４，６４６を介してＡの期間
“１”が6413に入力され6413で１デジツトで遅延
された後デコード６６に入り６６より実時刻を出
力せしめ７７により実時刻の表示をなさしめる。
6413は６６のタイミング６５により１デジツト遅
延されているために必要な遅延素子である。一方
S3が閉じられると６４５，６４６によりのタイ
ミングで6413に“１”が入力され、従つて７７に
は目覚し時刻が表示される。 S1，S2はS3と関連して時刻設定を行うものでS3
が開いて実時刻表示の時は実時間の設定をS3閉じ
て目覚し時刻表示の時は目覚し時刻の設定を行へ
る如く配接されている。即ち表２により状態１の
場合は６４は何等の影響を６２に与えず従つて通
常の時計動作および表示を行う。 状態２では、ゲート６４１が開き6411，6413を
介してＡ・D5・B1のタイミングで実時刻“時”
の桁へ１回／秒の割で１が加算される。但し下位
からの桁上は受入れる時とAM／PMは連動して
いるからAM、０時→AM11時→PM0時→PM11時
→AM0時の変化を行い“時”およびAM／PMの
設定ができる。 状態３では６４２が活性化される６１４，６１
５，６１１により６１１の入力端でのタイミング
D1，D3の期間即ち“10秒”、“秒”の内容を零と
し同時に時計は停止する。従つてラジオの時報等
に合せて状態３より１に移せば正確な時刻合せが
可能である。状態４では643，6412，6413により
Ａ・D3・B1により“分”の桁に１が加算される
と同時に6414，622によりD5即ち“時”への桁上
は禁止され00分→59分→00分の設定ができる。但
し下位からの桁上は受入れる。状態５では既述の
通り目覚し時刻を表示する。状態６においては
641，6411，6413を介して・D5・B1のタイミン
グ即ち目覚し時刻の“時”に１の加算が１回／秒
行われAM／PMとの連動も実時刻の場合と同様
である。 状態７においては643，6412，6413により・
D3・B1のタイミングで目覚しの“分”の桁に１
の加算が１回／秒行われ6414による目覚しの
“時”への桁上禁止も実時刻の場合と同様であ
る。 状態５，６，７はそのいずれも実時刻には何ら
の影響も与えない。 ６７，６８，６９は目覚し設定時刻と実時刻と
の一致を検出、目覚し警報を発する装置で、目覚
しセツト用スイツチS4が入ると点７３は“１”に
なるが抵抗６９４、容量６９３で定まる時定数以
内ではRSフリツプフロツプ６９１のリセツト入
力Ｒは“０”に保持されるからフリツプフロツプ
６９１はリセツトされ、その出力Ｑは“０”とな
る。一方ゲート６９２の入力の一つ点７３は
“１”となるから６９２は警報を待ち受ける状態
に入る。一方６７中のエクスクルーシブOR６７
１の二つの入力は点７１と点７２に接続されてお
り、これら２点間のビツト数は２８となるから、
エクスクルーシブOR６７１には目覚しと計時時
刻の同一桁、同一ビツトのデータが入力され比較
される。もし、これらデータ間に相違があれば６
７１の出力は“０”となり一致すれば“１”とな
る。 今“分”、“10分”、“時”、“AM／PM”に関し
てだけ目覚し時刻の設定があるとすれば、これら
についてのみ一致の有無を調べれば良い。これら
は点７１および７２にはD4，D5，D6，D1のタイ
ミングで生ずる。６８中のRSフリツプ６８１は
これらより前のタイミング3でリセツトされ
が“１”にしておく。目覚し設定時刻と実時刻の
各ビツトのうちただ一つのビツトでも相異がある
と６７１の出力は“０”となるので６８１はセツ
トされは“０”となる。一方ゲート６８２には
AM／PMデータビツトより後のタイミングD1・
B4のタイミングで６８１のの出力を検出して
いるからこの場合６８２の出力は“１”となり後
段に何らの影響を与へない。目覚し設定時刻と実
時刻が一致した場合には６７１の出力は全て
“１”レベルとなりは３でリセツトされた時
の“１”の状態をD1・B4のタイミング迄保持す
るから、この時６８２は“０”となり６９１をセ
ツトし、ゲート６９２より点７０に“１”の警報
出力を生ずる。この警報出力は単なる直流レベル
だけではなく特定周波数のパルスを制御して可聴
音として出力する等の変形も当業者にとつては容
易に行うことができる。 図５の実施例は“秒”からAM／PM迄の７桁
の表示を行うごとく作られたがこれはシフトレジ
スタとデジツトパルス発生器を増加することによ
り例えば1/10秒、1/100秒の桁も同様な時計動作
を行わせ又は表示させることも容易である。逆に
“分”からの表示からならばシフトレジスタを合
計10桁とすることもできる。 又表１において目覚し設定時刻割付の際不使用
のタイミングD2，D1に相当する期間及びAM／
PM桁、６進桁等の中の不使用ビツトに相当する
タイミングにクロツクパルスφ１，φ２を止める
ことによりこれらタイミングビツト数に相当する
シフトレジスタをはぶくことも可能である。 図５の実施例の場合シフトレジスタは合計48ビ
ツトでクロツクパルスφ１，φ２の周波数は48Hz
であるのでシフトレジスタとしてはスタテイツク
形を使用することが望ましいが、1/10秒、1/100
秒を追加して64ビツトとすればクロツク周波数は
64×100Hz＝6400Hzとなりダイナミツクシフトレ
ジスタを使用することが可能となる。シフトレジ
スタ殊にダイナミツクシフトレジスタはLSI化し
た時に通常のカウンタより極めて小面積内に作る
ことが可能であり、経済的な利便が大きい。 又時計動作目覚し設定および表示を同様な方法
で曜日、日、月等に拡大することも容易である。 本実施例図５においては“時”として４ビツト
１桁を使用、12進で０時〜11時をカウントしてい
るが、これを“10”及び“時”の２桁とし“時”
の桁を10進とすることも可能である。 又上述の実施例では計時系統、目覚し系統とも
連続して配列したが、表３の如く、デジツトパル
スを８ビツトとし、その中をＡおよびに区分
し、それぞれ計時系統目覚し系統とすることも容
易で、かかる場合は図２中の５６を５４と５５の
間に配接すれば良い。その場合、点７１と点７２
間は４ビツトとすれば良い。 次に表３を下記に示す。
４，２０、４ビツトのシフトレジスタ、５９は加
算器、６１はゲート回路、６３は桁上げ検出器で
ある。５９の中にはエクスルージブOR591AND
回路５９２、１ビツトの遅延フリツプフロツプ５
９３からなり、加算コントロールゲート６２から
の出力により一定時刻毎に単位ビツトパルスを加
算する如く配接されている。５９１は加算結果を
出力し、５９２は２進桁上げを出力５９３により
１ビツト遅延され１ビツト上位ビツトへ６２を介
して加算させている。６３は６０と共に桁上げ検
出を行つている。即ちゲート６３１により１２，
１３，１４，１５をゲート６３２は１０，１１，
１４，１５をゲート６３３は６，７，１４，１５
を６３４は８，９，１０，１１，１２，１３，１
４，１５を検出、６３５によりORがとられ１デ
ジツトの遅延フリツプフロツプ６３６により遅延
される。６進することを要する“10秒”、“10分”
の桁に相当するD2およびD4のタイミングにはOR
ゲート６３７を介して６３３および６３４が活性
化されシフトレジスタ６０中に６，７，８……１
５のデータが入つている場合は６３５に“１”の
出力を生じ桁上げが検出される。時計動作として
は本来６以上になることはないが、電源投入時等
に時計表示として不都合な６，７〜、１５の表示
を避けるためのゲート６３４を入れる必要があ
る。一方“秒”、“分”の10進を要する時は６３１
および６３２により１０，１１、……１５が検出
される。“時”のタイミングD5においてはインバ
ータ６３８によりゲート６３２が禁止されるので
ゲート６３１のみが動作し１２，１３，１４，１
５を検出する。 一方遅延フリツプフロツプ６３６の出力はケー
ト回路６１中のゲート６１２を介してゲート６１
１を禁止し、この出力を１デジツト期間“０”と
し当該桁の内容を０とする。又６３６の出力は６
２中の６２２，６２１を介して上位桁へ桁上げを
行う。６１中のゲート６１３はAM／PMこれは
D6デジツトのB1に割付けてあるがより上位ビツ
トへのビツト桁上は不要であるので、B1以外の
期間即ち1の間６１２を介して６１１を禁止し
デートを零としている。６１３の入力としては６
１１の入力が１デジツト遅れているのでD6では
なくD1を入れる必要がある。６２は加算コント
ロールで通常は６２３，６２１によりD1・Ａ・
B1のタイミングで１回／秒のパルスを５９に供
給し且よ６２２，６２１により上位桁への桁上を
行つているが、時刻設定時に“10分”から“時”
への桁上げは６４中の6414の出力により禁止され
00分→59分→00分の修正のみを繰返し実施出来る
ようになつている。６２１は又６４から時刻設定
用のパルスを受け入れるごとく配接されている。
６４は表示切換、時刻設定器でS3が開かれている
と６４９，６４４，６４６を介してＡの期間
“１”が6413に入力され6413で１デジツトで遅延
された後デコード６６に入り６６より実時刻を出
力せしめ７７により実時刻の表示をなさしめる。
6413は６６のタイミング６５により１デジツト遅
延されているために必要な遅延素子である。一方
S3が閉じられると６４５，６４６によりのタイ
ミングで6413に“１”が入力され、従つて７７に
は目覚し時刻が表示される。 S1，S2はS3と関連して時刻設定を行うものでS3
が開いて実時刻表示の時は実時間の設定をS3閉じ
て目覚し時刻表示の時は目覚し時刻の設定を行へ
る如く配接されている。即ち表２により状態１の
場合は６４は何等の影響を６２に与えず従つて通
常の時計動作および表示を行う。 状態２では、ゲート６４１が開き6411，6413を
介してＡ・D5・B1のタイミングで実時刻“時”
の桁へ１回／秒の割で１が加算される。但し下位
からの桁上は受入れる時とAM／PMは連動して
いるからAM、０時→AM11時→PM0時→PM11時
→AM0時の変化を行い“時”およびAM／PMの
設定ができる。 状態３では６４２が活性化される６１４，６１
５，６１１により６１１の入力端でのタイミング
D1，D3の期間即ち“10秒”、“秒”の内容を零と
し同時に時計は停止する。従つてラジオの時報等
に合せて状態３より１に移せば正確な時刻合せが
可能である。状態４では643，6412，6413により
Ａ・D3・B1により“分”の桁に１が加算される
と同時に6414，622によりD5即ち“時”への桁上
は禁止され00分→59分→00分の設定ができる。但
し下位からの桁上は受入れる。状態５では既述の
通り目覚し時刻を表示する。状態６においては
641，6411，6413を介して・D5・B1のタイミン
グ即ち目覚し時刻の“時”に１の加算が１回／秒
行われAM／PMとの連動も実時刻の場合と同様
である。 状態７においては643，6412，6413により・
D3・B1のタイミングで目覚しの“分”の桁に１
の加算が１回／秒行われ6414による目覚しの
“時”への桁上禁止も実時刻の場合と同様であ
る。 状態５，６，７はそのいずれも実時刻には何ら
の影響も与えない。 ６７，６８，６９は目覚し設定時刻と実時刻と
の一致を検出、目覚し警報を発する装置で、目覚
しセツト用スイツチS4が入ると点７３は“１”に
なるが抵抗６９４、容量６９３で定まる時定数以
内ではRSフリツプフロツプ６９１のリセツト入
力Ｒは“０”に保持されるからフリツプフロツプ
６９１はリセツトされ、その出力Ｑは“０”とな
る。一方ゲート６９２の入力の一つ点７３は
“１”となるから６９２は警報を待ち受ける状態
に入る。一方６７中のエクスクルーシブOR６７
１の二つの入力は点７１と点７２に接続されてお
り、これら２点間のビツト数は２８となるから、
エクスクルーシブOR６７１には目覚しと計時時
刻の同一桁、同一ビツトのデータが入力され比較
される。もし、これらデータ間に相違があれば６
７１の出力は“０”となり一致すれば“１”とな
る。 今“分”、“10分”、“時”、“AM／PM”に関し
てだけ目覚し時刻の設定があるとすれば、これら
についてのみ一致の有無を調べれば良い。これら
は点７１および７２にはD4，D5，D6，D1のタイ
ミングで生ずる。６８中のRSフリツプ６８１は
これらより前のタイミング3でリセツトされ
が“１”にしておく。目覚し設定時刻と実時刻の
各ビツトのうちただ一つのビツトでも相異がある
と６７１の出力は“０”となるので６８１はセツ
トされは“０”となる。一方ゲート６８２には
AM／PMデータビツトより後のタイミングD1・
B4のタイミングで６８１のの出力を検出して
いるからこの場合６８２の出力は“１”となり後
段に何らの影響を与へない。目覚し設定時刻と実
時刻が一致した場合には６７１の出力は全て
“１”レベルとなりは３でリセツトされた時
の“１”の状態をD1・B4のタイミング迄保持す
るから、この時６８２は“０”となり６９１をセ
ツトし、ゲート６９２より点７０に“１”の警報
出力を生ずる。この警報出力は単なる直流レベル
だけではなく特定周波数のパルスを制御して可聴
音として出力する等の変形も当業者にとつては容
易に行うことができる。 図５の実施例は“秒”からAM／PM迄の７桁
の表示を行うごとく作られたがこれはシフトレジ
スタとデジツトパルス発生器を増加することによ
り例えば1/10秒、1/100秒の桁も同様な時計動作
を行わせ又は表示させることも容易である。逆に
“分”からの表示からならばシフトレジスタを合
計10桁とすることもできる。 又表１において目覚し設定時刻割付の際不使用
のタイミングD2，D1に相当する期間及びAM／
PM桁、６進桁等の中の不使用ビツトに相当する
タイミングにクロツクパルスφ１，φ２を止める
ことによりこれらタイミングビツト数に相当する
シフトレジスタをはぶくことも可能である。 図５の実施例の場合シフトレジスタは合計48ビ
ツトでクロツクパルスφ１，φ２の周波数は48Hz
であるのでシフトレジスタとしてはスタテイツク
形を使用することが望ましいが、1/10秒、1/100
秒を追加して64ビツトとすればクロツク周波数は
64×100Hz＝6400Hzとなりダイナミツクシフトレ
ジスタを使用することが可能となる。シフトレジ
スタ殊にダイナミツクシフトレジスタはLSI化し
た時に通常のカウンタより極めて小面積内に作る
ことが可能であり、経済的な利便が大きい。 又時計動作目覚し設定および表示を同様な方法
で曜日、日、月等に拡大することも容易である。 本実施例図５においては“時”として４ビツト
１桁を使用、12進で０時〜11時をカウントしてい
るが、これを“10”及び“時”の２桁とし“時”
の桁を10進とすることも可能である。 又上述の実施例では計時系統、目覚し系統とも
連続して配列したが、表３の如く、デジツトパル
スを８ビツトとし、その中をＡおよびに区分
し、それぞれ計時系統目覚し系統とすることも容
易で、かかる場合は図２中の５６を５４と５５の
間に配接すれば良い。その場合、点７１と点７２
間は４ビツトとすれば良い。 次に表３を下記に示す。
【表】
目覚し付時計は目覚し機能以外に、一度設定時
刻に警報が鳴り、これを止めて再び眠り込んでも
一定時間例えば５分毎に繰返し警報を発するスヌ
ーズ機能を設ける方が実際上便利である。又眠る
前にラジオ等をセツトし眠り込んでしまつても一
定時間後スイツチを切る等のスリーピングタイマ
ーを設けることも実際上の利便が大きい。これら
の場合も本発明を使用すれば容易に実現すること
ができる。 図５はその実施例である。 この場合表１の空いている桁D2をスリーピン
グタイマーにD1をスヌーズに使用している。ス
リーピングタイマーは30分としスヌーズは５分の
場合が図５に示されている。 図５中には図２乃至図４と機能の同じものは同
番号を附し説明を省略する。又図２又は図４中に
ある５１，５２，５３，５４，５４Ａ，５５，５
６，６４，６５，６６，６７等は省略してある。
図５において目覚しスイツチS4が閉じられると、
抵抗８２８、容量８２９ゲート８２０によりRS
フリツプフロツプ８２１が瞬間的にセツトされ８
２１のＱ端子には“１”を生じ、且つ６９が活性
化され既述のごとく目覚し設定時刻になると７０
が“１”となり警報出力９０を“１”にしてベル
等を鳴らす。かかる時スヌーズボタンS5を押下す
ればRSフリツプフロツプ８２１はリセツトされ
出力９０は“０”となりベル等は鳴り止む。一方
８２１の出力は“１”となりこの情報はゲート
８１３に伝えられる。ゲート８１３の入力には遅
延形フリツプフロツプ８１１の出力が接続されて
いる。８１１の読込みクロツク端子にはAD4B8φ
１のタイミング加えられているから、６３の出力
が１デジツト期間遅れていることを考慮すれば
D2即ち60秒の桁上、出力が読込まれるから８１
１の出力は１分毎に１メモリーサイクルの間
“１”を保持することになりゲート８１３，８１
７，６２を介して・D1・B1即ちD1の桁に１が
加算される。一方ゲート８１８によりD1の内容
が５になると８１９の出力が低レベルとなるため
６１でそのデジツトの内容を零とするとともに８
２０を介して８２１をセツトし、８２３を介して
９０に出力を生じ再びベル等を鳴らす。即ち５分
後に再び警報を発する。再びスヌーズスイツチS5
を押下すれば上述と同じことを繰返すから何回で
も５分毎に警報を発す。この状態はS4を開く迄繰
返される。一方スリーピングタイマーに関してS6
を押下するとRSフリツプフロツプ８２７がリセ
ツトされ端子１００に高レベルを生じ、ラジオ等
を鳴りつづけさせるための出力とすることができ
る。 一方８１５，８１４，８１６，８１７，６２に
より前述と同様に10分毎にD2の桁に１が加え
られ８２５，８２６により３が検出され８２７を
セツトして出力点100を“０”にするから30分後
ラジオ等を消すことができる。 一方８２６の出力は６１にも入り、D2の桁
を零とする。S6を再び押さない限りこの状態はそ
のまま保持される上記実施例においてはスヌー
ズ、スリーピングタイマーとも一桁としたが、一
桁に限らず複数桁とすることも容易であり、又そ
れぞれの時間を任意に設定することも容易であ
る。 前述の実施例ではシフトレジスタ５７と５８，
６０は同一の閉ループ内に構成された例を示した
がシフトレジスタ５７をこの閉ループ外にした例
を第６図に示した。 この例の場合には、シフトレジスタは20ビツト
及び４ビツトの２段構成としてS1が切換つてＳ2
Ａ，Ｓ2Bは１デジツト（４ビツト）時間遅れて切
換える。但しＳ2A，Ｓ2Bは同時である。このS1，
Ｓ2A，Ｓ2Bは実際にはゲート回路で行い例として
第７図を示した。又、S1をD1のタイミングで切
換えればＳ2A，Ｓ2BをD2のタイミングで切換えれ
ば良い。
刻に警報が鳴り、これを止めて再び眠り込んでも
一定時間例えば５分毎に繰返し警報を発するスヌ
ーズ機能を設ける方が実際上便利である。又眠る
前にラジオ等をセツトし眠り込んでしまつても一
定時間後スイツチを切る等のスリーピングタイマ
ーを設けることも実際上の利便が大きい。これら
の場合も本発明を使用すれば容易に実現すること
ができる。 図５はその実施例である。 この場合表１の空いている桁D2をスリーピン
グタイマーにD1をスヌーズに使用している。ス
リーピングタイマーは30分としスヌーズは５分の
場合が図５に示されている。 図５中には図２乃至図４と機能の同じものは同
番号を附し説明を省略する。又図２又は図４中に
ある５１，５２，５３，５４，５４Ａ，５５，５
６，６４，６５，６６，６７等は省略してある。
図５において目覚しスイツチS4が閉じられると、
抵抗８２８、容量８２９ゲート８２０によりRS
フリツプフロツプ８２１が瞬間的にセツトされ８
２１のＱ端子には“１”を生じ、且つ６９が活性
化され既述のごとく目覚し設定時刻になると７０
が“１”となり警報出力９０を“１”にしてベル
等を鳴らす。かかる時スヌーズボタンS5を押下す
ればRSフリツプフロツプ８２１はリセツトされ
出力９０は“０”となりベル等は鳴り止む。一方
８２１の出力は“１”となりこの情報はゲート
８１３に伝えられる。ゲート８１３の入力には遅
延形フリツプフロツプ８１１の出力が接続されて
いる。８１１の読込みクロツク端子にはAD4B8φ
１のタイミング加えられているから、６３の出力
が１デジツト期間遅れていることを考慮すれば
D2即ち60秒の桁上、出力が読込まれるから８１
１の出力は１分毎に１メモリーサイクルの間
“１”を保持することになりゲート８１３，８１
７，６２を介して・D1・B1即ちD1の桁に１が
加算される。一方ゲート８１８によりD1の内容
が５になると８１９の出力が低レベルとなるため
６１でそのデジツトの内容を零とするとともに８
２０を介して８２１をセツトし、８２３を介して
９０に出力を生じ再びベル等を鳴らす。即ち５分
後に再び警報を発する。再びスヌーズスイツチS5
を押下すれば上述と同じことを繰返すから何回で
も５分毎に警報を発す。この状態はS4を開く迄繰
返される。一方スリーピングタイマーに関してS6
を押下するとRSフリツプフロツプ８２７がリセ
ツトされ端子１００に高レベルを生じ、ラジオ等
を鳴りつづけさせるための出力とすることができ
る。 一方８１５，８１４，８１６，８１７，６２に
より前述と同様に10分毎にD2の桁に１が加え
られ８２５，８２６により３が検出され８２７を
セツトして出力点100を“０”にするから30分後
ラジオ等を消すことができる。 一方８２６の出力は６１にも入り、D2の桁
を零とする。S6を再び押さない限りこの状態はそ
のまま保持される上記実施例においてはスヌー
ズ、スリーピングタイマーとも一桁としたが、一
桁に限らず複数桁とすることも容易であり、又そ
れぞれの時間を任意に設定することも容易であ
る。 前述の実施例ではシフトレジスタ５７と５８，
６０は同一の閉ループ内に構成された例を示した
がシフトレジスタ５７をこの閉ループ外にした例
を第６図に示した。 この例の場合には、シフトレジスタは20ビツト
及び４ビツトの２段構成としてS1が切換つてＳ2
Ａ，Ｓ2Bは１デジツト（４ビツト）時間遅れて切
換える。但しＳ2A，Ｓ2Bは同時である。このS1，
Ｓ2A，Ｓ2Bは実際にはゲート回路で行い例として
第７図を示した。又、S1をD1のタイミングで切
換えればＳ2A，Ｓ2BをD2のタイミングで切換えれ
ば良い。
第１図は従来の電子式目覚し時計の回路図、第
２図は本発明の一実施例を示したブロツク回路
図、第３図はこの回路に適用したパルス波形図、
第４図は第２図を詳細に示した回路図、第５図は
第２図にスヌーズ機能及びスリーピングタイマー
を設けた時の回路図、第６図は本発明の他の実施
例を示した回路図、第７図はその一部の詳細を示
した回路図である。 ５７…第１のシフトレジスタ、５８，６０…第
２のシフトレジスタ、５９…加算機、６７…比較
検出器。
２図は本発明の一実施例を示したブロツク回路
図、第３図はこの回路に適用したパルス波形図、
第４図は第２図を詳細に示した回路図、第５図は
第２図にスヌーズ機能及びスリーピングタイマー
を設けた時の回路図、第６図は本発明の他の実施
例を示した回路図、第７図はその一部の詳細を示
した回路図である。 ５７…第１のシフトレジスタ、５８，６０…第
２のシフトレジスタ、５９…加算機、６７…比較
検出器。
【表】
【表】
Claims (1)
- 【特許請求の範囲】 １ 計時時刻を記憶する第１のシフトレジスタ
と、警報時刻を記憶する第２のシフトレジスタ
と、前記第１のシフトレジスタに記憶された計時
時刻に、第１の所定時間毎に第１の特定数を加算
することにより時計動作を行なわせる計時手段
と、前記第１のシフトレジスタに記憶された計時
時刻に、第２の所定時間毎に第２の特定数を加算
することにより計時時刻を設定する計時設定手段
と、前記第２のシフトレジスタに記憶された警報
時刻に、第３の所定時間毎に第３の特定数を加算
することにより警報時刻を設定する警報時刻設定
手段と、前記第１のシフトレジスタの内容の少く
とも一部と前記第２のシフトレジスタの内容の少
くとも一部を時間的に直列に比較する比較検出器
と、この比較検出器から出力される一致信号によ
り警報信号を発生する警報信号発生手段とを有
し、前記比較検出器は、前記第１及び第２のシフ
トレジスタからの各内容を入力し、その内容相互
の一致・不一致を検出する検出回路と、比較開始
指定信号によりリセツトされ、前記検出回路から
の不一致出力信号によりセツトされるフリツプフ
ロツプ回路と、比較終了指定信号及び前記フリツ
プフロツプ回路の反転出力信号を入力するゲート
回路とを具備して成ることを特徴とする目覚し時
計。 ２ 前記目覚し時計において、前記警報信号を発
生した後これを消去しても一定時間毎に繰返し警
報信号を発生させるためのスヌーズ情報記憶部を
前記第１または第２のシフトレジスタに設置し、
かつそのスヌーズ情報に従つて繰返し警報信号を
発生する回路を備えたことを特徴する特許請求の
範囲第１項の目覚し時計。 ３ 前記目覚し時計において、一定時間後に特定
信号を発生又は消滅させるためのタイマー情報記
憶部を前記第１または第２のシフトレジスタに設
置し、かつこのタイマー情報に従つて一定時間後
に特定信号を発生又は消滅させる回路を備えたこ
とを特徴とする特許請求の範囲第１項の目覚し時
計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48107560A JPS6112235B2 (ja) | 1973-09-26 | 1973-09-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48107560A JPS6112235B2 (ja) | 1973-09-26 | 1973-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5059062A JPS5059062A (ja) | 1975-05-22 |
| JPS6112235B2 true JPS6112235B2 (ja) | 1986-04-07 |
Family
ID=14462259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48107560A Expired JPS6112235B2 (ja) | 1973-09-26 | 1973-09-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112235B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323104A (en) * | 1976-08-17 | 1978-03-03 | Tenryu Giken Kk | Sheathing and afforesting method of face of slope with cylinder having side pores |
-
1973
- 1973-09-26 JP JP48107560A patent/JPS6112235B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323104A (en) * | 1976-08-17 | 1978-03-03 | Tenryu Giken Kk | Sheathing and afforesting method of face of slope with cylinder having side pores |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5059062A (ja) | 1975-05-22 |
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